TWI539278B - 高速緩衝記憶體及其驅動方法 - Google Patents

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Description

高速緩衝記憶體及其驅動方法
本發明係關於一種高速緩衝記憶體及其驅動方法。
CPU(Central Processing Unit，即中央處理器)大多安裝有暫時儲存資料的高速緩衝記憶體。高速緩衝記憶體是將低速主記憶體的資料的內容的一部分複製而儲存的能夠進行高速工作的記憶體。如果在高速緩衝記憶體中儲存有CPU所索求的資料，則CPU能夠進行高速運算處理。
這裏，將在高速緩衝記憶體中儲存有CPU所索求的資料的情況稱為“快取命中”，而將在高速緩衝記憶體中未儲存有CPU所索求的資料的情況稱為“快取未中”。在快取未中的情況下，CPU向低速主記憶體索求資料。
作為高速緩衝記憶體的典型結構，有全相聯方式、直接影像方式、組相聯方式等。
n路組相聯方式的高速緩衝記憶體使用n個記憶體組。各記憶體組具備一個比較電路和根據主記憶體的位址的低位比特而預先分配的m行線路。各線路具備儲存有主記憶體的位址的高位比特的標籤區和儲存有對應於該位址的資料的資料區。另外，線路被稱為在記憶體組中管理資料的單元。
另外，在高速緩衝記憶體內設置有控制該高速緩衝記憶體的工作的控制部。該控制部可以選擇高速緩衝記憶體 內的特定的組的特定的線路來讀出儲存在該線路中的資料或者將資料儲存在該線路中。
以下說明將位址所特定的一個資料儲存在高速緩衝記憶體中的方法。控制部參照位址的低位比特，而作為資料記憶部之一選定以每個記憶體組分別有一個線路的方式分配的線路(總和為n行)中的任何一個。
在使用LRU(Least Recentlt Used，即最近最少使用)演算法作為高速緩衝記憶體的改寫演算法時，作為資料記憶部之一確定以上述n行線路中的最遠使用的線路，而對該線路重新寫入上述一個資料。明確地說，將位址的高位比特儲存在標籤區中，而將主記憶體的複製資料儲存在資料區中。
接著，說明高速緩衝記憶體輸出資料的方法。在CPU(中央處理器)向設置在高速緩衝記憶體中的控制部索求位址所特定的資料時，該控制部選擇n個記憶體組的每一個中的根據該位址的低位元比特而分配的線路。接著，分別設置在各記憶體組中的比較電路比較該位址的高位比特和儲存在標籤區中的高位比特，在它們一致(快取命中)時，將儲存在該線路的資料區中的資料輸出到CPU。另一方面，如果在所有n行線路中位址的高位比特和儲存在標籤區中的高位比特不一致(快取未中)，CPU向主記憶體索求資料。
另外，近年來，作為電晶體的構成材料，兼有高遷移率和均勻的元件特性的被稱為氧化物半導體的呈現半導體 特性的金屬氧化物引人注目。金屬氧化物被用於各種各樣的用途。例如，氧化銦被用於液晶顯示裝置的像素電極的材料。作為呈現半導體特性的金屬氧化物，例如有氧化鎢、氧化錫、氧化銦、氧化鋅等，並且已知其通道由上述呈現半導體特性的金屬氧化物構成的電晶體(專利文獻1及專利文獻2)。
[專利文獻1]日本專利申請公開第2007-123861號公報[專利文獻2]日本專利申請公開第2007-96055號公報
上述n路組相聯方式的高速緩衝記憶體所具備的記憶體組的個數越大，快取命中率越高，而可以提高CPU的處理速度。另一方面，因為雖然在進行一次的讀出工作時對所有n個組進行讀出工作，但是該n個組中的快取命中的組至多是一個，所以剩下的n-1個組的讀出所需的電力是浪費的。
另外，因為一個記憶體組必須要有一個比較電路，所以如果高速緩衝記憶體所具備的記憶體組的個數增加，則這會導致電路規模的增大。
鑒於上述技術背景做出本發明。因此，本發明的目的就是：提供一種能夠進行低耗電量工作且快取命中率得到提高的高速緩衝記憶體及其驅動方法。
為了得到上述目的，本發明著眼於記憶單元的結構。 採用在能夠儲存1比特的資料的一個記憶單元中設置兩個資料記憶部(第一記憶部及第二記憶部)和一個資料傳送部，其中在兩個資料記憶部之間能夠藉由資料傳送部轉移各自的資料。再者，在兩個資料記憶部中的任一資料記憶部能夠儲存從外部輸入的資料並能夠將資料輸出到外部。
更明確地說，第一記憶部能夠儲存1比特的資料，並能夠輸出該資料作為讀出資料。再者，在第一記憶部中能夠儲存從外部(如CPU)輸入的資料。資料傳送部能夠暫時儲存在第一記憶部中儲存的資料。再者，資料傳送部能夠將所儲存的資料傳送到第二記憶部。第二記憶部能夠儲存1比特的資料，並能夠將資料傳送到第一記憶部。
因為採用上述結構，所以本發明的一個方式的記憶單元能夠儲存兩種資料，並且藉由將兩種資料中的任一資料儲存在第一記憶部中，可以輸出該資料作為讀出資料。
就是說，本發明的一個方式的高速緩衝記憶體包括：具有多個由多個記憶單元構成的線路的記憶體組；與記憶體組成對而設置的比較電路；以及控制部，其中，每個記憶單元具有第一記憶部、第二記憶部以及資料傳送部，所述第一記憶部能夠儲存從控制部輸入的1比特的資料，能夠將所儲存的1比特的資料輸出到比較電路，並能夠將所儲存的1比特的資料傳送到資料傳送部，所述資料傳送部能夠儲存從第一記憶部傳送來的1比特的資料，並能夠將所儲存的1比特的資料傳送到第二記憶部，並且所述第二記憶部能夠儲存從資料傳送部傳送來的1比特的資料，並 能夠將所儲存的1比特的資料傳送到第一記憶部。再者，記憶體組能夠選擇被控制部指定的線路中的任何一個而將從控制部輸入的1比特的資料儲存在構成所述線路的記憶單元的第一記憶部的每一個中，並且記憶體組能夠選擇被控制部指定的線路中的任何一個而將從構成所述線路的記憶單元的第一記憶部的每一個輸出的資料群輸出到比較電路。另外，比較電路就從上述記憶體組輸出的資料群所包含的位址資料與從CPU輸入的位址資料是否一致進行比較，在不一致的情況下，構成輸出資料群的線路的記憶單元的每一個將儲存在第二記憶部中的1比特的資料傳送到第一記憶部，並且記憶體組將從被進行了資料傳送的記憶單元的第一記憶部的每一個輸出的資料群輸出到比較電路。
本發明的一個方式的上述高速緩衝記憶體在與一個比較電路成對的記憶體組內具有能夠儲存上述兩種資料的記憶單元。因此，將能夠從該記憶單元輸出的兩種資料發送到一個比較電路。因此，可以增大能夠儲存的資料容量，而不增加比較電路。
另外，只有讀出最初儲存在第一記憶部中的第一資料，該第一資料與被索求的資料不一致，才將儲存在第二記憶部中的第二資料傳送到第一記憶部而再次進行讀出。因此，因為最初讀出的第一資料與被索求的資料一致時不進行讀出工作，所以與習知的高速緩衝記憶體的結構相比可以降低進行讀出工作的頻率，結果，實現低耗電量工作。
另外，本發明的另一方式的高速緩衝記憶體的特徵是：在上述高速緩衝記憶體中，第一記憶部與資料傳送部藉由第一電晶體連接，資料傳送部與第二記憶部藉由第二電晶體連接，第二記憶部與第一記憶部藉由第三電晶體連接。再者，在第一電晶體處於導通狀態時從第一記憶部向資料傳送部傳送1比特的資料，而在第一電晶體處於截止狀態時資料傳送部儲存該資料。另外，在第二電晶體處於導通狀態時從資料傳送部向第二記憶部傳送1比特的資料，而在第二電晶體處於截止狀態時第二記憶部儲存該資料。另外，在第三電晶體處於導通狀態時從第二記憶部向第一記憶部傳送1比特的資料。
像這樣，藉由使高速緩衝記憶體內的記憶單元所具有的第一記憶部、第二記憶部以及資料傳送部分別藉由一個電晶體彼此連接，不僅可以簡單地進行資料傳送工作，而且還可以得到極為簡單的電路結構。
另外，本發明的另一方式的高速緩衝記憶體的特徵是：在上述高速緩衝記憶體中，第一記憶部具有兩個反相器連接為環狀的反相器環，資料傳送部具有一方電極被接地的第一電容元件，並且第二記憶部具有一方電極被接地的第二電容元件。另外，第一記憶部與資料傳送部藉由在反相器環的一方節點與第一電容元件的另一方電極之間串聯連接的第一電晶體而連接。另外，資料傳送部與第二記憶部藉由在第一電容元件的另一方電極與第二電容元件的另一方電極之間串聯連接的第二電晶體而連接。再者，第二 記憶部與第一記憶部藉由在第二電容元件的另一方電極與反相器環的另一方節點之間串聯連接的反相器及第三電晶體而連接。再者，在第一電晶體處於導通狀態時從第一記憶部向資料傳送部傳送1比特的資料，而在第一電晶體處於截止狀態時資料傳送部儲存該資料。另外，在第二電晶體處於導通狀態時從資料傳送部向第二記憶部傳送1比特的資料，而在第二電晶體處於截止狀態時第二記憶部儲存該資料。再者，在第三電晶體處於導通狀態時從第二記憶部向第一記憶部傳送1比特的資料。
另外，像這樣，藉由將由兩個反相器構成的反相器環應用於第一記憶部，可以使進行資料輸入及輸出的第一記憶部高速工作，而可以得到高速地進行資料讀出及寫入的高速緩衝記憶體。另外，藉由第二記憶部和資料傳送部分別由一個電容元件構成，可以使記憶單元的電路結構極為簡單。
另外，本發明的另一方式的高速緩衝記憶體的特徵是：在上述高速緩衝記憶體中，第一電晶體及第二電晶體的截止狀態下的每通道寬度1μm的洩漏電流為1×10-18A以下。
像這樣，藉由將截止狀態下的洩漏電流極低的電晶體用於與由電容元件構成的資料傳送部及第二記憶部直接連接的電晶體，可以在長期間保持儲存在資料傳送部及第二記憶部中的資料。
作為上述截止狀態下的洩漏電流極低的電晶體，可以 舉出將其能隙比矽的能隙寬的半導體用於形成通道的半導體層的場效應電晶體。
另外，本發明的另一方式的高速緩衝記憶體的特徵是：在上述高速緩衝記憶體中，第一電晶體及第二電晶體在形成通道的半導體層中包含氧化物半導體。
像這樣，作為構成上述電晶體的半導體，較佳為使用氧化物半導體。更較佳為使用本質載子密度極低的氧化物半導體。因為形成通道的半導體層的本質載子密度極低，所以電晶體的截止狀態下的洩漏電流極小。這種特徵是氧化物半導體特有的特徵，而其他半導體(如矽)沒有該特徵。
另外，本發明的一個方式的高速緩衝記憶體的驅動方法，包括如下步驟：首先，具有多個由多個具有第一記憶部和第二記憶部的記憶單元構成的線路的記憶體組選擇被控制部指定的線路中的任何一個，而將從構成該線路的記憶單元的第一記憶部的每一個輸出的第一資料群輸出到比較電路。然後，比較電路就包含在從記憶體組輸出的第一資料群中的位址資料與從CPU輸入的位址資料是否一致進行比較，在兩者一致的情況下，比較電路將快取命中信號及包含在從記憶體組輸出的第一資料群中的主資料輸出到CPU。另一方面，在兩者不一致的情況下，構成輸出第一資料群的線路的記憶單元的每一個將儲存在第二記憶部中的資料傳送到第一記憶部，並且記憶體組將從被進行了資料傳送的記憶單元的第一記憶部的每一個輸出的第二資 料群輸出到比較電路。
藉由使用上述驅動方法，與習知的高速緩衝記憶體相比可以降低進行讀出工作的頻率，結果，可以得到能夠進行低耗電量驅動的高速緩衝記憶體。
以下，舉出例子來說明藉由使用本發明的一個方式的高速緩衝記憶體及其驅動方法而可以與習知的高速緩衝記憶體相比降低耗電量的情況。
作為一個例子，說明具有8個記憶體組的習知的高速緩衝記憶體及具有四個記憶體組的本發明的一個方式的高速緩衝記憶體的快取命中率和耗電量的期待值。如上所述，因為本發明的一個方式的高速緩衝記憶體的記憶單元能夠儲存比習知的結構大一倍的容量的資料，所以上述兩個高速緩衝記憶體能夠儲存相等的資料量。
這裏，將對高速緩衝記憶體進行一次的讀出工作而成為快取命中的機率稱為快取命中率P，將對高速緩衝記憶體進行讀出時的總耗電量稱為總耗電量W，並且將各記憶體組進行一次的讀出工作時的耗電量稱為耗電量Ws。
另外，在每個高速緩衝記憶體中在任一記憶體組內的一個線路中儲存有被索求的資料。因此，在具有八個記憶體組的現有高速緩衝記憶體中，在任一記憶體組內儲存有被索求的資料。另一方面，在具有四個記憶體組的本發明的一個方式的高速緩衝記憶體中，在任一記憶體組內的構成一個線路的記憶單元群中的任一記憶部(第一記憶部或第二記憶部)中儲存有被索求的資料。
因為在具有八個記憶體組的現有高速緩衝記憶體中，在任一記憶體組內儲存有被索求的資料，所以進行一次的讀出工作而得到的快取命中率P的期待值為1。另外，因為在一次的讀出工作中對所有八個記憶體組進行讀出，所以總耗電量W為8Ws。
另一方面，在本發明的一個方式的高速緩衝記憶體中，在第一次讀出工作中，讀出儲存在每個記憶體組內的記憶單元的第一記憶部中的資料。再者，如果在第一次讀出工作中成為快取未中，則將儲存在該記憶單元的第二記憶部中的資料傳送到第一記憶部，來進行第二次讀出工作。因此，因為第一次讀出工作的快取命中率P1為0.5，與此同樣，第二次讀出工作的快取命中率(即，在第一次讀出工作中成為快取未中且在第二次讀出工作中成為快取命中的機率)P2也為0.5，所以結果快取命中率P為1。
另外，讀出工作的耗電量W的期待值為在第一次讀出工作中成為快取命中時的耗電量W1與在第一次讀出工作中成為快取未中且在第二次讀出工作中成為快取命中時的耗電量W2的總和。就是說，因為耗電量W1為P1×4Ws=2Ws，並且耗電量W2為P2×8Ws=4Ws，所以結果高速緩衝記憶體的讀出工作時的總耗電量W為6Ws。
像這樣，藉由使用本發明的一個方式的高速緩衝記憶體及其驅動方法，可以在實現與增加記憶體組的個數時的快取命中率相等的快取命中率的提高的同時，可以降低讀出工作時的耗電量。
根據本發明，可以提供能夠進行低耗電量工作且快取命中率得到提高的高速緩衝記憶體及其驅動方法。
以下，參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。
注意，在本說明書所說明的每一個圖式中，有時為了明確起見，誇大表示各結構的大小、層的厚度、區域。因此，本發明並不一定限定於圖式中的比例。
電晶體是半導體元件的一種，且可以實現電流及電壓的放大、控制導通或非導通的開關工作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效應電晶體)、薄膜電晶體(TFT：Thin Film Transistor)。
另外，在使用極性不同的電晶體或者電路工作的電流方向變化等的情況下，“源極”與“汲極”的功能有時被反轉。因此，在本說明書中，“源極”與“汲極”的詞語具有互換性。
在本說明書等中，在一些情形下，電晶體的源極與汲極中的一個稱作“第一電極”，而源極與汲極中的另一個稱作“第二電極”。此時，閘極稱作“閘極”或“閘極電極”。
另外，在本說明書等中，“電連接”包括隔著“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、線圈、電容元件、其他具有各種功能的元件等。
在本說明書等中，節點意味著實現包含在電路中的元件之間的電連接的元件(如佈線等)。因此，“與A連接的節點”是指與A電連接且其電位可以被看作與A的電位相等的佈線。另外，即使在佈線的途中配置有一個以上的實現電連接的元件(例如，開關、電晶體、電容元件、電感器、電阻元件或二極體等)，該部分也可以被看作同一的節點，只要該部分與A具有相等電位。
注意，在本說明書中的電路圖中，為了表示使用氧化物半導體等作為形成通道的半導體的電晶體，有時在電路圖內的電晶體附加上“OS”的符號。
實施方式1
在本實施方式中，參照圖1A至圖3說明本發明的一個方式的高速緩衝記憶體的結構及其驅動方法。
<結構例>
圖1A是示出本實施方式所示的高速緩衝記憶體的結構的方塊圖。高速緩衝記憶體100具有一個或多個記憶體組110、控制部101以及比較電路103。各記憶體組110與比較電路103及控制部101電連接，並且比較電路103與控制部101彼此電連接。
控制部101根據來自比較電路103的輸入信號或來自外部(如CPU)的指令信號而控制各記憶體組110的工作。例如，控制部101控制記憶體組110的讀出工作、對記憶體組110的資料改寫工作或後面說明的記憶體組110內的記憶單元的資料傳送工作等。
控制部101從外部被輸入被索求的位址資料。控制部101將該位址資料分割成由高位比特構成的第一位址資料和由低位元比特構成的第二位址資料，將第一位址資料輸出到比較電路103，並且將第二位址資料輸出到記憶體組110的每一個。
另外，控制部101可以根據來自外部的指令信號而改寫所指定的記憶體組110內的資料。例如，在從外部除了輸入改寫指令信號以外還輸入位址資料和主資料時，控制部101選擇改寫目標的記憶體組110而向該記憶體組110內索求將位址資料的高位比特(第一位址資料)和主資料儲存在對應於位址資料的低位元比特(第二位址資料)的線路。
比較電路103從每個記憶體組110被輸入儲存在後面 說明的該各記憶體組110內的特定線路的標籤區中的位址資料和儲存在資料區中的主資料。比較電路103比較從控制部101被輸入的第一位址資料和從記憶體組110被輸入的位址資料，在兩種資料一致時，將快取命中信號和主資料輸出到外部。另一方面，如果在所有記憶體組110中上述兩種資料不一致，則比較電路103只將快取未中信號輸出到控制部101。
明確地說，比較電路103具備其個數與高速緩衝記憶體100所具有的記憶體組110相等的標籤比較電路和一個資料比較電路。一個記憶體組110與一個標籤比較電路連接，該標籤比較電路比較從該記憶體組輸出的位址資料和第一位址資料，而將其結果作為快取命中信號或快取未中信號輸出到資料比較電路。資料比較電路被輸入從各標籤比較電路輸入的上述信號和來自各記憶體組110的主資料，並根據從各標籤比較電路輸入的信號而將快取命中信號及主資料輸出到外部，或者，只將快取未中信號輸出到控制部101。
另外，對所有記憶體組110同時進行讀出工作和上述比較工作。藉由像這樣同時進行工作，可以實現更高速度的工作。
這裏，控制部101在從比較電路103被輸入第一次的快取未中信號時對各記憶體組110發送指令信號，以使該記憶體組110進行後面說明的資料傳送工作和讀出工作。另外，控制部101在被輸入第二次的快取未中信號時對比 較電路103輸出指令信號，以使該比較電路103將快取未中信號輸出到外部。比較電路103在被輸入該信號時將快取未中信號輸出到外部。
接著，說明記憶體組110的結構。圖1B是示出記憶體組110的結構的方塊圖。記憶體組110具有記憶體陣列111和驅動電路119。另外，記憶體陣列111由m個線路113構成，該m個線路113的每一個具有多個記憶單元150。
m個線路113的每一個對應於位址資料的低位元比特而設置。因此，根據從控制部101輸入的第二位址資料而決定一個被選出的線路113。例如，在使用8比特的資料作為該第二位址資料時，記憶體組110具有256個線路113。
另外，線路113至少具有兩種區域，即標籤區115和資料區117。標籤區115儲存第一位址資料，而資料區117儲存對應於位址資料的主資料。
驅動電路119可以根據來自控制部101的要求選擇記憶體陣列111內的線路113而儲存資料(改寫資料)，或者，讀出資料來將其輸出到比較電路。另外，可以對任意的線路113內的記憶單元150進行後面描述的資料傳送工作。
在讀出資料時，驅動電路119選擇根據從控制部101輸入的第二位址資料而決定的記憶體陣列111內的一個線路113，來讀出儲存在該線路113中的資料(也稱為資料 群)，並且將該資料輸出到比較電路103。
在進行資料傳送工作時，驅動電路119根據來自控制部101的指令信號而對構成所指定的一個線路113的所有記憶單元150進行後面描述的資料傳送工作，接著，驅動電路119讀出儲存在該線路113中的資料，並將其輸出到比較電路103。
另外，驅動電路119可以根據來自控制部101的指令信號而對特定的線路進行資料的改寫。除了從控制部101輸入改寫指令信號以外，還從控制部101輸入第一位址資料、第二位址資料以及主資料。驅動電路119選擇根據第二位址資料而決定的記憶體陣列111內的一個線路113，而將第一位址資料儲存在該線路113的標籤區115中，並且，將主資料儲存在該線路113的資料區117中。
接著，說明記憶單元150。圖1C是示出記憶單元150的結構的方塊圖。
記憶單元150具有第一記憶部151、第二記憶部153以及資料傳送部155。第一記憶部151、第二記憶部153以及資料傳送部155分別可以儲存1比特的資料。
第一記憶部151可以將儲存在該第一記憶部151中的1比特的資料輸出到驅動電路119。另外，可以利用驅動電路119改寫儲存在該第一記憶部151中的資料。再者，可以將儲存在該第一記憶部151中的1比特的資料傳送到資料傳送部155。
資料傳送部155可以儲存從第一記憶部151傳送來的 1比特的資料。再者，資料傳送部155可以將儲存在該資料傳送部155中的1比特的資料傳送到第二記憶部153，而改寫該第二記憶部153內的資料。
第二記憶部153可以儲存從資料傳送部155傳送來的1比特的資料。再者，第二記憶部153可以將儲存在該第二記憶部153中的1比特的資料傳送到第一記憶部151，而改寫該第一記憶部151內的資料。
這裏，在本說明書等中，記憶單元內的資料的傳送是指將儲存在傳送原處中的資料的複製儲存在傳送去處中。因此，在傳送資料之後，成為在傳送原處和傳送去處中儲存有同一資料的狀態。
這裏，說明進行資料傳送工作時的情況。首先，作為初期狀態，在第一記憶部151中儲存有第一資料，並且在第二記憶部153中儲存有第二資料。
資料傳送工作主要由三個工作構成。首先，作為第一工作，將儲存在第一記憶部151中的第一資料的複製儲存(傳送)在資料傳送部155中。接著，作為第二工作，將儲存在第二記憶部153中的第二資料傳送到第一記憶部151。在這階段中，在第一記憶部151和第二記憶部153中分別儲存有第二資料，並且在資料傳送部155中儲存有第一資料。最後，作為第三工作，將第一資料從資料傳送部155傳送到第二記憶部153，結果，資料傳送工作結束了。最終，成為在第一記憶部151中儲存有第二資料且在第二記憶部153中儲存有第一資料的狀態，即在初期狀態 下儲存在第一記憶部151和第二記憶部153中的資料互換的狀態。
以上說明是高速緩衝記憶體100的結構的說明。
<連接結構例>
這裏，本發明的一個方式的高速緩衝記憶體100可以與至少具有運算部和控制部的CPU連接。圖2是示出與高速緩衝記憶體100連接且具有控制部161及運算部162的CPU160的結構的方塊圖。
運算部162進行邏輯運算或位址運算等運算處理。另外，運算部162為向控制部161索求運算所需的主資料而將對應於對控制部161索求的主資料的位址資料輸出到控制部161。
在控制部161被輸入來自運算部162的位址資料時，控制部161將該位址資料輸出到高速緩衝記憶體100，以索求資料。此時，在從高速緩衝記憶體100接收快取命中信號和所索求的主資料的情況下，將該資料輸出到運算部162。另一方面，在從高速緩衝記憶體100接收快取未中信號的情況下，向主記憶體170索求資料。
另外，在從主記憶體170獲取主資料時，控制部161將該主資料輸出到運算部162，並發送指令以使高速緩衝記憶體100儲存該主資料。此時，控制部161對高速緩衝記憶體100發送寫入指令信號、主資料以及對應於該主資料的位址資料。高速緩衝記憶體100根據該寫入指令而將 該主資料和該位址資料儲存在所指定的組的特定的線路中。另外，控制部161也可以在從主記憶體170獲取主資料之後，首先，將該主資料和該位址資料儲存在高速緩衝記憶體100中，然後，讀出儲存在高速緩衝記憶體100中的該主資料而將它發送到運算部162。
作為主記憶體170，例如，除了由SRAM或DRAM構成的揮發性儲存裝置以外，還可以使用光磁片或快閃記憶體等非揮發性儲存裝置。後面，作為高速緩衝記憶體與主記憶體的差異，將最初被CPU索求資料的儲存裝置稱為高速緩衝記憶體，並且將第二次以後被CPU索求資料的儲存裝置稱為主記憶體。
<工作例子>
接著，參照圖3說明高速緩衝記憶體100的工作例子。圖3是根據高速緩衝記憶體100的工作的一個例子的流程圖。
這裏，作為初期狀態，在每個記憶單元150內，在第一記憶部151中儲存有第一資料，而在第二記憶部153中儲存有第二資料。
首先，在步驟201(第一讀出)中，將被索求的位址資料輸入到控制部101，將第二位址資料從控制部101輸出到各記憶體組110，並且將第一位址資料輸出到比較電路103。各記憶體組110讀出儲存在由第二位址資料決定的一個線路113內的位址資料及主資料，並將該位址資料 及該主資料輸出到比較電路103。這裏讀出的資料為儲存在各記憶單元150內的第一記憶部151中的第一資料。
在步驟202(第一比較)中，比較電路103對第一位址資料和從各記憶體組110輸入的位址資料進行比較。
這裏，在從任一記憶體組110輸入的位址資料與第一位址資料一致(快取命中)時，作為步驟203(輸出)，比較電路103將快取命中信號和從該記憶體組輸入的主資料一起輸出到外部。
另外，在步驟202中，在從各記憶體組110輸入的位址資料與第一位址資料都不一致(快取未中)時，比較電路103將快取未中信號輸出到控制部101。
在步驟202中，在控制部101受到來自比較電路103的快取未中信號時，對各記憶體組110發送資料傳送工作的指令信號。
在步驟204(資料傳送工作)中，在各記憶體組110的對應於上述第二位址資料的線路113內的所有記憶單元150中，進行上述資料傳送工作。明確地說，依次進行如下第一至第三工作：將儲存在記憶單元150內的第一記憶部151中的第一資料傳送並儲存到資料傳送部155的第一工作；將儲存在記憶單元150內的第二記憶部153中的第二資料傳送到第一記憶部151而改寫的第二工作；以及將儲存在記憶單元150內的資料傳送部155中的第一資料傳送到第二記憶部153而改寫的第三工作。
接著，在步驟205(第二讀出)中，在各記憶體組 110中，對在步驟204中被進行了資料傳送工作的線路113再次進行讀出工作，並將所讀出的資料輸出到比較電路103。這裏，所讀出的資料是儲存在各記憶單元150內的第一記憶部151中的第二資料。
另外，步驟205的讀出工作較佳為與步驟204的第三工作同時進行。藉由同時進行這些工作，可以實現更高速度的工作。
接著，在步驟206(第二比較)中，比較電路103對第一位址資料和從各記憶體組110輸入的位址資料進行比較。
在步驟206中，在任一記憶體組110中快取命中時，作為步驟203，比較電路103將快取命中信號和從該記憶體組輸入的主資料一起輸出到外部。
這裏，快取命中的記憶體組110維持原狀，並且快取未中的其他記憶體組110前進到步驟207。
另一方面，如果在步驟206中所有記憶體組110都沒有快取命中(即，快取未中)，比較電路103將快取未中信號發送到控制部101。接著，根據來自控制部101的指令，比較電路103將快取未中信號輸出到外部，而各記憶體組110前進到步驟207。
在步驟207(改寫判定)中，判定是否對各記憶體組110進行資料的改寫。如果在步驟206中比較電路103將快取未中信號發送到外部，則選擇任一記憶體組110，來將該任一記憶體組110中的資料改寫為從主記憶體170獲 取的新的資料(第三資料)。作為改寫資料的記憶體組110的選擇方法，可以使用上述LRU方式、選出使用頻率最低的記憶體組的LFU(Least Frequency Used，即最不經常使用)方式或選出最初儲存有資料的記憶體組的FIFO(First In First Out，即先進先出去)方式等改寫演算法。
至於在步驟207中被判定為不需改寫資料的記憶體組110，在步驟208中對其再次進行資料傳送工作。另外，至於在步驟207中被判定為需要改寫資料的記憶體組110，前進到步驟209。
在步驟208(資料傳送工作)中，再次進行上述資料傳送工作。結果，在該記憶單元150中，返回到在第一記憶部151中儲存有第一資料而在第二記憶部153中儲存有第二資料的狀態，即與初期狀態相同的狀態。
在步驟209(資料寫入工作)中，將位址資料、改寫指令信號、由輸入到各記憶單元的第三資料構成的資料群輸入到控制部101。接著，對在步驟207中被判定為需要改寫資料的記憶體組110中的特定的線路113內的所有記憶單元150進行第三資料的寫入。在各記憶單元150中，將第三資料寫入到第一記憶部151。因此，被進行了資料寫入的記憶單元150處於在第一記憶部151中儲存有第三資料而在第二記憶部153中儲存有第一資料的狀態。
本發明的一個方式的高速緩衝記憶體100的工作是如上所述的。
如上所述，因為可以在高速緩衝記憶體100內的記憶單元150中儲存兩種資料，所以可以得到與記憶體組個數增加了一倍時相等的快取命中率。再者，相比於記憶體組個數增加時，不需要增加比較電路的個數，從而可以抑制電路規模的增大。另外，藉由使具有上述記憶單元150的高速緩衝記憶體100如上所述那樣工作，相比於記憶體組個數增加了一倍時，可以降低讀出時所需的耗電量。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，參照圖4及圖5說明實施方式1所示的記憶單元150的具體的結構例及其工作。
<結構例>
圖4示出本實施方式所示的記憶單元150的結構例。記憶單元150具有電晶體261、電晶體262、電晶體263、電晶體271、電晶體272、反相器273、反相器274、電容元件281、電容元件291以及反相器292。另外，記憶單元150與第一閘極線251、第二閘極線252、第三閘極線253、第四閘極線254、第一位元線255以及第二位元線256連接。
這裏，電晶體261、電晶體262、電晶體263、電晶體271以及電晶體272都是n通道型電晶體。另外，反相器 273、反相器274以及反相器292只要是具有將被輸入的電位的相位反轉而輸出的功能的電路元件就可以採用任何結構。例如，反相器273、反相器274以及反相器292既可組合n通道型電晶體和p通道型電晶體的兩種電晶體而構成，又可包括n通道型電晶體和p通道型電晶體中的任何一方而構成。
電晶體271的閘極與第一閘極線251連接，電晶體271的第一電極與第一位元線255連接，並且電晶體271的第二電極與反相器273的輸入端子、反相器274的輸出端子以及電晶體261的第一電極連接。另外，電晶體272的閘極與第一閘極線251連接，電晶體272的第一電極與反相器273的輸出端子、反相器274的輸入端子以及電晶體263的第一電極連接，並且電晶體272的第二電極與第二位元線256連接。反相器環由反相器273和反相器274構成，該反相器273和該反相器274彼此連接為環狀。這裏，該反相器環相當於實施方式1所示的第一記憶部151。另外，將反相器環與電晶體271的第二電極連接的節點稱為節點265，並且將反相器環與電晶體272的第一電極連接的節點稱為節點266。
電晶體261的閘極與第二閘極線252連接，並且電晶體261的第二電極與電容元件281的一方電極及電晶體262的第一電極連接。另外，電容元件281的另一方電極被接地。這裏，包括電晶體261的第二電極與電容元件281的一方電極之間的節點267及電容元件281的區域相 當於實施方式1所示的資料傳送部155。資料傳送部155藉由將電位儲存在電容元件281中而儲存資料。
電晶體262的閘極與第三閘極線253連接，並且電晶體262的第二電極與電容元件291的一方電極及反相器292的輸入端子連接。另外，電容元件291的另一方電極被接地。另外，反相器292的輸出端子與電晶體263的第二電極連接。電晶體263的閘極與第四閘極線254連接。這裏，包括電容元件291與反相器292之間的節點268及電容元件291的區域相當於實施方式1所示的第二記憶部153。第二記憶部153藉由將電位儲存在電容元件291中而儲存資料。
記憶單元150可以藉由第一位元線255及第二位元線256輸出儲存在第一記憶部151中的資料，並可以改寫第一記憶部151的資料。另外，可以將儲存在第一記憶部151中的資料藉由電晶體261複製在資料傳送部155中而儲存。另外，可以將儲存在資料傳送部155中的資料藉由電晶體262儲存在第二記憶部153中而改寫。再者，可以將儲存在第二記憶部153中的資料藉由電晶體263儲存在第一記憶部151中而改寫。
這裏，在將儲存在資料傳送部155中的資料傳送到第二記憶部153時，明確地說，藉由使電晶體262成為導通狀態，使節點267與節點268成為導通狀態，以使節點268的電位變得近於即將使電晶體262成為導通狀態之前的節點267的電位。因此，將資料傳送部155內的電容元 件281的電容設定為充分大於第二記憶部153內的電容元件291的電容。較佳的是，例如，電容元件281的電容至少為電容元件291的兩倍以上。
另外，作為構成電晶體271、電晶體272、反相器273、反相器274以及反相器292的電晶體，可以應用使用結晶矽等作為形成通道的半導體的能夠進行高速工作的電晶體。藉由使用上述能夠進行高速工作的電晶體，可以對記憶單元150高速地進行讀出工作或寫入工作。
另外，較佳為使用截止狀態下的洩漏電流極低的電晶體作為電晶體261及電晶體262。例如，可以應用將其能隙比矽寬的半導體用於形成通道的半導體層的場效應電晶體。例如，可以使用其能隙為2eV以上，較佳為2.5eV以上，更佳為3.0eV以上的半導體。這種電晶體具有截止狀態下的洩漏電流小的特徵。另外，作為這種半導體，較佳為使用氧化物半導體。
另外，作為構成上述電晶體的半導體，較佳為使用本質載子密度極低的氧化物半導體。因為形成通道的半導體層的本質載子密度極低，所以電晶體的截止狀態下的洩漏電流極小。該特徵是氧化物半導體特有的特徵，而其他半導體(如矽)沒有該特徵。
另外，上述包含氧化物半導體的電晶體的截止狀態下的洩漏電流(以下稱為截止電流)低，每通道寬度1μm的截止電流為10aA(1×10-17A)以下，較佳為1aA(1×10-18A)以下，更佳為10zA(1×10-20A)以下，進一步佳為1zA (1×10-21A)以下，再進一步佳為100yA(1×10-22A)以下。
另外，電晶體263既可應用與電晶體271等同樣的能夠進行高速工作的電晶體，又可應用與電晶體261等同樣的截止狀態下的洩漏電流極低的電晶體。
另外，在本實施方式中，作為資料傳送部155及第二記憶部153的結構，採用在電容元件中積累電荷而儲存資料的結構，但是記憶單元150的結構不侷限於此。例如，也可以採用如下結構：資料傳送部155和第二記憶部153分別由反相器環構成，並且能夠將儲存在其中的資料藉由電晶體或類比開關等切換元件傳送。但是，藉由採用本實施方式所示的記憶單元150的結構，使構成記憶單元的電晶體個數變得極少，而可以得到更簡化的結構。另外，如後面的實施方式所示，藉由層疊應用於電晶體271等的能夠進行高速工作的電晶體和應用於電晶體261等的截止狀態下的洩漏電流極低的電晶體，可以進一步降低記憶單元150所占的面積。
<電路工作例>
以下，參照圖5說明本實施方式所示的記憶單元150的電路工作的一個例子。圖5是根據記憶單元150的電路工作的時序圖。
在圖5所示的時序圖中，從上面依次示出第一閘極線251、第一位元線255、第二位元線256、第二閘極線252 、第三閘極線253、第四閘極線254、節點265、節點266、節點267以及節點268中的電位的隨時變化。
期間T0表示初期狀態。這裏，作為初期狀態，將高電平電位施加到第一記憶部151內的節點265，並且將低電平電位施加到第一記憶部151內的節點266。另外，在初期狀態下，將低電平的電位施加到資料傳送部155內的節點267和第二記憶部153內的節點268。另外，藉由對第一位元線255及第二位元線256施加中間電位，進行預充電。
期間T1表示第一讀出工作。在進行讀出時，只對第一閘極線251施加高電平電位。此時，因為其閘極與第一閘極線251連接的電晶體271及電晶體272成為導通狀態，所以節點265與第一位元線255成為導通狀態，並且節點266與第二位元線256成為導通狀態。因此，將高電平電位輸出到第一位元線255，並將低電平電位輸出到第二位元線256。藉由利用驅動電路119內的讀出放大器等檢測如上所述的電位的變化，可以進行讀出。
期間T2表示將資料從第一記憶部151傳送到資料傳送部155的工作。此時，藉由對第二閘極線252施加高電平電位，使電晶體261成為導通狀態，以使節點265與節點267成為導通狀態。再者，藉由使電容元件281積累根據節點267的電位的電荷，將高電平電位儲存在資料傳送部155中。
在期間T2之後，藉由對第二閘極線252施加低電平 電位，使電晶體261成為截止狀態。再者，此時，電晶體262也維持截止狀態。這裏，如上所述，因為電晶體261及電晶體262的截止狀態下的洩漏電流極低，所以積累在電容元件281中的電荷的洩漏顯著得到抑制，而可以長期儲存節點267的電位。
期間T3表示將儲存在第二記憶部153中的資料傳送到第一記憶部151而改寫的工作。此時，藉由對第四閘極線254施加高電平電位，使電晶體263成為導通狀態。因此，將節點268的電位被反相器292反轉的電位施加到節點266。這裏，因為節點268為低電平電位，所以將作為該被反轉的電位的高電平電位施加到節點266。此時，節點265的電位從高電平電位被反轉為低電平電位。藉由上述步驟，可以將儲存在第二記憶部153中的資料傳送到第一記憶部151而改寫。
期間T4表示第二讀出工作。與期間T1同樣，藉由將高電平電位施加到第一閘極線251，進行讀出。這裏，將低電平電位輸出到第一位元線255，並將高電平電位輸出到第二位元線256。
期間T5表示將資料從資料傳送部155傳送到第二記憶部153的工作。此時，藉由對第三閘極線253施加高電平電位，使電晶體262成為導通狀態，以使節點267與節點268成為導通狀態。這裏，如上所述，因為電容元件281的電容充分大於電容元件291的電容，所以節點268的電位變得近於即將使電晶體262成為導通狀態之前的節 點267的電位。藉由上述步驟，可以將資料從資料傳送部155傳送到第二記憶部153。另外，因為實際上在電容元件291與電容元件281之間進行電荷的授受，所以電容元件291的電位也有時變動，但是，為明確理解起見，未圖示該電位的變動。
在期間T5之後，藉由對第三閘極線253施加低電平電位，使電晶體262成為截止狀態。如上所述，因為電晶體262的截止狀態下的洩漏電流極低，所以積累在電容元件291中的電荷的洩漏顯著得到抑制，而可以長期儲存節點268的電位。
期間T6表示將資料寫入到第一記憶部151中的工作。這裏，說明將高電平電位寫入到第一記憶部151內的節點265，並將低電平電位寫入到節點266的情況。此時，將高電平電位施加到第一閘極線251，將高電平電位施加到第一位元線255，並且將低電平電位施加到第二位元線256。因此，將高電平電位從第一位元線255藉由電晶體271施加到節點265，並且將低電平電位從第二位元線256藉由電晶體272施加到節點266。藉由上述步驟，可以將資料寫入到第一記憶部151中。
期間T7表示第三讀出工作。與期間T1同樣，藉由將高電平電位施加到第一閘極線251，進行讀出。這裏，將高電平電位施加到第一位元線255，並將低電平電位施加到第二位元線256。
對記憶單元150的工作的說明是如上所述的。
藉由將上述記憶單元150應用於實施方式1的高速緩衝記憶體100，可以實現與記憶體組個數增加時相等的快取命中率，並可以實現能夠進行低耗電量工作的高速緩衝記憶體。
另外，藉由將截止狀態下的洩漏電流極低的電晶體應用於使記憶單元150內的第一記憶部151與資料傳送部155連接的電晶體及使記憶單元150內的資料傳送部155與第二記憶部153連接的電晶體，可以在極長期間中儲存儲存在資料傳送部155及第二記憶部153中的資料。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式3
在本實施方式中，對能夠應用於本發明的一個方式的高速緩衝記憶體的包括氧化物半導體層的電晶體的例子進行說明。
參照圖6A至圖6D對上述包括氧化物半導體層的電晶體的結構例子進行說明。圖6A至圖6D是示出本實施方式中的電晶體的結構例子的剖面示意圖。
圖6A所示的電晶體包括導電層601(a)、絕緣層602(a)、半導體層603(a)、導電層605a(a)、導電層605b(a)、絕緣層606(a)以及導電層608(a)。
導電層601(a)設置在被元件形成層600(a)上。
絕緣層602(a)設置在導電層601(a)上。
半導體層603(a)隔著絕緣層602(a)與導電層601(a)重疊。
導電層605a(a)和導電層605b(a)都設置在半導體層603(a)上，並與半導體層603(a)電連接。
絕緣層606(a)設置在半導體層603(a)、導電層605a(a)以及導電層605b(a)上。
導電層608(a)隔著絕緣層606(a)與半導體層603(a)重疊。
另外，也不一定必須要設置導電層601(a)和導電層608(a)中的一方。此外，當不設置導電層608(a)時，也可以不設置絕緣層606(a)。
圖6B所示的電晶體包括導電層601(b)、絕緣層602(b)、半導體層603(b)、導電層605a(b)、導電層605b(b)、絕緣層606(b)以及導電層608(b)。
導電層601(b)設置在被元件形成層600(b)上。
絕緣層602(b)設置在導電層601(b)上。
導電層605a(b)和導電層605b(b)都設置在絕緣層602(b)的一部分上。
半導體層603(b)設置在導電層605a(b)及導電層605b(b)上，並與導電層605a(b)及導電層605b(b)電連接。另外，半導體層603(b)隔著絕緣層602(b)與導電層601(b)重疊。
絕緣層606(b)設置在半導體層603(b)、導電層605a(b)以及導電層605b(b)上。
導電層608(b)隔著絕緣層606(b)與半導體層603(b)重疊。
另外，也不一定必須要設置導電層601(b)和導電層608(b)中的一方。當不設置導電層608(b)時，也可以不設置絕緣層606(b)。
圖6C所示的電晶體包括導電層601(c)、絕緣層602(c)、半導體層603(c)、導電層605a(c)以及導電層605b(c)。
半導體層603(c)包括區域604a(c)及區域604b(c)。區域604a(c)和區域604b(c)是彼此分開且都添加有摻雜劑的區域。另外，區域604a(c)與區域604b(c)之間的區域成為通道形成區。半導體層603(c)設置在被元件形成層600(c)上。另外，不一定必須要設置區域604a(c)及區域604b(c)。
導電層605a(c)及導電層605b(c)設置在半導體層603(c)上，並與半導體層603(c)電連接。另外，導電層605a(c)及導電層605b(c)的側面為錐形。
另外，導電層605a(c)與區域604a(c)的一部分重疊，但是不侷限於此。藉由將導電層605a(c)與區域604a(c)的一部分重疊，可以降低導電層605a(c)和區域604a(c)之間的電阻值。此外，與導電層605a(c)重疊的半導體層603(c)的所有區域也可以是區域604a(c)。
另外，導電層605b(c)與區域604b(c)的一部分 重疊，但是不侷限於此。藉由將導電層605b(c)與區域604b(c)的一部分重疊，可以降低導電層605b(c)和區域604b(c)之間的電阻。另外，與導電層605b(c)重疊的半導體層603(c)的所有區域也可以是區域604b(c)。
絕緣層602(c)設置在半導體層603(c)、導電層605a(c)以及導電層605b(c)上。
導電層601(c)隔著絕緣層602(c)與半導體層603(c)重疊。隔著絕緣層602(c)與導電層601(c)重疊的半導體層603(c)的區域成為通道形成區。
另外，圖6D所示的電晶體包括導電層601(d)、絕緣層602(d)、半導體層603(d)、導電層605a(d)以及導電層605b(d)。
導電層605a(d)及導電層605b(d)設置在被元件形成層600(d)上。另外，導電層605a(d)及導電層605b(d)的側面為錐形。
半導體層603(d)包括區域604a(d)及區域604b(d)。區域604a(d)及區域604b(d)是彼此分開且都添加有摻雜劑的區域。另外，區域604a(d)和區域604b(d)之間的區域成為通道形成區。半導體層603(d)例如設置在導電層605a(d)、導電層605b(d)以及被元件形成層600(d)上，並與導電層605a(d)及導電層605b(d)電連接。另外，不一定必須要設置區域604a(d)及區域604b(d)。
區域604a(d)與導電層605a(d)電連接。
區域604b(d)與導電層605b(d)電連接。
絕緣層602(d)設置在半導體層603(d)上。
導電層601(d)隔著絕緣層602(d)與半導體層603(d)重疊。隔著絕緣層602(d)與導電層601(d)重疊的半導體層603(d)的區域成為通道形成區。
以下，對圖6A至圖6D所示的各構成要素進行說明。
作為被元件形成層600(a)至被元件形成層600(d)，例如可以使用絕緣層或具有絕緣表面的基板等。另外，也可以作為被元件形成層600(a)至被元件形成層600(d)使用預先形成有元件的層。
導電層601(a)至導電層601(d)的每一個被用作電晶體的閘極。另外，也將被用作電晶體的閘極的層稱為閘極電極或閘極佈線。
作為導電層601(a)至導電層601(d)，例如，可以使用鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等的金屬材料或以這些材料為主要成分的合金材料的層。另外，導電層601(a)至導電層601(d)也可以由可用來形成導電層601(a)至導電層601(d)的材料的層的疊層構成。
絕緣層602(a)至絕緣層602(d)的每一個被用作電晶體的閘極絕緣層。
作為絕緣層602(a)至絕緣層602(d)，例如可以 使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層、氧化鉿層或氧化鑭層。另外，絕緣層602(a)至絕緣層602(d)也可以由可應用於絕緣層602(a)至絕緣層602(d)的材料的層的疊層構成。
另外，作為絕緣層602(a)至絕緣層602(d)，例如可以使用包含元素週期表中第13族元素及氧元素的材料的絕緣層。例如，當半導體層603(a)至半導體層603(d)包含第13元素時，藉由作為與半導體層603(a)至半導體層603(d)接觸的絕緣層使用包含第13元素的絕緣層，可以使該絕緣層與氧化物半導體層之間的介面保持良好狀態。
作為包含第13族元素及氧元素的材料，例如可以舉出氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。另外，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。例如，也可以使用以Al2Ox(x=3+α，α是大於0且小於1的值)，Ga2Ox(x=3+α，α是大於0且小於1的值)，或者GaxAl2-xO3+α(x是大於0且小於2的值，α是大於0且小於1的值)表示的材料。
另外，絕緣層602(a)至絕緣層602(d)也可以由可應用於絕緣層602(a)至絕緣層602(d)的材料的層的疊層構成。例如，絕緣層602(a)至絕緣層602(d)也可以由多個包含以Ga2Ox表示的氧化鎵的層的疊層構成 。另外，絕緣層602(a)至絕緣層602(d)也可以由包含以Ga2Ox表示的氧化鎵的絕緣層及包含以Al2Ox表示的氧化鋁的絕緣層的疊層構成。
半導體層603(a)至半導體層603(d)的每一個被用作形成電晶體的通道的層。作為可應用於半導體層603(a)至半導體層603(d)的氧化物半導體，例如，可以使用包括四元類金屬氧化物、三元類金屬氧化物或二元類金屬氧化物等的金屬氧化物。
氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，較佳的是，作為用來減少使用所述氧化物半導體的電晶體的電特性不均勻的穩定劑，除了上述元素以外，還包含鎵(Ga)。另外，作為穩定劑，較佳為包含錫(Sn)。另外，作為穩定劑，較佳為包含鉿(Hf)。另外，作為穩定劑，較佳為包含鋁(Al)。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的任何一種或多種。
作為四元類金屬氧化物，例如，可以使用In-Sn-Ga-Zn-O類氧化物、In-Sn-Al-Zn-O類氧化物、In-Sn-Hf-Zn-O類氧化物或In-Hf-Al-Zn-O類氧化物等。
作為三元類金屬氧化物，例如，可以使用In-Ga-Zn-O 類氧化物、In-Sn-Zn-O類氧化物、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物或In-Lu-Zn-O類氧化物等。
作為二元類金屬氧化物，例如，可以使用In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Sn-O類氧化物或In-Ga-O類氧化物等。
另外，作為氧化物半導體，例如，也可以使用In-O類氧化物、Sn-O類氧化物或Zn-O類氧化物等。另外，上述能夠應用於氧化物半導體的金屬氧化物也可以包含氧化矽。
另外，氧化物半導體層可以使用其原子比為In：Ga：Zn=1：1：1或In：Ga：Zn=2：2：1的In-Ga-Zn-O類氧化物或其組成附近的氧化物。或者，較佳為使用其原子比為In：Sn：Zn=1：1：1、In：Sn：Zn=2：1：3或In：Sn：Zn=2：1：5的In-Sn-Zn-O類氧化物或其組成附近的氧化物。
但是，本發明不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當的組成的 氧化物。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。
另外，作為氧化物半導體，可以使用由InLO3(ZnO)m(m是大於0的數)表示的材料。InLO3(ZnO)m的L表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。
氧化物半導體既可為單晶，又可為非單晶。在氧化物半導體為非單晶的情況下，既可為非晶，又可為多晶。另外，既可為在非晶中包含具有結晶性的部分的結構，又可為不是非晶的結構。
因為處於非晶狀態的氧化物半導體比較容易得到平坦的表面，所以可以使用該氧化物半導體降低製造電晶體時的介面散亂，而可以比較容易得到比較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態下的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體。明確地說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
另外，半導體層603(a)至半導體層603(d)中的至少形成通道的區域也可以為具有結晶性的非單晶，並包括如下相，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列 ，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀，或者在從垂直於c軸方向的方向看時金屬原子和氧原子排列為層狀。具有上述相的材料也被稱為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)。
另外，在使用具有結晶性的氧化物半導體的電晶體中，抑制電晶體的應力劣化(由閘極偏壓應力等導致的劣化)或由可見光或紫外光的照射導致的電晶體的電特性變化，而可以得到高可靠性電晶體。
另外，在電晶體的通道長度為30nm時，例如，半導體層603(a)至半導體層603(d)的厚度也可以為5nm左右。此時，在半導體層603(a)至半導體層603(d)為由CAAC-OS膜構成的氧化物半導體層時，可以抑制電晶體中的短通道效應。
另外，對於CAAC-OS膜，後面在實施方式5中進行詳細的說明。
區域604a(c)、區域604b(c)、區域604a(d)以及區域604b(d)添加有賦予n型或p型導電型的摻雜劑，並被用作電晶體的源極或汲極。作為摻雜劑，例如可以使用元素週期表中第13族的元素(例如硼等)或元素週期表中第15族的元素(例如氮、磷或砷等)中的一種或多種。另外，用作電晶體的源極的區域也被稱為源極區，而用作電晶體的汲極的區域也被稱為汲極區。藉由對區域604a(c)、區域604b(c)、區域604a(d)及區域604b (d)添加摻雜劑，可以減小與導電層之間的連接電阻，從而可以實現電晶體的微型化。
導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)的每一個被用作電晶體的源極或汲極。另外，用作電晶體的源極的層也被稱為源極電極或源極佈線，而用作電晶體的汲極的層也被稱為汲極電極或汲極佈線。
作為導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)，例如可以使用鋁、鎂、鉻、銅、鉭、鈦、鉬或鎢等的金屬材料、或者以這些金屬材料為主要成分的合金材料的層。例如，導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)可以由包含銅、鎂及鋁的合金材料的層構成。另外，也可以層疊能夠用於導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)的材料來構成導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)。例如，導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)可以由包含銅、鎂及鋁的合金材料的層和包含銅的層的疊層構成。
另外，作為導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)，也可以使用包含導電金屬氧化物的層。作為導電金屬氧化物，例如可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫或氧化銦氧 化鋅。此外，能夠應用於導電層605a(a)至導電層605a(d)以及導電層605b(a)至導電層605b(d)的導電金屬氧化物也可以包含氧化矽。
作為絕緣層606(a)及絕緣層606(b)，可以使用能夠應用於絕緣層602(a)至絕緣層602(d)的材料的層。另外，可以藉由層疊能夠應用於絕緣層606(a)及絕緣層606(b)的材料，來構成絕緣層606(a)及絕緣層606(b)。例如，也可以使用氧化矽層或氧化鋁層等，來構成絕緣層606(a)及絕緣層606(b)。例如，藉由使用氧化鋁層，可以進一步提高抑制雜質侵入到半導體層603(a)及半導體層603(b)的效果，並可以提高抑制氧從半導體層603(a)及半導體層603(b)中脫離的效果。
導電層608(a)及導電層608(b)的每一個被用作電晶體的閘極。另外，當電晶體具有包括導電層601(a)及導電層608(a)的兩者或導電層601(b)及導電層608(b)的兩者的結構時，也將導電層601(a)和導電層608(a)中的一方或導電層601(b)和導電層608(b)中的一方稱為背閘極、背閘極電極或背閘極佈線。藉由隔著通道形成層設置多個被用作閘極的導電層，可以容易控制電晶體的臨界電壓。
作為導電層608(a)及導電層608(b)，例如可以使用能夠應用於導電層601(a)至導電層601(d)的材料的層。另外，可以藉由層疊能夠應用於導電層608(a) 及導電層608(b)的材料的層來構成導電層608(a)及導電層608(b)。
另外，本實施方式的電晶體也可以具有如下結構，即在用作通道形成層的氧化物半導體層的一部分上包括絕緣層，隔著該絕緣層與氧化物半導體層重疊地包括用作源極或汲極的導電層的結構。當採用上述結構時，絕緣層被用作保護電晶體的通道形成層的層(也稱為通道保護層)。作為用作通道保護層的絕緣層，例如可以使用能夠應用於絕緣層602(a)至絕緣層602(d)的材料的層。另外，也可以藉由層疊能夠應用於絕緣層602(a)至絕緣層602(d)的材料的層，來構成用作通道保護層的絕緣層。
另外，也可以在被元件形成層600(a)至被元件形成層600(d)上形成基底層，並且在該基底層形成電晶體。此時，作為基底層，例如，可以使用能夠應用於絕緣層602(a)至絕緣層602(d)的材料的層。另外，基底層也可以由能夠應用於絕緣層602(a)至絕緣層602(d)的材料的疊層構成。例如，藉由使用氧化鋁層及氧化矽層的疊層構成基底層，可以抑制包含在基底層中的氧藉由半導體層603(a)至半導體層603(d)脫離。
接著，作為本實施方式中的電晶體的製造方法例，參照圖7A至圖7E對圖6A所示的電晶體的製造方法例進行說明。圖7A至圖7E是用來說明圖6A所示的電晶體的製造方法例的剖面示意圖。
首先，如圖7A所示那樣，藉由準備被元件形成層 600(a)，在被元件形成層600(a)上形成第一導電膜，對第一導電膜的一部分進行蝕刻，來形成導電層601(a)。
例如，可以藉由利用濺射法形成能夠應用於導電層601(a)的材料的膜，來形成第一導電膜。另外，也可以藉由層疊能夠應用於第一導電膜的材料的膜，來形成第一導電膜。
另外，藉由例如使用氫、水、羥基或氫化物等雜質被去除了的高純度氣體作為濺射氣體，可以降低所形成的膜中的上述雜質濃度。
此外，也可以在利用濺射法形成膜之前，在濺射裝置的預熱室中進行預熱處理。藉由進行上述預熱處理，可以使氫、水分等雜質脫離。
另外，也可以在利用濺射法形成膜之前，例如在氬、氮、氦或氧氛圍下進行如下處理，即不對靶材一側施加電壓而使用RF電源對基板一側施加電壓來形成電漿，由此對被形成面進行修改的處理(也稱為反濺射)。藉由進行反濺射，可以去除附著於被形成面的粉狀物質(也稱為微粒、塵屑)。
另外，當利用濺射法形成膜時，可以使用吸附型真空泵去除形成膜的沉積室中的殘留水分。作為吸附型真空泵，例如可以使用低溫泵、離子泵或鈦昇華泵等。此外，也可以使用設置有冷阱的渦輪分子泵去除沉積室中的殘留水分。藉由使用上述真空泵，可以減少包含雜質的廢氣的倒 流。
另外，如上述導電層601(a)的形成方法那樣，在本實施方式中的電晶體的製造方法例中，當對膜的一部分進行蝕刻來形成層時，例如，可以藉由利用光微影製程在膜的一部分上形成光阻掩罩，而使用光阻掩罩對膜進行蝕刻，來形成層。此時，較佳在形成層之後去除光阻掩罩。
另外，也可以利用噴墨法形成光阻掩罩。藉由利用噴墨法，不需要光掩模，因此可以降低製造成本。此外，也可以使用具有透過率不同的多個區域的曝光掩模(也稱為多色調掩模)形成光阻掩罩。藉由使用多色調掩模，可以形成具有不同厚度的區域的光阻掩罩，可以減少用於電晶體的製造的光阻掩罩的個數。
接著，如圖7B所示那樣，藉由在導電層601(a)上形成第一絕緣膜，來形成絕緣層602(a)。
例如，可以藉由利用濺射法或電漿CVD法等形成能夠應用於絕緣層602(a)的材料的膜，來形成第一絕緣膜。另外，也可以藉由層疊能夠應用於絕緣層602(a)的材料的膜，來形成第一絕緣膜。另外，藉由利用高密度電漿CVD法(例如，使用μ波(例如，頻率為2.45GHz的μ波)的高密度電漿CVD法)形成能夠應用於絕緣層602(a)的材料的膜，可以將絕緣層602(a)形成得緻密，可以提高絕緣層602(a)的絕緣耐壓。
接著，如圖7C所示那樣，藉由在絕緣層602(a)上形成氧化物半導體膜，之後對氧化物半導體膜的一部分進 行蝕刻，來形成半導體層603(a)。氧化物半導體膜可以藉由濺射法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等形成。
例如，藉由利用濺射法形成能夠應用於半導體層603(a)的氧化物半導體材料的膜，來形成氧化物半導體膜。另外，也可以在稀有氣體氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下形成氧化物半導體膜，較佳在氧氣氛圍中形成氧化物半導體膜。另外，將形成氧化物半導體膜時的基板加熱溫度設定為100℃以上且600℃以下，較佳為設定為150℃以上且550℃以下，更佳為設定為200℃以上且500℃以下，並且將氧化物半導體膜的厚度設定為1nm以上40nm以下，較佳為設定為3nm以上20nm以下。此時，較佳的是，濺射裝置內的氫或水等雜質的濃度極低。例如，藉由在形成氧化物半導體膜之前進行熱處理，可以降低濺射裝置內的氫或水等雜質的濃度。另外，形成氧化物半導體膜時的基板加熱溫度越高，所得到的氧化物半導體膜的雜質濃度越低。再者，根據形成氧化物半導體膜時的基板加熱溫度，可以實現氧化物半導體膜中的原子排列的有序化、高密度化以及不僅在膜表面而且還在整個膜中容易形成多晶或CAAC-OS。另外，藉由在氧氣體氛圍下進行成膜，也容易形成多晶或CAAC-OS，因為在氧氣體氛圍中不包含稀有氣體等的不需要的原子。在採用氧氣體和稀有氣體的混合氛圍時，將氧氣體的比例設定為30vol.%以上，較佳為設定為50vol.%以上，更佳為設定為 80vol.%以上。注意，氧化物半導體膜的厚度越薄，電晶體的短通道效應越少。但是，若厚度過薄，則有時介面散射的影響變大而場效應遷移率降低。
另外，在使用濺射法形成氧化物半導體膜時，絕緣層602(a)較佳為平坦。例如，絕緣層602(a)的平均面粗糙度較佳為小於0.5nm，更佳為小於0.1nm。
作為濺射靶材，例如可以使用具有如下金屬元素的原子數比的氧化物靶材形成氧化物半導體膜，即In：Zn=50：1至In：Zn=1：2(換算為莫耳數比則為In2O3：ZnO=25：1至In2O3：ZnO=1：4)，較佳為In：Zn=20：1至In：Zn=1：1(換算為莫耳數比則為In2O3：ZnO=10：1至In2O3：ZnO=1：2)，更佳為In：Zn=15：1至In：Zn=1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至In2O3：ZnO=3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=S：U：R時，滿足R>1.5S+U的關係。藉由增加In的量，可以提高電晶體的遷移率。
另外，在使用濺射法形成In-Sn-Zn-O類材料膜時，可以使用其金屬元素的原子數比為In：Sn：Zn=1：1：1、2：1：3、1：2：2或4：9：7等的氧化物半導體靶材。藉由使用具有所述原子數比的In-Sn-Zn-O靶材形成氧化物半導體膜，容易形成多晶或CAAC-OS。
另外，在使用濺射法形成In-Ga-Zn-O類材料膜時，可以使用其金屬元素的原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4等的氧化物半導體靶材。藉 由使用具有所述原子數比的In-Ga-Zn-O靶材形成氧化物半導體膜，容易形成多晶或CAAC-OS。
接著，如圖7D所示那樣，藉由在絕緣層602(a)及半導體層603(a)上形成第二導電膜，對第二導電膜的一部分進行蝕刻，來形成導電層605a(a)及導電層605b(a)。
例如，可以藉由利用濺射法等形成能夠應用於導電層605a(a)及導電層605b(a)的材料的膜，來形成第二導電膜。另外，也可以藉由層疊能夠應用於導電層605a(a)及導電層605b(a)的材料的膜，來形成第二導電膜。
接著，如圖7E所示那樣，與半導體層603(a)接觸地形成絕緣層606(a)。
例如，可以藉由在稀有氣體(典型為氬)氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下，利用濺射法形成能夠應用於絕緣層606(a)的膜，來形成絕緣層606(a)。藉由利用濺射法形成絕緣層606(a)，可以抑制用作電晶體的背通道的半導體層603(a)的部分的電阻的降低。另外，形成絕緣層606(a)時的基板溫度較佳為室溫以上且300℃以下。
另外，也可以在形成絕緣層606(a)之前進行使用N2O、N2或Ar等氣體的電漿處理，來去除附著到露出的半導體層603(a)的表面的吸附水等。在進行電漿處理的情況下，較佳為之後以不接觸大氣的方式形成絕緣層606(a)。
再者，在圖6A所示的電晶體的製造方法的一個例子中，例如在600℃以上且750℃以下或600℃以上且低於基板的應變點的溫度下進行加熱處理。例如，以如下時序進行加熱處理：在形成氧化物半導體膜之後；在對氧化物半導體膜的一部分進行蝕刻之後；在形成第二導電膜之後；在對第二導電膜的一部分進行蝕刻之後；或者在形成絕緣層606(a)之後。在減壓氛圍下、惰性氛圍下或氧化氛圍下進行加熱處理。特別是在氧化物半導體膜露出的狀態下進行加熱處理的情況下，可以降低氧化物半導體膜中的雜質的濃度。
另外，至於上述加熱處理，較佳的是，在減壓氛圍下或惰性氛圍下進行加熱處理之後，在保持溫度的狀態下轉換為氧化氛圍來進一步進行加熱處理。這是因為如下緣故：當在減壓氛圍下或惰性氛圍下進行加熱處理時，可以減少氧化物半導體膜中的雜質濃度，但是在同時產生氧缺損。藉由在氧化氛圍下進行加熱處理，可以減少此時產生的氧缺損。
藉由對氧化物半導體膜，除了進行成膜時的基板加熱之外，還進行加熱處理，可以使氧化物半導體膜中的雜質能階極為少。結果，可以使電晶體的場效應遷移率提高到如下所述的理想的場效應遷移率附近。
另外，作為進行上述加熱處理的加熱處理裝置，可以使用電爐、或者利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置，例如可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置或LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從例如燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發射的光(電磁波)的輻射加熱被處理物的裝置。另外，GRTA裝置是指使用高溫氣體進行加熱處理的裝置。作為高溫的氣體，例如可以使用稀有氣體、或者即使進行加熱處理也不與被處理物產生反應的惰性氣體(例如氮)。
另外，也可以在進行上述加熱處理之後，對與進行該加熱處理的爐相同的爐中引入高純度的氧氣、高純度的N2O氣或超乾燥空氣(露點為-40℃以下，較佳為-60℃以下的氛圍)。此時，較佳的是，氧氣或N2O氣不包含水、氫等。此外，較佳為將引入到加熱處理裝置中的氧氣或N2O氣的純度設定為6N以上，較佳為設定為7N以上，即，將氧氣或N2O氣中的雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下。藉由利用氧氣或N2O氣的作用，氧供給到半導體層603(a)中，而可以降低起因於半導體層603(a)中的氧缺乏的缺陷。另外，也可以在進行上述加熱處理時引入上述高純度的氧氣、上述高純度的N2O氣或上述超乾燥空氣。
另外，也可以以如下時序進行使用氧電漿的氧摻雜處理：在形成絕緣層602(a)之後；在形成氧化物半導體膜之後；在形成用作源極電極或汲極電極的導電層之後；在 形成用作源極電極或汲極電極的導電層上的絕緣層之後；或者在進行加熱處理之後。例如，也可以使用2.45GHz的高密度電漿進行氧摻雜處理。另外，也可以使用離子植入法進行氧摻雜處理。藉由進行氧摻雜處理，可以降低所製造的電晶體的電特性的不均勻性。例如，進行氧摻雜處理，使絕緣層602(a)和絕緣層606(a)中的一者或兩者成為其氧含量超過化學計量組成的狀態。
藉由使與半導體層603(a)接觸的絕緣層包含的過剩的氧，容易將氧供應到半導體層603(a)。由此，因為可以降低半導體層603(a)中或者絕緣層602(a)和絕緣層606(a)中的一者或兩者與半導體層603(a)之間的介面的氧缺陷，可以進一步降低半導體層603(a)的載子濃度。另外，本發明不侷限於此，即使在製造步驟中使半導體層603(a)包含過剩的氧的情況下，也可以利用與半導體層603(a)接觸的上述絕緣層抑制來自半導體層603(a)的氧的脫離。
例如，當作為絕緣層602(a)和絕緣層606(a)中的一者或兩者形成包含氧化鎵的絕緣層時，可以對該絕緣層供給氧而將氧化鎵的組成設定為Ga2Ox。
另外，當作為絕緣層602(a)和絕緣層606(a)中的一者或兩者形成包含氧化鋁的絕緣層時，可以對該絕緣層供給氧而將氧化鋁的組成設定為Al2Ox。
另外，當作為絕緣層602(a)和絕緣層606(a)中的一者或兩者形成包含氧化鎵鋁或氧化鋁鎵的絕緣層時， 可以對該絕緣層供給氧而將氧化鎵鋁或氧化鋁鎵的組成設定為GaxAl2-xO3+α。
藉由上述製程，藉由從半導體層603(a)排除氫、水、羥基或氫化物(也稱為氫化合物)等雜質，且對半導體層603(a)供給氧，可以使氧化物半導體層高純度化。
再者，除了上述加熱處理之外，也可以在形成絕緣層606(a)之後，在惰性氣體氛圍下或氧氣氛圍下進行加熱處理(較佳在200℃以上且600℃以下，例如250℃以上且350℃以下)。
再者，如圖7E所示那樣，藉由在絕緣層606(a)上形成第三導電膜，對第三導電膜的一部分進行蝕刻，來形成導電層608(a)。
例如，可以藉由利用濺射法形成能夠應用於導電層608(a)的材料的膜，來形成第三導電膜。另外，也可以藉由層疊能夠應用於第三導電膜的材料的膜，來形成第三導電膜。
注意，以上示出圖6A所示的電晶體的製造方法例，但是不侷限於此，例如圖6B至圖6D所示的各構成要素中，只要其名稱與圖6A所示的各構成要素相同，且其功能的至少一部分與圖6A所示的各構成要素相同，可以適當地援用圖6A所示的電晶體的製造方法例的說明。
另外，如圖6C及圖6D所示那樣，當形成區域604a(c)及區域604a(d)或區域604b(c)及區域604b(d)時，將摻雜劑從形成有用作閘極的導電層的一側添加到 半導體層，而藉由用作閘極絕緣層的絕緣層以自對準的方式形成區域604a(c)及區域604a(d)和區域604b(c)及區域604b(d)。
例如，可以藉由使用離子摻雜裝置或離子植入裝置來添加摻雜劑。
如參照圖6A至圖7E說明那樣，本實施方式中的電晶體的一個例子包括：用作閘極的導電層；用作閘極絕緣層的絕緣層；隔著用作閘極絕緣層的絕緣層與用作閘極的導電層重疊且形成通道的氧化物半導體層；與氧化物半導體層電連接且用作源極和汲極中的一方的導電層；以及與氧化物半導體層電連接且用作源極和汲極中的另一方的導電層。
另外，較佳的是，在形成氧化物半導體膜之後，進行脫水化處理(脫氫化處理)從氧化物半導體膜去除氫或水分來實現高純度化，以使氧化物半導體膜儘量不包含雜質，並且，進行加氧化處理將因脫水化處理(脫氫化處理)同時減少的氧添加到氧化物半導體，或者，供應過剩的氧以補充氧化物半導體膜的氧缺損。另外，在本說明書等中，有時將對氧化物半導體膜供應氧的處理稱為加氧化處理或過氧化處理。
如上所述，藉由進行脫水化處理(脫氫化處理)以從氧化物半導體膜去除氫或水分，並進行加氧化處理以補充氧化物半導體膜的氧缺損，可以得到在電方面上呈i型(本質)的氧化物半導體膜或無限趨近於i型的氧化物半導 體膜。
上述形成通道的氧化物半導體層是藉由高純度化而成為I型或實質上I型的氧化物半導體層。藉由使氧化物半導體層高純度化，可以將氧化物半導體層的載子濃度設定為低於1×1014/cm3，較佳為低於1×1012/cm3，更佳為低於1×1011/cm3。
另外，如上所述那樣具備藉由充分降低氫濃度而實現了高純度化且藉由供應充分的氧而降低了起因於氧缺損的能隙中的缺陷能階的氧化物半導體層的電晶體可以實現極優良的截止電流特性。例如，可以將室溫(25℃)下的每通道寬度1μm的截止電流設定為10aA/μm(1×10-17A/μm)以下，甚至為1aA/μm(1×10-18A/μm)以下，更甚至為10zA/μm(1×10-20A/μm)以下，更甚至為1zA/μm(1×10-21A/μm)以下，更甚至為100yA/μm(1×10-22A/μm)以下。電晶體的截止電流越低越好，本實施方式的電晶體的截止電流的下限值被估計為10-30A/μm左右。
例如，藉由將包括本實施方式的氧化物半導體層的電晶體應用於上述實施方式中的記憶單元內的電晶體，可以使電晶體的截止狀態下的洩漏電流變得極低，而使資料的保持期間變得極長。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，對上述實施方式中的記憶單元的結構例子進行說明。
本實施方式中的記憶單元由包括形成有通道且含有元素週期表中第14族的半導體(矽等)的半導體層的電晶體和包括形成有通道的氧化物半導體層的電晶體構成。此時，可以將包括形成有通道的氧化物半導體層的電晶體層疊在包括含有元素週期表中第14族的半導體(矽等)的半導體層的電晶體上。例如，將包括含有元素週期表中第14族的半導體(矽等)的半導體層的電晶體應用於圖4中的電晶體271或構成反相器273的電晶體。
圖8示出將包括形成有通道的氧化物半導體層的電晶體層疊在包括含有元素週期表中第14族的半導體(矽等)的半導體層的電晶體上的例子。另外，在圖8中，包括與實際上的尺寸不同的構成要素。
在圖8中，包括含有元素週期表中第14族的半導體(矽等)的半導體層的p通道型電晶體及n通道型電晶體(例如，相當於圖4所示的構成反相器273的電晶體)及包括形成有通道的氧化物半導體層的電晶體(例如，相當於圖4所示的電晶體261)包括：半導體層780；絕緣層784a；絕緣層784b；導電層785a；導電層785b；絕緣層786a；絕緣層786b；絕緣層786c；絕緣層786d；絕緣層788；半導體層753；導電層754a；導電層754b；絕緣層755；導電層756；絕緣層757a；絕緣層757b；絕緣層758；絕緣層759；導電層760a；以及導電層760b。
再者，半導體層780具有區域782a、區域782b、區域782c以及區域782d。另外，半導體層780被絕緣區域781a至絕緣區域781c電分離為各電晶體。
作為半導體層780，例如可以使用半導體基板。另外，也可以將設置在不同基板上的半導體層用作半導體層780。
區域782a及區域782b是彼此分開而設置，且添加有賦予p型導電型的摻雜劑的區域。區域782a及區域782b用作上述p通道型電晶體的源極區或汲極區。例如，區域782a和區域782b也可以分別與另外設置的導電層電連接。
區域782c及區域782d是彼此分開而設置，且添加有賦予n型導電型的摻雜劑的區域。區域782c及區域782d用作上述n通道型電晶體的源極區或汲極區。例如，區域782c和區域782d也可以分別與另外設置的導電層電連接。
另外，也可以在區域782a至區域782d的一部分中設置低濃度區域。此時，低濃度區域的深度也可以小於除此以外的區域782a至區域782d的深度，但是，本發明不侷限於此。
在半導體層780中的被夾在絕緣區域781a和絕緣區域781b之間的區域上設置有絕緣層784a。絕緣層784a用作上述p通道型電晶體的閘極絕緣層。
在半導體層780中的被夾在絕緣區域781b和絕緣區 域781c之間的區域上設置有絕緣層784b。絕緣層784b用作上述n通道型電晶體的閘極絕緣層。
作為絕緣層784a及絕緣層784b，例如可以使用氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿、有機絕緣材料(例如聚醯亞胺或丙烯酸樹脂等)等的材料的層。另外，絕緣層784a及絕緣層784b也可以由可應用於絕緣層784a及絕緣層784b的材料的疊層構成。
導電層785a隔著絕緣層784a與半導體層780重疊。與導電層785a重疊的半導體層780的區域成為上述p通道型電晶體的通道形成區。導電層785a用作上述p通道型電晶體的閘極。
導電層785b隔著絕緣層784b與半導體層780重疊。與導電層785b重疊的半導體層780的區域成為上述n通道型電晶體的通道形成區。導電層785b用作上述n通道型電晶體的閘極。
作為導電層785a及導電層785b，例如，可以使用鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等的金屬材料或以這些材料為主要成分的合金材料的層。另外，導電層785a及導電層785b也可以由可應用於導電層785a及導電層785b的材料的疊層構成。
絕緣層786a設置在絕緣層784a上，並與導電層785a的彼此相對的一對側面中的一方接觸。
絕緣層786b設置在絕緣層784a上，並與導電層785a 的彼此相對的上述一對側面中的一方接觸。
絕緣層786c設置在絕緣層784b上，並與導電層785b的彼此相對的一對側面中的一方接觸。
絕緣層786d設置在絕緣層784b上，並與導電層785b的彼此相對的上述一對側面中的一方接觸。
在絕緣層786a、絕緣層786b、絕緣層786c以及絕緣層786d上設置絕緣層788。
絕緣層786a至絕緣層786d、絕緣層788可使用可應用於絕緣層784a及絕緣層784b的材料中的與作為絕緣層784a及絕緣層784b使用的材料相同或不同的層。另外，絕緣層786a至絕緣層786d、絕緣層788也可以由可應用於絕緣層786a至絕緣層786d、絕緣層788的材料的疊層構成。
半導體層753設置在絕緣層788上。半導體層753包含區域752a及區域752b。區域752a及區域752b是添加有摻雜劑的區域，而用作源極區或汲極區。作為摻雜劑，可以適當地使用可應用於上述實施方式中的包含氧化物半導體層的電晶體的摻雜劑。另外，不一定必須要設置區域752a及區域752b。
例如，作為半導體層753，可以使用可應用於圖6A所示的半導體層603(a)的材料的層。
絕緣層755設置在半導體層753上。另外，絕緣層755用作電晶體的閘極絕緣層。
作為絕緣層755，可以適當地使用可應用於圖6A所 示的絕緣層602(a)的材料的層。另外，絕緣層755也可以由可應用於絕緣層755的材料的疊層構成。
導電層756隔著絕緣層755與半導體層753重疊。導電層756用作電晶體的閘極。
例如，作為導電層756，可以使用可應用於圖6A所示的導電層601(a)的材料的層。另外，導電層756也可以由可應用於導電層756的材料的疊層構成。
絕緣層757a及絕緣層757b與導電層756的側面接觸地設置在絕緣層755上。另外，不一定必須要設置絕緣層757a及絕緣層757b。
導電層754a與半導體層753接觸並電連接。另外，導電層754a與導電層785a電連接。導電層754a用作上述包含氧化物半導體層的電晶體的源極或汲極。
導電層754b與半導體層753接觸並電連接。導電層754b用作上述包含氧化物半導體層的電晶體的源極或汲極。
作為導電層754a及導電層754b，例如，可以使用可應用於圖6A所示的導電層605a(a)及導電層605b(a)的材料的層。另外，導電層754a及導電層754b也可以由可應用於導電層754a及導電層754b的材料的疊層構成。
絕緣層758設置在導電層756、絕緣層757a、絕緣層757b、導電層754a以及導電層754b上。
例如，作為絕緣層758，可以使用可應用於圖6A所示的絕緣層602(a)的材料的層。另外，絕緣層758也可 以由可應用於絕緣層758的材料的疊層構成。絕緣層758用作抑制雜質的侵入的保護層。
絕緣層759設置在絕緣層758上。
例如，作為絕緣層759，可以使用可應用於圖6A所示的絕緣層602(a)的材料的層。另外，絕緣層759也可以由可應用於絕緣層759的材料的疊層構成。
導電層760a藉由設置在絕緣層758及絕緣層759中的開口部與導電層754a電連接。導電層760a用作上述包含氧化物半導體層的電晶體的源極或汲極。
導電層760b藉由設置在絕緣層758及絕緣層759中的開口部與導電層754b電連接。導電層760b用作上述包含氧化物半導體層的電晶體的源極或汲極。
作為導電層760a及導電層760b，例如，可以使用可應用於圖6A所示的導電層605a(a)及導電層605b(a)的材料的層。另外，導電層760a及導電層760b也可以由可應用於導電層760a及導電層760b的材料的疊層構成。
這裏，為了容易理解起見，未圖示電容元件281及電容元件291，但是，電容元件281及電容元件291也可以由構成上述n通道型電晶體、上述p通道型電晶體以及上述包含氧化物半導體層的電晶體的導電層或添加有摻雜劑的半導體層中的任何兩個和被夾在它們之間的任一絕緣層形成。另外，也可以將電容元件281及電容元件291層疊在包含氧化物半導體層的電晶體的上方。
以上所述是圖8所示的記憶單元的結構例子的說明。
如參照圖8所說明那樣，在本實施方式中的記憶單元的結構例子中，藉由層疊使用不同材料的半導體層的電晶體構成記憶單元，可以減小電路面積。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，說明包含一種結晶的氧化物半導體(CAAC-OS：也稱為C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)，該結晶進行c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從廣義來理解，CAAC-OS是指非單晶的包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
CAAC-OS不是單晶，但是也不只由非晶形成。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶之間可以a軸及b軸的方向不同。在本說明書中，當只記載“垂直”時，包括85°以上且95°以下的範圍。另外，當只記載“平行”時，包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。 另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
也可以用氮取代構成CAAC-OS的氧的一部分。此外，構成CAAC-OS的各結晶部分的c軸也可以在一定方向上一致(例如，垂直於形成CAAC-OS的基板面或CAAC-OS的表面等的方向)。或者，構成CAAC-OS的各結晶部分的ab面的法線也可以朝向一定方向(例如，垂直於形成CAAC-OS的基板面或CAAC-OS的表面等的方向)。
CAAC-OS根據其組成等而成為導體、半導體或絕緣體。此外，CAAC-OS根據其組成等而對可見光呈現透明性或不透明性。
作為上述CAAC-OS的例子，也可以舉出一種氧化物，該氧化物被形成為膜狀，在從垂直於膜表面或形成CAAC-OS的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖9A至圖12B詳細說明含在CAAC-OS中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖9A至圖12B中，以上方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖9A至9E中，使用圓圈圍繞的O示出四配位O ，而使用雙重圓圈示出三配位O。
圖9A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖9A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖9A的上一半和下一半分別具有三個四配位O。圖9A所示的小組的電荷為0。
圖9B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖9B的上一半和下一半分別具有一個四配位O。另外，因為In也具有五配位，所以可以採用圖9B所示的結構。圖9B所示的小組的電荷為0。
圖9C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖9C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖9C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖9C所示的小組的電荷為0。
圖9D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖9D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖9D所示的小組的電荷為+1。
圖9E示出包括兩個Zn的小組。在圖9E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖9E 所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖9A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖9B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖9C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位 O接合。此外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖10A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖10B示出由三個中組構成的大組。另外，圖10C示出從c軸方向上觀察圖10B的層結構時的原子排列。
在圖10A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半和下一半分別具有三個四配位O。與此同樣，在圖10A中，以①表示In的上一半和下一半分別具有一個四配位O。此外，與此同樣，在圖10A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖10A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別具有三個四配位O的Sn與上一半和下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半和下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半和下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O和四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位 )、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包括Sn的小組的電荷為+1。因此，為了形成包括Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖9E所示的包括兩個Zn的小組。例如，因為如果對於一個包括Sn的小組有包括兩個Zn的一個小組則電荷被消除，而可以使層結構的總電荷成為0。
明確而言，藉由反復圖10B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，除此之外，當使用如下氧化物時也同樣：四元類金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元類金屬氧化物的In-Ga-Zn-O類氧化物(也寫為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Cc-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；二元類金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧 化物、In-Ga-O類氧化物等。
例如，圖11A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖11A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半和下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半和下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖11B示出由三個中組構成的大組。另外，圖11C示出從c軸方向觀察到圖11B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包括In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖11A所示的中組，還可以採用組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖11B所示的大組來可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO3(ZnO)n(n是自然數)表示。
當n=1(InGaZnO4)時，例如有可能具有圖12A所示的結晶結構。另外，在圖12A所示的結晶結構中，如圖 9B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
此外，當n=2(InGaZn2O5)時，例如有可能具有圖12B所示的結晶結構。另外，在圖12B所示的結晶結構中，如圖9B所示，Ga及In採用五配位，而也可以採用以In取代Ga的結構。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式6
在本實施方式中，說明具備上述實施方式中的高速緩衝記憶體的電子裝置的例子。
以下，參照圖13A至13D說明本實施方式中的電子裝置的結構例。
圖13A所示的電子裝置是可攜式資訊終端的例子。圖13A所示的資訊終端包括外殼1001a以及設置在外殼1001a中的顯示部1002a。
另外，在圖13A中，也可以在外殼1001a的側面1003a設置有用來連接到外部設備的連接端子和用來操作該可攜式資訊終端的按鈕中的一者或兩者。
圖13A所示的可攜式資訊終端在外殼1001a中包括：CPU；儲存電路；在外部設備與CPU及儲存電路之間發送和接收信號的介面；以及在與外部設備之間發送和接收信號的天線。
例如，圖13A所示的可攜式資訊終端用作電話機、電子書閱讀器、個人電腦和遊戲機中的一個或多個。
圖13B所示的電子裝置是折疊可攜式資訊終端的例子。圖13B所示的可攜式資訊終端包括：外殼1001b；設置在外殼1001b中的顯示部1002b；外殼1004；設置在外殼1004中的顯示部1005；以及連接外殼1001b和外殼1004的軸部1006。
另外，在圖13B所示的可攜式資訊終端中，藉由由軸部1006使外殼1001b或外殼1004轉動，可以使外殼1001b重疊於外殼1004上。
另外，在圖13B中，也可以在外殼1001b的側面1003b或外殼1004的側面1007設置有用來連接到外部設備的連接端子和用來操作該可攜式資訊終端的按鈕中的一者或兩者。
顯示部1002b和顯示部1005可顯示一幅影像或不同影像。另外，不一定必須設置顯示部1005，可以設置輸入裝置如鍵盤代替顯示部1005。
圖13B所示的可攜式資訊終端在外殼1001b或外殼1004中包括：CPU；儲存電路；以及在外部設備與CPU及儲存電路之間發送和接收信號的介面。另外，也可以在圖13B所示的可攜式資訊終端中設置在與外部之間發送和接收信號的天線。
例如，圖13B所示的可攜式資訊終端用作電話機、電子書閱讀器、個人電腦和遊戲機中的一個或多個。
圖13C所示的電子裝置是固定式資訊終端(stationary information terminal)的例子。圖13C所示的固定式資訊終端包括外殼1001c以及設置在外殼1001c中的顯示部1002c。
另外，顯示部1002c可設置在外殼1001c中的臺面部分1008上。
此外，圖13C所示的固定式資訊終端在外殼1001c中包括：CPU；儲存電路；以及在外部設備與CPU及儲存電路之間發送和接收信號的介面。另外，也可以在圖13C所示的固定式資訊終端中設置在與外部之間發送和接收信號的天線。
再者，也可以在圖13C所示的固定式資訊終端中的外殼1001c的側面1003c中設置發售票等的出票口、硬幣投入口以及紙幣投入口中的一個或多個。
例如，圖13C中所示的固定資訊終端用作自動取款機、用於預定票券等的資訊通信終端(也稱為多媒體站)或遊戲機。
圖13D是固定式資訊終端的例子。圖13D所示的固定式資訊終端包括外殼1001d以及設置在外殼1001d中的顯示部1002d。另外，也可以設置支撐外殼1001d的支撐台。
另外，在圖13D中，也可以在外殼1001d的側面1003d設置有用來連接到外部設備的連接端子和用來操作該固定式資訊終端的按鈕中的一者或兩者。
此外，圖13D所示的固定式資訊終端也可以在外殼1001d中包括：CPU；儲存電路；以及在外部設備與CPU及儲存電路之間發送和接收信號的介面。另外，也可以在圖13D所示的固定式資訊終端中設置在與外部之間發送和接收信號的天線。
例如，圖13D中所示的固定資訊終端用作數位相框、顯示監視器、或電視機等。
上述實施方式的高速緩衝記憶體與圖13A至13D所示的電子裝置的CPU連接而使用。
如參照圖13A至13D所說明那樣，本實施方式中的電子裝置的一個例子具備上述實施方式中的高速緩衝記憶體。
藉由採用上述結構，實現低耗電量化，並且快取命中率得到提高，從而可以得到對CPU的工作速度進行了改良的電子裝置。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
100‧‧‧高速緩衝記憶體
101‧‧‧控制部
103‧‧‧比較電路
110‧‧‧記憶體組
111‧‧‧記憶體陣列
113‧‧‧線路
115‧‧‧標籤區
117‧‧‧資料區
119‧‧‧驅動電路
150‧‧‧記憶單元
151‧‧‧第一記憶部
153‧‧‧第二記憶部
155‧‧‧資料傳送部
160‧‧‧CPU
161‧‧‧控制部
162‧‧‧運算部
170‧‧‧主記憶體
251‧‧‧第一閘極線
252‧‧‧第二閘極線
253‧‧‧第三閘極線
254‧‧‧第四閘極線
255‧‧‧第一位元線
256‧‧‧第二位元線
261‧‧‧電晶體
262‧‧‧電晶體
263‧‧‧電晶體
265‧‧‧節點
266‧‧‧節點
267‧‧‧節點
268‧‧‧節點
271‧‧‧電晶體
272‧‧‧電晶體
273‧‧‧反相器
274‧‧‧反相器
281‧‧‧電容元件
291‧‧‧電容元件
292‧‧‧反相器
600‧‧‧被元件形成層
601‧‧‧導電層
602‧‧‧絕緣層
603‧‧‧半導體層
604a‧‧‧區域
604b‧‧‧區域
605a‧‧‧導電層
605b‧‧‧導電層
606‧‧‧絕緣層
608‧‧‧導電層
752a‧‧‧區域
752b‧‧‧區域
753‧‧‧半導體層
754a‧‧‧導電層
754b‧‧‧導電層
755‧‧‧絕緣層
756‧‧‧導電層
757a‧‧‧絕緣層
757b‧‧‧絕緣層
758‧‧‧絕緣層
759‧‧‧絕緣層
760a‧‧‧導電層
760b‧‧‧導電層
780‧‧‧半導體層
781a‧‧‧絕緣區域
781b‧‧‧絕緣區域
781c‧‧‧絕緣區域
782a‧‧‧區域
782b‧‧‧區域
782c‧‧‧區域
782d‧‧‧區域
784a‧‧‧絕緣層
784b‧‧‧絕緣層
785a‧‧‧導電層
785b‧‧‧導電層
786a‧‧‧絕緣層
786b‧‧‧絕緣層
786c‧‧‧絕緣層
786d‧‧‧絕緣層
788‧‧‧絕緣層
1001a‧‧‧外殼
1001b‧‧‧外殼
1001c‧‧‧外殼
1001d‧‧‧外殼
1002a‧‧‧顯示部
1002b‧‧‧顯示部
1002c‧‧‧顯示部
1002d‧‧‧顯示部
1003a‧‧‧側面
1003b‧‧‧側面
1003c‧‧‧側面
1003d‧‧‧側面
1004‧‧‧外殼
1005‧‧‧顯示部
1006‧‧‧軸部
1007‧‧‧側面
1008‧‧‧臺面部分
在圖式中：圖1A至1C是說明本發明的一個方式的高速緩衝記憶體的圖；圖2是說明本發明的一個方式的高速緩衝記憶體的連接結構的圖； 圖3是說明本發明的一個方式的高速緩衝記憶體的工作的圖；圖4是說明本發明的一個方式的高速緩衝記憶體的記憶單元的圖；圖5是說明本發明的一個方式的高速緩衝記憶體的記憶單元的工作的圖；圖6A至6D是說明本發明的一個方式的電晶體的圖；圖7A至7E是說明本發明的一個方式的電晶體的製造方法的圖；圖8是說明本發明的一個方式的高速緩衝記憶體的記憶單元的圖；圖9A至圖9E是說明氧化物材料的結晶結構的圖；圖10A至10C是說明氧化物材料的結晶結構的圖；圖11A至11C是說明氧化物材料的結晶結構的圖；圖12A和12B是說明氧化物材料的結晶結構的圖；圖13A至13D是說明本發明的一個方式的電子裝置的圖。
150‧‧‧記憶單元
151‧‧‧第一記憶部
153‧‧‧第二記憶部
155‧‧‧資料傳送部
119‧‧‧驅動電路

Claims (21)

  1. 一種半導體裝置，包括：包括多個記憶單元的記憶體組；與該記憶體組電連接的比較電路；以及與該記憶體組電連接的控制部，其中，該多個記憶單元的每一個包括第一記憶部、第二記憶部以及資料傳送部，該第一記憶部儲存從該控制部輸入的1比特的資料，該第一記憶部將該1比特的資料輸出到該比較電路，該第一記憶部將該1比特的資料輸出到該資料傳送部，該資料傳送部將該1比特的資料傳送到該第二記憶部，並且，該第二記憶部儲存該1比特的資料，並將該1比特的資料傳送到該第一記憶部。
  2. 根據申請專利範圍第1項之半導體裝置，其中該多個記憶單元形成線路。
  3. 一種半導體裝置，包括：包括多個線路的記憶體組，該多個線路的每一個包括多個記憶單元；與該記憶體組電連接的比較電路；以及與該記憶體組電連接的控制部，其中，該記憶體組選擇被該控制部指定的該多個線路中的一個， 該多個記憶單元的每一個包括第一記憶部、第二記憶部以及資料傳送部，該第一記憶部儲存從該控制部輸入的1比特的資料，該第一記憶部將該1比特的資料輸出到該比較電路，該第一記憶部將該1比特的資料輸出到該資料傳送部，該資料傳送部將該1比特的資料傳送到該第二記憶部，並且，該第二記憶部儲存該1比特的資料，並將該1比特的資料傳送到該第一記憶部。
  4. 根據申請專利範圍第1或3項之半導體裝置，其中，該比較電路就包含在該1比特的資料中的第一位址資料與從CPU輸入的第二位址資料是否一致進行檢測，並且，在該第一位址資料與該第二位址資料不一致的情況下，該第二記憶部將該1比特的資料傳送到該第一記憶部，而該記憶體組將該1比特的資料輸出到該比較電路。
  5. 根據申請專利範圍第1或3項之半導體裝置，其中，該第一記憶部與該資料傳送部藉由第一電晶體電連接，該資料傳送部與該第二記憶部藉由第二電晶體電連接，並且，該第二記憶部與該第一記憶部藉由第三電晶體 電連接。
  6. 根據申請專利範圍第5項之半導體裝置，其中，在該第一電晶體處於導通狀態時該第一記憶部向該資料傳送部傳送該1比特的資料，而在該第一電晶體處於截止狀態時該資料傳送部儲存該1比特的資料，在該第二電晶體處於導通狀態時該資料傳送部向該第二記憶部傳送該1比特的資料，而在該第二電晶體處於截止狀態時該第二記憶部儲存該1比特的資料，並且，在該第三電晶體處於導通狀態時該第二記憶部向該第一記憶部傳送該1比特的資料。
  7. 根據申請專利範圍第5項之半導體裝置，其中，該第一記憶部包括彼此連接為環狀的兩個反相器，該資料傳送部包括一對電極中的一方被接地的第一電容元件，該第二記憶部包括一對電極中的一方被接地的第二電容元件，該第一記憶部與該第一電容元件的另一方電極藉由該第一電晶體連接，該第一電容元件的另一方電極與該第二電容元件的另一方電極藉由該第二電晶體彼此連接，並且，該第二電容元件的另一方電極與該第一記憶部藉由反相器及該第三電晶體連接。
  8. 根據申請專利範圍第1或3項之半導體裝置，其中 該比較電路包括多個標籤比較電路和資料比較電路。
  9. 根據申請專利範圍第5項之半導體裝置，其中該第一電晶體和該第二電晶體中的至少一方的每通道寬度1μm的截止狀態下的洩漏電流為1×10-18A以下。
  10. 根據申請專利範圍第5項之半導體裝置，其中該第一電晶體和該第二電晶體中的至少一方包含氧化物半導體。
  11. 一種包括根據申請專利範圍第1或3項之半導體裝置的高速緩衝記憶體。
  12. 一種包括根據申請專利範圍第11項之高速緩衝記憶體的電子裝置。
  13. 一種半導體裝置的驅動方法，該半導體裝置包括包含多個線路的記憶體組、控制部以及比較電路，其中該多個線路的每一個包括多個記憶單元，該多個記憶單元的每一個包括第一記憶部、第二記憶部以及資料傳送部，該方法包括如下步驟：選擇被該控制部指定的該線路中的一個；將從包含在該線路之一中的該多個記憶單元的該第一記憶部輸出的第一資料群輸出到該比較電路；利用該比較電路對包含在該第一資料群中的第一位址資料與從CPU輸入的第二位址資料進行比較；以及就該第一位址資料與該第二位址資料是否一致進行檢測。
  14. 一種半導體裝置的驅動方法，該半導體裝置包括 包含多個線路的記憶體組、控制部以及比較電路，其中該多個線路的每一個包括多個記憶單元，該多個記憶單元的每一個包括第一記憶部、第二記憶部以及資料傳送部，該方法包括如下步驟：選擇被該控制部指定的該線路中的一個；將從包含在該線路之一中的該多個記憶單元的該第一記憶部輸出的第一資料群輸出到該比較電路；利用該比較電路對包含在該第一資料群中的第一位址資料與從CPU輸入的第二位址資料進行比較，以就該第一位址資料與該第二位址資料是否一致進行檢測；在該第一位址資料與該第二位址資料一致的情況下，從該比較電路向該CPU輸出快取命中信號及包含在該第一資料群中的主資料；以及在該第一位址資料與該第二位址資料不一致的情況下，將該第二記憶部的資料輸出到該第一記憶部，並且從該記憶體組向該比較電路輸出從該多個記憶單元中的該第一記憶部輸出的第二資料群。
  15. 根據申請專利範圍第13或14項之半導體裝置的驅動方法，其中，該第一記憶部與該資料傳送部藉由第一電晶體電連接，該資料傳送部與該第二記憶部藉由第二電晶體電連接，並且，該第二記憶部與該第一記憶部藉由第三電晶體 電連接。
  16. 根據申請專利範圍第15項之半導體裝置的驅動方法，其中，在該第一電晶體處於導通狀態時該第一記憶部向該資料傳送部傳送該1比特的資料，而在該第一電晶體處於截止狀態時該資料傳送部儲存該1比特的資料，在該第二電晶體處於導通狀態時該資料傳送部向該第二記憶部傳送該1比特的資料，而在該第二電晶體處於截止狀態時該第二記憶部儲存該1比特的資料，並且，在該第三電晶體處於導通狀態時該第二記憶部向該第一記憶部輸出該1比特的資料。
  17. 根據申請專利範圍第15項之半導體裝置的驅動方法，其中，該第一記憶部包括彼此連接為環狀的兩個反相器，該資料傳送部包括一對電極中的一方被接地的第一電容元件，該第二記憶部包括一對電極中的一方被接地的第二電容元件，該第一記憶部與該第一電容元件的另一方電極藉由該第一電晶體連接，該第一電容元件的另一方電極與該第二電容元件的另一方電極藉由該第二電晶體彼此連接，並且，該第二電容元件的另一方電極與該第一記憶部 藉由反相器及該第三電晶體連接。
  18. 根據申請專利範圍第13或14項之半導體裝置的驅動方法，其中該比較電路包括多個標籤比較電路和資料比較電路。
  19. 根據申請專利範圍第15項之半導體裝置的驅動方法，其中該第一電晶體和該第二電晶體中的至少一方的每通道寬度1μm的截止狀態下的洩漏電流為1×10-18A以下。
  20. 根據申請專利範圍第15項之半導體裝置的驅動方法，其中該第一電晶體和該第二電晶體中的至少一方包含氧化物半導體。
  21. 一種包括根據申請專利範圍第13或14項之半導體裝置的高速緩衝記憶體。
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