JPH08263370A - キャッシュメモリシステム - Google Patents

キャッシュメモリシステム

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JPH08263370A
JPH08263370A JP7067968A JP6796895A JPH08263370A JP H08263370 A JPH08263370 A JP H08263370A JP 7067968 A JP7067968 A JP 7067968A JP 6796895 A JP6796895 A JP 6796895A JP H08263370 A JPH08263370 A JP H08263370A
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Tsukasa Shiratori
司 白鳥
Atsushi Kawasumi
篤 川澄
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】 【目的】 低消費電力のキャッシュメモリシステムを提
供することを目的とする。 【構成】 消費電力の抑えられたキャッシュメモリシス
テムが示されている。このキャッシュメモリシステム
は、アクセスすべきデータのタグアドレスとインデック
スアドレスを保持するアドレスレジスタと、前記インデ
ックスアドレスに対応するデータを格納する複数のデー
タメモリと、前記複数のデータメモリと１対１に対応し
て設けられ、前記インデックスアドレスに対応して前記
アドレスレジスタ内のデータのタグアドレスを格納する
複数のタグメモリと、前記インデックスアドレスに基づ
いて前記タグメモリが出力するアドレスと前記アドレス
レジスタのタグアドレスを比較してヒット又はミスを決
める複数のタグ比較器と、夫々のインデックスアドレス
について最も最近ヒットしたデータメモリを示す情報を
保持した参照頻度情報レジスタとを備えており、前記参
照頻度情報レジスタからの情報に基づいて、最も最近ヒ
ットしたタグメモリからのみアドレスの出力を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、セットアソシアティ
ブ方式によるキャッシュメモリシステムに関する。
【０００２】
【従来の技術】キャッシュメモリの格納ブロックのマッ
ピング方式として、現在最もよく使われている方式とし
て、セットアソシアティブ方式がある。
【０００３】従来、格納ブロックのマッピングをｎウェ
イセットアソシアティブ方式で行うキャッシュメモリに
おいては、キャッシュ中に目的のブロックが存在するか
否かを参照する場合、参照アドレスの一部であるインデ
ックスアドレスにより格納されたブロックを参照する。
ｎウェイセットアソシアティブ方式ではこのブロックを
ｎウェイの数だけ同一のインデックスアドレスで参照さ
れる格納箇所（セット）に対して持っているため参照時
にはｎウェイの数のタグアドレスを同時に読み出し参照
アドレスのタグアドレスと比較してキャッシュ中に存在
するか否か（ヒット／ミス）を判定している。そのよう
な構成をもメモリの例を図８に示す。この例では２ウェ
イセットアソシアティブ方式で制御されるキャッシュメ
モリを示す。
【０００４】即ち、このキャッシュメモリシステムは、
タグアドレスとインデックスアドレスを保持するアドレ
スレジスタ１０１と、２つのタグメモリ１０３ー０、１
０３ー１と、このタグメモリのそれぞれに対応して設け
られた２つのデータメモリ１０５ー０、１０５ー１と、
夫々のウェイ同士の比較で最近の使用状況を示すＬＲＵ
ビットを保持するＬＲＵビットレジスタ１０７と、夫々
のタグメモリに設けられ、アドレスレジスタ１０１から
のタグアドレスと夫々のタグメモリからのタグアドレス
とのヒット／ミスを判定する２つのタグ比較器１０９ー
０、１０９ー１と、このタグ比較器１０９ー０、１０９
ー１からのヒット／ミス信号とＬＲＵビットの情報から
メモリアクセスに必要な制御信号を出力するヒット制御
回路１１１と、キャッシュヒットの場合、このヒット制
御回路１１１からの信号を受け、データメモリ１０５ー
０、１０５ー１のどちらかのデータを選択して出力する
ウェイセレクタ１１３からなっている。
【０００５】
【発明が解決しようとする課題】以上のような構成を持
つｎウェイセットアソシアティブ方式のキャッシュメモ
リでは参照の手順においてタグメモリ１０３ー０、１０
３ー１のウェイ０，１を同時に読み出しアドレスレジス
タ１０１のタグアドレスと比較しタグ比較器１０９ー
０、１０９ー１で比較を行い合っているか否かを検出
し、合っていれば合っているウェイと対になるデータメ
モリを読み出す。これら一連の流れを図９に示す。ここ
でタグメモリの読み出し、ヒットチェックに着目すると
同時に読み出されるウェイ０と１は参照タグアドレスに
対して少なくともどちらかが必ずミスすることとなるた
め毎回のアクセスごとに少なくとも１ウェイ分のタグメ
モリ読み出し動作、比較動作分の無駄な電力消費が行わ
れる結果となる。
【０００６】本発明の目的は、消費電力の小さいキャッ
シュメモリシステムを提供することである。
【０００７】
【課題を解決するための手段】前記目的を達成する為
に、本発明によるキャッシュメモリシステムは、アクセ
スすべきデータのタグアドレスとインデックスアドレス
を保持するアドレスレジスタと、前記インデックスアド
レスに対応するデータを格納する複数のデータメモリ
と、前記複数のデータメモリと１対１に対応して設けら
れ、前記インデックスアドレスに対応して前記アドレス
レジスタ内のデータのタグアドレスを格納する複数のタ
グメモリと、前記インデックスアドレスに基づいて前記
タグメモリが出力するアドレスと前記アドレスレジスタ
のタグアドレスを比較してヒット又はミスを決める複数
のタグ比較器と、夫々のインデックスアドレスについて
最も最近ヒットしたデータメモリを示す情報を保持した
参照頻度情報レジスタとを備え、前記参照頻度情報レジ
スタからの情報に基づいて、最も最近ヒットしたタグメ
モリからのみアドレスの出力を行うことを特徴とする。
【０００８】
【作用】すなわち、本発明では図９に示される従来のｎ
ウェイセットアソシアティブ方式のキャッシュメモリの
参照時に起こるミスアクセス（図中ではウェイ１のタグ
アクセス）を極力減らすことが出来る。その為、以前の
参照頻度情報を用いて参照ウェイを限定して参照が行わ
れる。ここで言う参照頻度情報とはｎウェイを含むセッ
トに対しての参照で最も最近参照（ヒット）したウェイ
を示すものでこのウェイに対してはプログラムの時間的
局所参照性により再度参照される可能性が高いことから
この情報により読み出すウェイを限定しても高い確率で
ヒットすることが期待できる。もちろん、この情報によ
る限定参照でミスした場合は次に残りのウェイに対して
参照を行うためｎウェイセットアソシアティブ方式の利
点は生かされる。
【０００９】
【実施例】図１及び図２を参照して、本発明の好適な実
施例による制御方式を説明する。図１は、本発明の第１
の実施例による制御方式を用いたセットアソシアティブ
方式のキャッシュメモリシステムを示すブロックダイア
グラムである。又、図２は、この方式による、キャッシ
ングのタイミングを説明するタイミングチャートであ
る。
【００１０】このキャッシュメモリシステムは、タグア
ドレスとインデックスアドレスを保持するアドレスレジ
スタ１と、２つのタグメモリ３ー０、３ー１と、このタ
グメモリのそれぞれに対応して設けられた２つのデータ
メモリ５ー０、５ー１と、夫々のウェイ同士の比較で最
近の使用状況を示すＬＲＵビットを保持するＬＲＵビッ
トレジスタ７と、夫々のタグメモリに設けられ、アドレ
スレジスタ１からのタグアドレスと夫々のタグメモリか
らのタグアドレスとのヒット／ミスを判定する２つのタ
グ比較器９ー０、９ー１と、このタグ比較器９ー０、９
ー１からのヒット／ミス信号とＬＲＵビットの情報から
メモリアクセスに必要な制御信号を出力するヒット制御
回路１と、キャッシュヒットの場合、このヒット制御回
路１からの信号を受け、データメモリ５ー０、５ー１の
どちらかのデータを選択して出力するウェイセレクタ１
３を備えている。
【００１１】又、従来の方法とは異なり、タグメモリへ
の最初のアクセス（参照）は、何れか一方のみにたいし
て行われる。この制御を行うために、タグメモリ３ー
０、３ー１とタグ比較器９ー０、９ー１には、ＬＲＵビ
ットレジスタ７に接続されたアクセス制御回路１５が設
けられている。このアクセス制御回路１５は、ＬＲＵビ
ットレジスタ７から参照頻度情報を得て、より最近ヒッ
トしたウェイに対してのみ参照を行う。参照は、主にタ
グメモリ３ー０、３ー１のセンスアンプＳ／Ａとタグ比
較器９ー０、９ー１を動作させることによって行われ
る。
【００１２】図２に本発明の２ウェイセットアソシアテ
ィブ方式のキャッシュメモリの参照動作を示す。まず、
参照アドレスを受け付けたキャッシュメモリはそのアド
レスをインデックスアドレスとタグアドレスに分けて、
インデックスアドレスによりウェイ０，１を一組とする
セットに対してアクセスする。そこでまず参照頻度情報
であるＬＲＵビットレジスタ７に対してアクセスを行
う。この例で示すＬＲＵビットとは、ｎウェイセットア
ソシアティブ方式のキャッシュメモリで広く使われるミ
ス時の置換アルゴリズムにおいて参照頻度を示す情報で
あり、この情報により置換（キャッシュから削除する）
ウェイが決定される。本発明の参照頻度を決定する情報
としてこの情報を利用できる。この情報は参照頻度が低
いウェイを指し示しているため２ウェイセットアソシア
ティブ方式の場合はこの情報の示すウェイとは別のウェ
イが参照頻度が高いこととなる。そこでＬＲＵ情報を読
み出しこの情報に基づき参照するウェイを決定し参照を
行う。
【００１３】図２の上側の例ではウェイ０に限定してア
クセスを行い参照に成功（ヒット）して、それに対応す
るウェイ０のデータメモリに対してアクセスを行ってい
る。この結果、参照時には一つのウェイに対してしか参
照していない。よって、図８、図９に示す従来例に比べ
てウェイ１個分のアクセスについて低消費化出来ること
が分る。
【００１４】図２の下側の例は参照情報であるＬＲＵメ
モリの情報に基づき参照を行ったが失敗（ミス）した場
合を示している。すなわち、ＬＲＵ情報によりウェイ０
を限定参照したがミスとなった、そこで次にＬＲＵ情報
とは別の（参照されなかった）ウェイにアクセスする、
その結果参照に成功（ヒット）している。よってこのよ
うに制御することで低消費化とｎウェイセットアソシア
ティブ方式の利点を両立させることが可能となる。
【００１５】このような方法によって、図１に示された
本発明によるキャッシュメモリシステムでは、タグメモ
リのアクセスに消費される電力（多くはセンスアンプＳ
／Ａで消費される）は、図８に示された従来例によるキ
ャッシュメモリシステムに比較して、半分近くにまで削
減できる。この効果は、ウェイの数が増加するにしたが
って、顕著となる。
【００１６】例えば、図３のような３個以上のウェイを
持つｎウェイセットアソシアティブ方式によるキャッシ
ュメモリシステムを考える。このキャッシュメモリシス
テムは、タグアドレスとインデックスアドレスを保持す
るアドレスレジスタ２１と、（ｎ＋１）個のタグメモリ
２３ー０〜２３ーｎと、このタグメモリのそれぞれに対
応して設けられた（ｎ＋１）個のデータメモリ２５ー０
〜２５ーｎと、夫々のウェイ同士の比較で最近の使用状
況を示すＬＲＵビットを保持するＬＲＵビットレジスタ
２７と、夫々のタグメモリに設けられ、アドレスレジス
タ２１からのタグアドレスと夫々のタグメモリからのタ
グアドレスとのヒット／ミスを判定する（ｎ＋１）個の
タグ比較器２９ー０〜２９ーｎと、このタグ比較器２９
ー０〜２９ーｎからのヒット／ミス信号とＬＲＵビット
の情報からメモリアクセスに必要な制御信号を出力する
ヒット制御回路３１と、キャッシュヒットの場合、この
ヒット制御回路３１からの信号を受け、データメモリ２
５ー０〜２５ーｎのどちらかのデータを選択して出力す
るウェイセレクタ３３を備えている。
【００１７】このようなｎウェイセットアソシアティブ
方式によるキャッシュメモリシステムによれば、タグメ
モリに対する参照は、常に（ｎ＋１）個のウェイ全てに
対して行われる。もちろん、その中でヒットするのは１
つだけであるが、電力はそのヒットするウェイで消費さ
れる量の（ｎ＋１）倍の量が消費されてしまう。すなわ
ち、図４に示したように、１つのウェイのみがヒットす
るが、残りのｎー０個のウェイはミスするのにも拘わら
ずそこで電力が無駄に消費される。このような場合、本
発明が極めて有効である。
【００１８】図５及び図６を参照して、３個以上のウェ
イを持つｎウェイセットアソシアティブ方式によるキャ
ッシュメモリシステムに対して、本発明を適用した第２
の実施例を説明する。図５は、この第２の実施例による
制御方式を用いたセットアソシアティブ方式のキャッシ
ュメモリシステムを示すブロックダイアグラムである。
又、図６は、この方式によるキャッシングのタイミング
を説明するタイミングチャートである。
【００１９】このキャッシュメモリシステムは、タグア
ドレスとインデックスアドレスを保持するアドレスレジ
スタ４１と、（ｎ＋１）個のタグメモリ４３ー０〜４３
ーｎと、このタグメモリのそれぞれに対応して設けられ
た（ｎ＋１）個のデータメモリ４５ー０〜４５ーｎと、
夫々のウェイ同士の比較で最近の使用状況を示すＬＲＵ
ビットを保持するＬＲＵビットレジスタ４７と、夫々の
タグメモリに設けられ、アドレスレジスタ４１からのタ
グアドレスと夫々のタグメモリからのタグアドレスとの
ヒット／ミスを判定する（ｎ＋１）個のタグ比較器４９
ー０〜４９ーｎと、このタグ比較器４９ー０〜４９ーｎ
からのヒット／ミス信号とＬＲＵビットの情報からメモ
リアクセスに必要な制御信号を出力するヒット制御回路
５１と、キャッシュヒットの場合、このヒット制御回路
５１からの信号を受け、データメモリ４５ー０〜４５ー
ｎのどちらかのデータを選択して出力するウェイセレク
タ５３を備えている。
【００２０】ここで、従来の方法とは異なり、タグメモ
リへの最初のアクセス（参照）は、（ｎ＋１）個のウェ
イの内１つのみに対して行われる。この制御を行うため
に、タグメモリ４５ー０〜４５ーｎとタグ比較器４９ー
０〜４９ーｎには、ＭＲＵビットレジスタ５７に接続さ
れたアクセス制御回路５５が設けられている。
【００２１】この実施例では、参照頻度情報をＬＲＵビ
ットレジスタ４７ではなく、ＭＲＵビットレジスタ５７
から得ている。この理由は、ＬＲＵビットレジスタは、
ウェイの中から破棄するウェイを１つ選択する目的で設
けられているが、本発明では最も最近ヒットしたウェイ
を１つ選択するのが目的であり、３ウェイ以上の場合必
ずしも適切ではないためである。ＭＲＵビットレジスタ
５７は、キャッシュヒットがあれば、該当するウェイを
示すＭＲＵ（Most Recently Used）ビットを立てる。こ
のＭＲＵビットレジスタ５７は、新たなキャッシュヒッ
ト毎に更新される。従って、このアクセス制御回路５５
は、ＭＲＵビットレジスタ５７から参照頻度情報を得
て、最も最近ヒットしたウェイに対してのみ参照を行う
ことができる。
【００２２】すなわち、図６の上側に示すように、ウェ
イ０が最も最近ヒットしたウェイであれば、そこに対し
てのみ参照が行われ、ヒットすれば対応するデータメモ
リ４５ー０のデータが選択される。この場合、図３で示
した従来例と比較すると、タグメモリのアクセスに消費
される電力は約１／（ｎ＋１）となる。
【００２３】通常のキャッシュメモリの使用方法では、
最初のアクセスでヒットする場合が多いが、ミスの場合
は次のような制御方法が取られる。すなわち、図６の下
側に示すように、ウェイ０以外の全てのウェイに対して
同時に参照が行われのである。そして、ヒットすれば対
応するデータメモリのデータが選択される。これは、最
も最近ヒットしたウェイでミスした場合、別のウェイで
もミスが繰り返されることを避けるためである。
【００２４】次に、第１の実施例と同様に、２ウェイセ
ットアソシアティブ方式によるキャッシュメモリシステ
ムに対して本発明を適用した別の例を示す。図７は、本
発明の第３の実施例による制御方式を用いたセットアソ
シアティブ方式のキャッシュメモリシステムを示すブロ
ックダイアグラムである。
【００２５】図７と図１を比較すれば分かるように、こ
のキャッシュメモリシステムは、本発明の第１の実施例
による制御方式を用いたセットアソシアティブ方式のキ
ャッシュメモリシステムとほとんど同じである。しか
し、ここでは、アクセス制御回路６５が、参照モード制
御信号ＭＯＤＥを受けるところが違っている。参照モー
ド制御信号ＭＯＤＥは、本発明によるキャッシュメモリ
の参照方式を用いるモードか、全てのウェイにたいして
参照する従来の方式を用いるモードかをしめす信号であ
る。
【００２６】参照モード制御信号ＭＯＤＥがアクティブ
であれば、このキャッシュメモリシステムは、第１の実
施例のように、省電力に優れた動作を行う。もし、参照
モード制御信号ＭＯＤＥがアクティブでなければ、この
キャッシュメモリシステムは、従来と同様に全てのウェ
イに対して１度に参照を行い、電力消費量は多いもの
の、高速な動作が可能となる。ユーザーは使用状況に応
じて、適宜２つのモードを使い分けることが出来る。
【００２７】
【発明の効果】即ち、本発明によれば、低消費電力のキ
ャッシュメモリシステムが実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による制御方式を用いた
セットアソシアティブ方式のキャッシュメモリシステム
を示すブロックダイアグラムである。
【図２】本発明の第１の実施例による制御方式を用いた
セットアソシアティブ方式のキャッシュメモリシステム
による、キャッシングのタイミングを説明するタイミン
グチャートである。
【図３】従来のｎウェイセットアソシアティブ方式によ
るキャッシュメモリシステムである。
【図４】従来のｎウェイセットアソシアティブ方式によ
るキャッシュメモリシステムによる、キャッシングのタ
イミングを説明するタイミングチャートである。
【図５】本発明の第２の実施例による制御方式を用いた
セットアソシアティブ方式のキャッシュメモリシステム
を示すブロックダイアグラムである。
【図６】本発明の第２の実施例による制御方式を用いた
セットアソシアティブ方式のキャッシュメモリシステム
による、キャッシングのタイミングを説明するタイミン
グチャートである。
【図７】本発明の第３の実施例による制御方式を用いた
セットアソシアティブ方式のキャッシュメモリシステム
を示すブロックダイアグラムである。
【図８】従来の制御方式を用いたセットアソシアティブ
方式のキャッシュメモリシステムを示すブロックダイア
グラムである。
【図９】従来の制御方式を用いたセットアソシアティブ
方式のキャッシュメモリシステムによる、キャッシング
のタイミングを説明するタイミングチャートである。
【符号の説明】
１、２１、４１、１０１ アドレスレジスタ ３ーｎ、２３ーｎ、４３ーｎ、１０３ーｎ タグメモリ ５ーｎ、２５ーｎ、４５ーｎ、１０５ーｎ データメモ
リ ７、２７、４７、１０７ ＬＲＵビットレジスタ ９ーｎ、２９ーｎ、４９ーｎ、１０９ーｎ タグ比較器 １１、３１、５１、１１１ ヒット制御回路 １３、３３、５３、１１３ ウェイセレクタ １５、３５、５５ アクセス制御回路 ５７ ＭＲＵビットレジスタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 アクセスすべきデータのタグアドレスと
    インデックスアドレスを保持するアドレスレジスタと、
    前記インデックスアドレスに対応するデータを格納する
    複数のデータメモリと、前記複数のデータメモリと１対
    １に対応して設けられ、前記インデックスアドレスに対
    応して前記アドレスレジスタ内のデータのタグアドレス
    を格納する複数のタグメモリと、前記インデックスアド
    レスに基づいて前記タグメモリが出力するアドレスと前
    記アドレスレジスタのタグアドレスを比較してヒット又
    はミスを決める複数のタグ比較器と、夫々のインデック
    スアドレスについて最も最近ヒットしたデータメモリを
    示す情報を保持した参照頻度情報レジスタと、前記参照
    頻度情報レジスタからの情報に基づいて、最も最近ヒッ
    トしたタグメモリに対してのみアクセスを行うアクセス
    制御回路を備えたことを特徴とするキャッシュメモリシ
    ステム。
  2. 【請求項２】 前記参照頻度情報レジスタは、データメ
    モリの更新の時に破棄するデータを決定するのに用いら
    れるＬＲＵビットレジスタであることを特徴とする請求
    項１に記載のキャッシュメモリシステム。
  3. 【請求項３】 前記参照頻度情報レジスタは、最も最近
    ヒットしたタグメモリを示すＭＲＵビットレジスタであ
    ることを特徴とする請求項１に記載のキャッシュメモリ
    システム。
  4. 【請求項４】 前記アクセス制御回路は、制御信号によ
    って前記タグメモリの全てに対して同時にアクセスを行
    うモードに切り替わることを特徴とする請求項３に記載
    のキャッシュメモリシステム。
  5. 【請求項５】 キャッシュされているデータを保持する
    複数のデータメモリと、この複数のデータメモリに対応
    して設けられ前記データのタグアドレスを格納する複数
    のタグメモリと、データメモリ及びタグメモリに対応し
    て設けられ、アクセスすべきデータのタグアドレスと前
    記タグメモリの内容を比較し、ヒット又はミスを決める
    複数のタグ比較器と、最も最近ヒットしたタグメモリを
    示す情報を保持した参照頻度情報レジスタとからなるキ
    ャッシュメモリシステム。
  6. 【請求項６】 アクセスすべきデータのタグアドレスと
    インデックスアドレスを保持するアドレスレジスタと、
    前記インデックスアドレスに対応するデータを格納する
    複数のデータメモリと、前記複数のデータメモリと１対
    １に対応して設けられ、前記インデックスアドレスに対
    応して前記アドレスレジスタ内のデータのタグアドレス
    を格納する複数のタグメモリと、前記インデックスアド
    レスに基づいて前記タグメモリが出力するアドレスと前
    記アドレスレジスタのタグアドレスを比較してヒット又
    はミスを決める複数のタグ比較器と、前記タグ比較器で
    の比較結果に応じて、前記データメモリへのアクセスを
    行うアクセス制御回路を備え、前記タグ比較器には、夫
    々のインデックスアドレスについて最も最近ヒットした
    データメモリを示す情報を保持した参照頻度情報レジス
    タが設けられ、最も最近ヒットしたタグメモリに対して
    のみアクセスを行うことを特徴とするキャッシュメモリ
    システム。
JP7067968A 1995-03-27 1995-03-27 キャッシュメモリシステム Pending JPH08263370A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7067968A JPH08263370A (ja) 1995-03-27 1995-03-27 キャッシュメモリシステム
US08/618,777 US5845309A (en) 1995-03-27 1996-03-20 Cache memory system with reduced tag memory power consumption

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