JP5919096B2 - キャッシュメモリ - Google Patents
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Description
本実施の形態では、本発明の一態様のキャッシュメモリの構成と、その駆動方法について図1乃至図3を用いて説明する。
図1(A)は、本実施の形態で例示するキャッシュメモリの構成を示すブロック図である。キャッシュメモリ100は、1または複数のメモリセット110と、制御部101と、比較回路103と、を有する。各メモリセット110は比較回路103及び制御部101と電気的に接続し、また比較回路103及び制御部101はお互いに電気的に接続している。
ここで、本発明の一態様のキャッシュメモリ100は、少なくとも演算部と、制御部を有するCPUに接続することができる。図2は、キャッシュメモリ100が接続され、制御部161及び演算部162を有するCPU160の構成を示すブロック図である。
続いて、キャッシュメモリ100の動作例について図3を参照して説明する。図3は、キャッシュメモリ100の動作の一例に係るフローチャートである。
本実施の形態では、実施の形態1で例示したメモリセル150の具体的な構成例と、その動作について、図4及び図5を用いて説明する。
図4に、本実施の形態で例示するメモリセル150の構成例を示す。メモリセル150は、トランジスタ261、トランジスタ262、トランジスタ263、トランジスタ271、トランジスタ272、インバータ273、インバータ274、容量素子281、容量素子291、及びインバータ292を有する。またメモリセル150には、第1ゲート線251、第2ゲート線252、第3ゲート線253、第4ゲート線254、第1ビット線255、及び第2ビット線256が接続されている。
以下では、本実施の形態で例示するメモリセル150の回路動作の一例について、図5を用いて説明する。図5は、メモリセル150の回路動作に係るタイミングチャートである。
本実施の形態では、本発明の一態様のキャッシュメモリに適用可能な酸化物半導体層を含むトランジスタの例について説明する。
本実施の形態では、上記実施の形態におけるメモリセルの構造例について説明する。
本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転した)結晶を含む酸化物半導体(CAAC−OS:C Axis Aligned Crystalline Oxide Semiconductorともいう。)について説明する。
本実施の形態では、上記実施の形態におけるキャッシュメモリを備えた電子機器の例について説明する。
101 制御部
103 比較回路
110 メモリセット
111 メモリアレイ
113 ライン
115 タグフィールド
117 データフィールド
119 駆動回路
150 メモリセル
151 第1格納部
153 第2格納部
155 データ転送部
160 CPU
161 制御部
162 演算部
170 メインメモリ
251 第1ゲート線
252 第2ゲート線
253 第3ゲート線
254 第4ゲート線
255 第1ビット線
256 第2ビット線
261 トランジスタ
262 トランジスタ
263 トランジスタ
265 ノード
266 ノード
267 ノード
268 ノード
271 トランジスタ
272 トランジスタ
273 インバータ
274 インバータ
281 容量素子
291 容量素子
292 インバータ
600 被素子形成層
601 導電層
602 絶縁層
603 半導体層
604a 領域
604b 領域
605a 導電層
605b 導電層
606 絶縁層
608 導電層
752a 領域
752b 領域
753 半導体層
754a 導電層
754b 導電層
755 絶縁層
756 導電層
757a 絶縁層
757b 絶縁層
758 絶縁層
759 絶縁層
760a 導電層
760b 導電層
780 半導体層
781a 絶縁領域
781b 絶縁領域
781c 絶縁領域
782a 領域
782b 領域
782c 領域
782d 領域
784a 絶縁層
784b 絶縁層
785a 導電層
785b 導電層
786a 絶縁層
786b 絶縁層
786c 絶縁層
786d 絶縁層
788 絶縁層
1001a 筐体
1001b 筐体
1001c 筐体
1001d 筐体
1002a 表示部
1002b 表示部
1002c 表示部
1002d 表示部
1003a 側面
1003b 側面
1003c 側面
1003d 側面
1004 筐体
1005 表示部
1006 軸部
1007 側面
1008 甲板部
Claims (5)
- 複数のメモリセルから構成されるラインを複数有するメモリセットと、前記メモリセットと対に設けられた比較回路と、制御部と、を有し、
前記メモリセルのそれぞれは、第1格納部と、第2格納部と、データ転送部と、を有し、
前記第1格納部は、前記制御部から入力される1ビットのデータを格納可能で、且つ、格納された1ビットのデータを前記比較回路に出力可能で、且つ、格納された1ビットのデータを前記データ転送部に転送可能で、
前記データ転送部は、前記第1格納部から転送された1ビットのデータを格納可能で、且つ、格納された1ビットのデータを前記第2格納部に転送可能で、
前記第2格納部は、前記データ転送部から転送された1ビットのデータを格納可能で、且つ、格納された1ビットのデータを前記第1格納部に転送可能で、
前記メモリセットは、前記制御部によって指定される前記ラインのいずれか1つを選択し、当該ラインを構成する前記メモリセルの前記第1格納部のそれぞれに前記制御部から入力される1ビットのデータを格納可能で、
且つ、前記メモリセットは、前記制御部によって指定される前記ラインのいずれか1つを選択し、当該ラインを構成する前記メモリセルの前記第1格納部のそれぞれから出力されるデータ群を前記比較回路に出力可能で、
前記比較回路は、前記メモリセットから出力された前記データ群に含まれるアドレスデータと、CPUから入力されたアドレスデータとが一致するか否かを比較し、
一致しない場合において、前記データ群を出力した前記ラインを構成する前記メモリセルのそれぞれは、前記第2格納部に格納された1ビットのデータを前記第1格納部に転送すると共に、前記メモリセットはデータの転送が行われた前記メモリセルの前記第1格納部のそれぞれから出力されるデータ群を前記比較回路に出力する、キャッシュメモリ。 - 請求項1に記載のキャッシュメモリにおいて、
前記第1格納部と前記データ転送部とは、第1トランジスタを介して接続され、
前記データ転送部と前記第2格納部とは、第2トランジスタを介して接続され、
前記第2格納部と前記第1格納部とは、第3トランジスタを介して接続され、
前記第1トランジスタが、オン状態のときに前記第1格納部から前記データ転送部へ1ビットのデータが転送され、オフ状態のときに前記データ転送部は当該データを保持し、
前記第2トランジスタが、オン状態のときに前記データ転送部から前記第2格納部へ1ビットのデータが転送され、オフ状態のときに前記第2格納部は当該データを保持し、
前記第3トランジスタが、オン状態のときに前記第2格納部から前記第1格納部へ1ビットのデータが転送される、キャッシュメモリ。 - 請求項1に記載のキャッシュメモリにおいて、
前記第1格納部は、2つのインバータが環状に接続されたインバータループを有し、
前記データ転送部は、一方の電極が接地された第1容量素子を有し、
前記第2格納部は、一方の電極が接地された第2容量素子を有し、
前記第1格納部と前記データ転送部とは、前記インバータループの一方のノードと、前記第1容量素子の他方の電極との間に、直列に接続される第1トランジスタを介して接続され、
前記データ転送部と前記第2格納部とは、前記第1容量素子の他方の電極と、前記第2容量素子の他方の電極との間に、直列に接続される第2トランジスタを介して接続され、
前記第2格納部と前記第1格納部とは、前記第2容量素子の他方の電極と、前記インバータループの他方のノードとの間に、直列に接続されるインバータと第3トランジスタを介して接続され、
前記第1トランジスタが、オン状態のときに前記第1格納部から前記データ転送部へ1ビットのデータが転送され、オフ状態のときに前記データ転送部は当該データを保持し、
前記第2トランジスタが、オン状態のときに前記データ転送部から前記第2格納部へ1ビットのデータが転送され、オフ状態のときに前記第2格納部は当該データを保持し、
前記第3トランジスタが、オン状態のときに前記第2格納部から前記第1格納部へ1ビットのデータが転送される、キャッシュメモリ。 - 請求項3に記載のキャッシュメモリにおいて、
前記第1トランジスタ及び前記第2トランジスタは、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−18A以下である、キャッシュメモリ。 - 請求項3又は請求項4に記載のキャッシュメモリにおいて、
前記第1トランジスタ及び前記第2トランジスタは、チャネルが形成される半導体層に酸化物半導体を含んで構成される、キャッシュメモリ。
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