JP3522140B2 - Ｗａｙ別ｈｉｔ／ｍｉｓｓカウンタおよびそのカウント方法 - Google Patents
Ｗａｙ別ｈｉｔ／ｍｉｓｓカウンタおよびそのカウント方法Info
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- JP3522140B2 JP3522140B2 JP01734599A JP1734599A JP3522140B2 JP 3522140 B2 JP3522140 B2 JP 3522140B2 JP 01734599 A JP01734599 A JP 01734599A JP 1734599 A JP1734599 A JP 1734599A JP 3522140 B2 JP3522140 B2 JP 3522140B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のＷＡＹから
構成されるキャッシュメモリにおいて、その使用および
動作効率を測定するＷＡＹ別ＨＩＴ/ＭＩＳＳカウンタ
およびそのカウント方法に関する。
構成されるキャッシュメモリにおいて、その使用および
動作効率を測定するＷＡＹ別ＨＩＴ/ＭＩＳＳカウンタ
およびそのカウント方法に関する。
【０００２】
【従来の技術】近年プログラムの高速化により大容量で
かつ高速なアクセスが可能であるキャッシュメモリを搭
載したプロセッサが数多く開発されている。各プロセッ
サにおけるキャッシュメモリの容量、方式は、そのプロ
セッサのハ−ドウェア的な制限および使用目的によって
決まってくる。特に使用目的に関しては、そのプロセッ
サにおいてどのようなプログラム（計算）を実行するの
かでプロセッサの性能は大きく変わってくる。例えば、
プログラムの内容によりキャッシュメモリの使用方法が
全く異なってしまい、せっかく大容量のキャッシュメモ
リを搭載しても効率よく使用できない場合が出てくる。
かつ高速なアクセスが可能であるキャッシュメモリを搭
載したプロセッサが数多く開発されている。各プロセッ
サにおけるキャッシュメモリの容量、方式は、そのプロ
セッサのハ−ドウェア的な制限および使用目的によって
決まってくる。特に使用目的に関しては、そのプロセッ
サにおいてどのようなプログラム（計算）を実行するの
かでプロセッサの性能は大きく変わってくる。例えば、
プログラムの内容によりキャッシュメモリの使用方法が
全く異なってしまい、せっかく大容量のキャッシュメモ
リを搭載しても効率よく使用できない場合が出てくる。
【０００３】
【発明が解決しようとうする課題】上述した従来の技術
の問題点を解決するには、プログラムの変更を行うか、
プロセッサのキャッシュメモリの構成を変更する必要が
ある。ただし、これらのことをあらかじめ考慮して変
更、設計するには、実行するプログラムをあらかじめソ
フトウェアツールによりシミュレートするか、または現
状のプロセッサ上で実行させて、その結果により類推す
る必要がある。シミュレートする場合、綿密かつ詳細な
データを収集することは可能であるが、非常に時間がか
かり大量のデータの収集はできないとう問題点があっ
た。
の問題点を解決するには、プログラムの変更を行うか、
プロセッサのキャッシュメモリの構成を変更する必要が
ある。ただし、これらのことをあらかじめ考慮して変
更、設計するには、実行するプログラムをあらかじめソ
フトウェアツールによりシミュレートするか、または現
状のプロセッサ上で実行させて、その結果により類推す
る必要がある。シミュレートする場合、綿密かつ詳細な
データを収集することは可能であるが、非常に時間がか
かり大量のデータの収集はできないとう問題点があっ
た。
【０００４】一方、現状のプロセッサ上で実行させる場
合、そのプロセッサのキャッシュメモリの容量および方
式をあらかじめ知っておくだけでなく、実際に動作して
いる場合のキャッシュメモリの使用効率（方法）を何ら
かの形で入手する必要があった。
合、そのプロセッサのキャッシュメモリの容量および方
式をあらかじめ知っておくだけでなく、実際に動作して
いる場合のキャッシュメモリの使用効率（方法）を何ら
かの形で入手する必要があった。
【０００５】従来、一部のプロセッサでは、これらの情
報を得るためにキャッシュメモリのヒットおよびミスの
回数を測定するＨＩＴ/ＭＩＳＳカウンタを備えている
ものがある。これらのカウンタは、収集するデータの内
容をある程度区別してカウントする。例えば、命令フェ
ッチの回数または命令フェッチに要した時間、データフ
ェッチの回数またはデータフェッチに要した時間等をカ
ウントして、これらの情報を参考に各プログラムにおけ
るキャッシュメモリの性能を測定していた。
報を得るためにキャッシュメモリのヒットおよびミスの
回数を測定するＨＩＴ/ＭＩＳＳカウンタを備えている
ものがある。これらのカウンタは、収集するデータの内
容をある程度区別してカウントする。例えば、命令フェ
ッチの回数または命令フェッチに要した時間、データフ
ェッチの回数またはデータフェッチに要した時間等をカ
ウントして、これらの情報を参考に各プログラムにおけ
るキャッシュメモリの性能を測定していた。
【０００６】ここで、ＷＡＹとは、複数のＴＡＧアドレ
スアレイやキャッシュメモリへのアクセスルートのこと
である。エントリとは、簡単に言うとメモリ中の項目の
ことであり、例えば、２５６エントリとはそのメモリの
中に２５６個の項目があることを意味する。 また、キ
ャッシュメモリとは、ＣＰＵとメインメモリとの間に介
在した小容量で高速なメモリのことであり、ＣＰＵがキ
ャッシュメモリをアクセスしたときに、該当するＣＰＵ
のアドレスにデータが存在する場合は、ＣＰＵはプログ
ラムに従い命令を実行していくが、存在しない場合は、
プログラムの実行を中断して主記憶のデータをキャッシ
ュメモリに転送する。
スアレイやキャッシュメモリへのアクセスルートのこと
である。エントリとは、簡単に言うとメモリ中の項目の
ことであり、例えば、２５６エントリとはそのメモリの
中に２５６個の項目があることを意味する。 また、キ
ャッシュメモリとは、ＣＰＵとメインメモリとの間に介
在した小容量で高速なメモリのことであり、ＣＰＵがキ
ャッシュメモリをアクセスしたときに、該当するＣＰＵ
のアドレスにデータが存在する場合は、ＣＰＵはプログ
ラムに従い命令を実行していくが、存在しない場合は、
プログラムの実行を中断して主記憶のデータをキャッシ
ュメモリに転送する。
【０００７】なお、該当するアドレスにデータが存在す
る場合はそのアドレスがヒットしたといい、存在しない
場合はミスしたという。該当するアドレスにデータが存
在している確率のことをヒット率という。
る場合はそのアドレスがヒットしたといい、存在しない
場合はミスしたという。該当するアドレスにデータが存
在している確率のことをヒット率という。
【０００８】最近では、これらの情報だけでは足りず、
キャッシュメモリ中のどのエントリに対してアクセスを
しているのか。またヒット回数あるいはミス回数はどの
位なのか。更新の度合いはどの位なのかの情報が必要と
なってきている。もし、これらの情報を入手できれば、
これらの情報により、キャッシュメモリのあるエントリ
にのみ集中してアクセスしているのがわかり、プログラ
ムを変更してあるアドレスのみにアクセスが集中しない
ようアドレスを分散させることも可能となるが、これら
の情報を効率良く収集する手段はこれまで実現されてい
なかった。
キャッシュメモリ中のどのエントリに対してアクセスを
しているのか。またヒット回数あるいはミス回数はどの
位なのか。更新の度合いはどの位なのかの情報が必要と
なってきている。もし、これらの情報を入手できれば、
これらの情報により、キャッシュメモリのあるエントリ
にのみ集中してアクセスしているのがわかり、プログラ
ムを変更してあるアドレスのみにアクセスが集中しない
ようアドレスを分散させることも可能となるが、これら
の情報を効率良く収集する手段はこれまで実現されてい
なかった。
【０００９】本発明は上述したような従来の技術が有す
る問題点に鑑みなされたものであって、上述した情報を
簡単なハードウェアで実施するため、複数のＷＡＹから
構成されるキャッシュメモリにおいて、これらの情報を
格納しておくトレース用ＲＡＭとカウンタを用いてその
使用および動作効率を測定する各ＷＡＹ別ＨＩＴ/ＭＩ
ＳＳカウンタおよびそのカウント方法を提供することを
目的とする。
る問題点に鑑みなされたものであって、上述した情報を
簡単なハードウェアで実施するため、複数のＷＡＹから
構成されるキャッシュメモリにおいて、これらの情報を
格納しておくトレース用ＲＡＭとカウンタを用いてその
使用および動作効率を測定する各ＷＡＹ別ＨＩＴ/ＭＩ
ＳＳカウンタおよびそのカウント方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】上記の問題点を解決する
ため、本発明は、複数のＷＡＹから構成されるキャッシ
ュメモリにおいて、キャッシュメモリの使用効率を測定
するために各ＷＡＹごとに複数存在するキャッシュメモ
リのＴＡＧアドレスが格納されたＴＡＧアドレスアレイ
を有し、ＴＡＧアドレスアレイのエントリに登録されて
いるアドレスをヒットした回数をカウントするＷＡＹ別
ＨＩＴカウンタであって、ＷＡＹ別ＨＩＴカウンタは、
エントリがヒットされるごとにインクリメントされる第
１のカウンタと、第１のカウンタがカウントしたカウン
ト値が格納される第１のＲＡＭと、ＴＡＧアドレスアレ
イの内容が更新されるごとに更新前のＴＡＧアドレスお
よび第１のＲＡＭに格納されたカウント値が登録される
第２のＲＡＭと、第２のＲＡＭへの登録アドレスを生成
する第２のカウンタと、を具備することを特徴とする。
ため、本発明は、複数のＷＡＹから構成されるキャッシ
ュメモリにおいて、キャッシュメモリの使用効率を測定
するために各ＷＡＹごとに複数存在するキャッシュメモ
リのＴＡＧアドレスが格納されたＴＡＧアドレスアレイ
を有し、ＴＡＧアドレスアレイのエントリに登録されて
いるアドレスをヒットした回数をカウントするＷＡＹ別
ＨＩＴカウンタであって、ＷＡＹ別ＨＩＴカウンタは、
エントリがヒットされるごとにインクリメントされる第
１のカウンタと、第１のカウンタがカウントしたカウン
ト値が格納される第１のＲＡＭと、ＴＡＧアドレスアレ
イの内容が更新されるごとに更新前のＴＡＧアドレスお
よび第１のＲＡＭに格納されたカウント値が登録される
第２のＲＡＭと、第２のＲＡＭへの登録アドレスを生成
する第２のカウンタと、を具備することを特徴とする。
【００１１】また、第１のＲＡＭの内容は、ＴＡＧアド
レスアレイをアクセスする信号と同じ信号でアクセスさ
れ、ＴＡＧアドレスアレイがいずれかのＷＡＹでヒット
すると、読み出した値を第１のカウンタでＨＩＴしたＷ
ＡＹに対応するカウンタのみインクリメントして、その
他のＷＡＹに対応するカウンタはそのままの値で前記値
を読み出した同じ領域に書き込むことを特徴とする。
レスアレイをアクセスする信号と同じ信号でアクセスさ
れ、ＴＡＧアドレスアレイがいずれかのＷＡＹでヒット
すると、読み出した値を第１のカウンタでＨＩＴしたＷ
ＡＹに対応するカウンタのみインクリメントして、その
他のＷＡＹに対応するカウンタはそのままの値で前記値
を読み出した同じ領域に書き込むことを特徴とする。
【００１２】また、第２のＲＡＭの内容は、ＴＡＧアド
レスアレイの内容が更新されるごとに、更新されるエン
トリにおける更新前のＴＡＧアドレスおよび第１のＲＡ
Ｍに登録された対応するエントリ上のカウント値が登録
されることを特徴とする。
レスアレイの内容が更新されるごとに、更新されるエン
トリにおける更新前のＴＡＧアドレスおよび第１のＲＡ
Ｍに登録された対応するエントリ上のカウント値が登録
されることを特徴とする。
【００１３】また、ＴＡＧごとにヒット数をカウントす
る場合は、ヒットするごとに第１のカウンタがインクリ
メントされ、ＴＡＧアドレスが更新されると第１のカウ
ンタの内容がリセットされて、第２のＲＡＭに更新前の
ＴＡＧアドレスおよび更新前に第１のＲＡＭに格納され
たカウント値が登録され、エントリごとにヒット数をカ
ウントする場合は、ヒットするごとに第１のカウンタが
インクリメントされ、ＴＡＧアドレスが更新されても第
１のカウンタの内容がリセットされずそのままカウント
を続けることを特徴とする。
る場合は、ヒットするごとに第１のカウンタがインクリ
メントされ、ＴＡＧアドレスが更新されると第１のカウ
ンタの内容がリセットされて、第２のＲＡＭに更新前の
ＴＡＧアドレスおよび更新前に第１のＲＡＭに格納され
たカウント値が登録され、エントリごとにヒット数をカ
ウントする場合は、ヒットするごとに第１のカウンタが
インクリメントされ、ＴＡＧアドレスが更新されても第
１のカウンタの内容がリセットされずそのままカウント
を続けることを特徴とする。
【００１４】また、複数のＷＡＹから構成されるキャッ
シュメモリにおいて、各ＷＡＹごとに複数存在するキャ
ッシュメモリのＴＡＧアドレスが格納されたＴＡＧアド
レスアレイを有し、ＴＡＧアドレスアレイのエントリに
登録されているアドレスをミスした回数をカウントして
キャッシュメモリの使用効率を測定するＷＡＹ別ＭＩＳ
Ｓカウンタであって、ＷＡＹ別ＭＩＳＳカウンタは、エ
ントリをミスするごとにインクリメントされる第１のカ
ウンタと、第１のカウンタがカウントしたカウント値が
格納される第１のＲＡＭと、ＴＡＧアドレスアレイの内
容が更新されるごとに更新前のＴＡＧアドレスおよび第
１のＲＡＭに格納されたカウント値が登録される第２の
ＲＡＭと、第２のＲＡＭへの登録アドレスを生成する第
２のカウンタと、を具備することを特徴とする。
シュメモリにおいて、各ＷＡＹごとに複数存在するキャ
ッシュメモリのＴＡＧアドレスが格納されたＴＡＧアド
レスアレイを有し、ＴＡＧアドレスアレイのエントリに
登録されているアドレスをミスした回数をカウントして
キャッシュメモリの使用効率を測定するＷＡＹ別ＭＩＳ
Ｓカウンタであって、ＷＡＹ別ＭＩＳＳカウンタは、エ
ントリをミスするごとにインクリメントされる第１のカ
ウンタと、第１のカウンタがカウントしたカウント値が
格納される第１のＲＡＭと、ＴＡＧアドレスアレイの内
容が更新されるごとに更新前のＴＡＧアドレスおよび第
１のＲＡＭに格納されたカウント値が登録される第２の
ＲＡＭと、第２のＲＡＭへの登録アドレスを生成する第
２のカウンタと、を具備することを特徴とする。
【００１５】また、ＴＡＧごとにミス数をカウントする
場合は、ミスするごとに第１のカウンタがインクリメン
トされ、ＴＡＧアドレスが更新されると第１のカウンタ
の内容がリセットされて、第２のＲＡＭに更新前のＴＡ
Ｇアドレスおよび更新前に第１のＲＡＭに格納されたカ
ウント値が登録され、エントリごとにミス数をカウント
する場合は、ミスするごとに第１のカウンタがインクリ
メントされ、ＴＡＧアドレスが更新されても第１のカウ
ンタの内容がリセットされずそのままカウントを続ける
ことを特徴とする。
場合は、ミスするごとに第１のカウンタがインクリメン
トされ、ＴＡＧアドレスが更新されると第１のカウンタ
の内容がリセットされて、第２のＲＡＭに更新前のＴＡ
Ｇアドレスおよび更新前に第１のＲＡＭに格納されたカ
ウント値が登録され、エントリごとにミス数をカウント
する場合は、ミスするごとに第１のカウンタがインクリ
メントされ、ＴＡＧアドレスが更新されても第１のカウ
ンタの内容がリセットされずそのままカウントを続ける
ことを特徴とする。
【００１６】上記のように構成される本発明において
は、各ＲＡＭにそれぞれ異なる値が格納されるので、キ
ャッシュメモリのエントリごと、またはＷＡＹ別のヒッ
ト回数を求めることができ、キャッシュメモリのＷＡＹ
別エントリ別の使用率およびヒット率等を容易に算出す
ることができる。
は、各ＲＡＭにそれぞれ異なる値が格納されるので、キ
ャッシュメモリのエントリごと、またはＷＡＹ別のヒッ
ト回数を求めることができ、キャッシュメモリのＷＡＹ
別エントリ別の使用率およびヒット率等を容易に算出す
ることができる。
【００１７】また、キャッシュメモリのエントリごと、
またはＷＡＹ別のミス回数を求めることができので、キ
ャッシュメモリのＷＡＹ別エントリ別の使用率およびミ
ス率等を容易に算出することができる。
またはＷＡＹ別のミス回数を求めることができので、キ
ャッシュメモリのＷＡＹ別エントリ別の使用率およびミ
ス率等を容易に算出することができる。
【００１８】さらに、これらのデータを参考にすること
により、より効率的なプログラム、高速なプログラムの
作成が容易となるので、さらに、今後のキャッシュメモ
リの設計をするにあたって重要なデータを提供できる。
により、より効率的なプログラム、高速なプログラムの
作成が容易となるので、さらに、今後のキャッシュメモ
リの設計をするにあたって重要なデータを提供できる。
【００１９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２０】図１は、本発明の第１の実施例の全体構成
を示すブロック図である。
を示すブロック図である。
【００２１】図１において、点線で囲んだトレース回路
部７が本発明に関する部分であり、それ以外のＴＡＧア
ドレスを格納したＴＡＧアドレス２ａと後述するＴＡＧ
アドレスアレイ５ａ〜５ｄのアドレスを指すＩＮＤＥＸ
アドレス２ｂおよびＢＬＯＣＫアドレス２ｃを格納した
命令アドレス２と、命令アドレス２のＩＮＤＥＸアドレ
ス２ｂと外部から入力したＷＡＹ更新用ＩＮＤＥＸ３ａ
信号を選択するセレクタ４と、キャッシュメモリ（図示
せず）のＴＡＧアドレスを格納した複数のＴＡＧアドレ
スアレイ５ａ〜５ｄと、各ＴＡＧアドレスアレイ５ａ〜
５ｄの出力とＴＡＧアドレス２ａを比較するコンパレー
タ６ａ〜６ｄとは従来からの公知の技術である。
部７が本発明に関する部分であり、それ以外のＴＡＧア
ドレスを格納したＴＡＧアドレス２ａと後述するＴＡＧ
アドレスアレイ５ａ〜５ｄのアドレスを指すＩＮＤＥＸ
アドレス２ｂおよびＢＬＯＣＫアドレス２ｃを格納した
命令アドレス２と、命令アドレス２のＩＮＤＥＸアドレ
ス２ｂと外部から入力したＷＡＹ更新用ＩＮＤＥＸ３ａ
信号を選択するセレクタ４と、キャッシュメモリ（図示
せず）のＴＡＧアドレスを格納した複数のＴＡＧアドレ
スアレイ５ａ〜５ｄと、各ＴＡＧアドレスアレイ５ａ〜
５ｄの出力とＴＡＧアドレス２ａを比較するコンパレー
タ６ａ〜６ｄとは従来からの公知の技術である。
【００２２】トレース回路部７は、各ＴＡＧアドレスア
レイ５ａ〜５ｄから出力された信号（ＴＡＧＤＡＴＡ）
とＷＡＹ更新用ＤＡＴＡ（ＷＥ:Write Enable）を選択
するセレクタ８と、各ＷＡＹ別のヒット数を格納する複
数のＷＡＹ別ＨＩＴカウンタ９ａ〜９ｄと、ＷＡＹ別Ｈ
ＩＴカウンタ９ａ〜９ｄのカウント値を格納する複数の
トレース用ＲＡＭ１０ａ〜１０ｄと、複数のトレース用
ＲＡＭ１０ａ〜１０ｄの出力を選択するセレクタ１１
と、ＴＡＧアドレスアレイ５ａ〜５ｄの内容が更新され
るごとに複数のトレース用ＲＡＭ１０ａ〜１０ｄの出力
等を格納するトレース用ＲＡＭ１２と、を含む。
レイ５ａ〜５ｄから出力された信号（ＴＡＧＤＡＴＡ）
とＷＡＹ更新用ＤＡＴＡ（ＷＥ:Write Enable）を選択
するセレクタ８と、各ＷＡＹ別のヒット数を格納する複
数のＷＡＹ別ＨＩＴカウンタ９ａ〜９ｄと、ＷＡＹ別Ｈ
ＩＴカウンタ９ａ〜９ｄのカウント値を格納する複数の
トレース用ＲＡＭ１０ａ〜１０ｄと、複数のトレース用
ＲＡＭ１０ａ〜１０ｄの出力を選択するセレクタ１１
と、ＴＡＧアドレスアレイ５ａ〜５ｄの内容が更新され
るごとに複数のトレース用ＲＡＭ１０ａ〜１０ｄの出力
等を格納するトレース用ＲＡＭ１２と、を含む。
【００２３】また、図１には示されていないが実際には
ＴＡＧアドレスアレイ５ａ〜５ｄの他に、データアレイ
も設けられている。
ＴＡＧアドレスアレイ５ａ〜５ｄの他に、データアレイ
も設けられている。
【００２４】図１中において、各信号の接続関係を示
す。
す。
【００２５】命令アドレス２のＴＡＧアドレス２ａはコ
ンパレータ６ａ〜６ｄに入力され、ＩＮＤＥＸアドレス
２ｂはセレクタ４に入力される。ＷＡＹ更新用ＩＮＤＥ
Ｘ信号３ａはセレクタ４を経て、ＴＡＧアドレスアレイ
５ａ〜５ｄとトレース回路部７のトレース用ＲＡＭ１０
ａ〜１０ｄに入力される。
ンパレータ６ａ〜６ｄに入力され、ＩＮＤＥＸアドレス
２ｂはセレクタ４に入力される。ＷＡＹ更新用ＩＮＤＥ
Ｘ信号３ａはセレクタ４を経て、ＴＡＧアドレスアレイ
５ａ〜５ｄとトレース回路部７のトレース用ＲＡＭ１０
ａ〜１０ｄに入力される。
【００２６】また、ＷＡＹ更新用ＤＡＴＡ（ＷＥ）３ｂ
〜３ｅとＷＡＹ更新用ＤＡＴＡ（ＴＡＧ）３ｆは、それ
ぞれＴＡＧアドレスアレイ５ａ〜５ｄに入力される。Ｔ
ＡＧアドレス５ａ〜５ｄからの一方の出力はコンパレー
タ６ａ〜６ｄに入力して命令アドレス２から入力したＴ
ＡＧアドレス２ａと比較され、もう一方は、セレクタ８
に入力される。セレクタ８はＷＡＹ更新用ＤＡＴＡ（Ｗ
Ｅ）３ｂ〜３ｅにより選択される。
〜３ｅとＷＡＹ更新用ＤＡＴＡ（ＴＡＧ）３ｆは、それ
ぞれＴＡＧアドレスアレイ５ａ〜５ｄに入力される。Ｔ
ＡＧアドレス５ａ〜５ｄからの一方の出力はコンパレー
タ６ａ〜６ｄに入力して命令アドレス２から入力したＴ
ＡＧアドレス２ａと比較され、もう一方は、セレクタ８
に入力される。セレクタ８はＷＡＹ更新用ＤＡＴＡ（Ｗ
Ｅ）３ｂ〜３ｅにより選択される。
【００２７】命令アドレス２のＴＡＧアドレス２ａとＴ
ＡＧアドレスアレイ５ａ〜５ｄから読み出したＴＡＧア
ドレスをコンパレータ６ａ〜６ｄに入力し、両方の信号
が一致すれば、ＷＡＹＨＩＴ信号１３ａ〜１３ｄとして
外部回路（図示せず）に出力されると共に、トレース回
路部７の各ＷＡＹ別ＨＩＴカウンタ９ａ〜９ｄにも出力
される。
ＡＧアドレスアレイ５ａ〜５ｄから読み出したＴＡＧア
ドレスをコンパレータ６ａ〜６ｄに入力し、両方の信号
が一致すれば、ＷＡＹＨＩＴ信号１３ａ〜１３ｄとして
外部回路（図示せず）に出力されると共に、トレース回
路部７の各ＷＡＹ別ＨＩＴカウンタ９ａ〜９ｄにも出力
される。
【００２８】図２は、命令アドレス２のＩＮＤＥＸアド
レス２ｂとＴＡＧアドレスアレイ５ａ〜５ｄの対応関係
を示す図である。
レス２ｂとＴＡＧアドレスアレイ５ａ〜５ｄの対応関係
を示す図である。
【００２９】図２のように、ＩＮＤＥＸアドレス２ｂ
は、キャッシュメモリのＴＡＧアドレスが格納されたＴ
ＡＧアドレスアレイ５ａ〜５ｄのある登録エントリを指
している。そして、ＩＮＤＥＸアドレス２ｂが指すＴＡ
Ｇアドレスアレイ５ａ〜５ｄのいずれかのＴＡＧアドレ
スアレイからＴＡＧアドレスが読み出される。
は、キャッシュメモリのＴＡＧアドレスが格納されたＴ
ＡＧアドレスアレイ５ａ〜５ｄのある登録エントリを指
している。そして、ＩＮＤＥＸアドレス２ｂが指すＴＡ
Ｇアドレスアレイ５ａ〜５ｄのいずれかのＴＡＧアドレ
スアレイからＴＡＧアドレスが読み出される。
【００３０】図３は、図１に示したＴＡＧアドレスアレ
イ５ａ〜５ｄとキャッシュメモリ２０ａ〜２０ｄの対応
関係を示す図である。
イ５ａ〜５ｄとキャッシュメモリ２０ａ〜２０ｄの対応
関係を示す図である。
【００３１】図３のように、ＴＡＧアドレスアレイ５ａ
〜５ｄの各ＴＡＧアドレスはキャッシュメモリ２０ａ〜
２０ｄのあるＴＡＧアドレス２１ａ〜２１ｄを指してい
る。ここで、ＴＡＧとは、各キャッシュメモリ２０ａ〜
２０ｄに格納されているブロック単位ごとに管理される
領域の先頭アドレスを指す。
〜５ｄの各ＴＡＧアドレスはキャッシュメモリ２０ａ〜
２０ｄのあるＴＡＧアドレス２１ａ〜２１ｄを指してい
る。ここで、ＴＡＧとは、各キャッシュメモリ２０ａ〜
２０ｄに格納されているブロック単位ごとに管理される
領域の先頭アドレスを指す。
【００３２】図３に示すように、各ＴＡＧアドレスアレ
イ５ａ〜５ｄは、ＴＡＧ００からＴＡＧ３２５５の１０
２４個のＴＡＧメモリアドレスで構成され、各ＴＡＧア
ドレスアレイ５ａ〜５ｄのＴＡＧアドレスは、キャッシ
ュメモリ２０ａ〜２０ｄのＴＡＧアドレスと対応してい
る。例えば、ＴＡＧメモリアドレス５ａのＴＡＧ００
は、キャッシュメモリ２０ａのブロックの先頭アドレス
２１ａを指しており、ＴＡＧ０２２５はアドレス１１ａ
を指している。
イ５ａ〜５ｄは、ＴＡＧ００からＴＡＧ３２５５の１０
２４個のＴＡＧメモリアドレスで構成され、各ＴＡＧア
ドレスアレイ５ａ〜５ｄのＴＡＧアドレスは、キャッシ
ュメモリ２０ａ〜２０ｄのＴＡＧアドレスと対応してい
る。例えば、ＴＡＧメモリアドレス５ａのＴＡＧ００
は、キャッシュメモリ２０ａのブロックの先頭アドレス
２１ａを指しており、ＴＡＧ０２２５はアドレス１１ａ
を指している。
【００３３】ここでは、４つのＴＡＧアドレスアレイ５
ａ〜５ｄと、キャッシュメモリ２０ａ〜２０ｄしか示し
ていないが、システムの規模や要求に応じ、もちろんこ
れ以上のＴＡＧアドレスアレイとキャッシュメモリを追
加できることは言うまでもない。
ａ〜５ｄと、キャッシュメモリ２０ａ〜２０ｄしか示し
ていないが、システムの規模や要求に応じ、もちろんこ
れ以上のＴＡＧアドレスアレイとキャッシュメモリを追
加できることは言うまでもない。
【００３４】図４は、図１に示したトレース回路部７を
拡大した図である。
拡大した図である。
【００３５】図４において、トレース用ＲＡＭ１０ａ〜
１０ｄとは、各ＷＡＹ別ＨＩＴカウンタ９ａ〜９ｄでカ
ウントした各ＷＡＹごとのヒット数を格納しておく領域
である。各トレース用ＲＡＭ１０ａ〜１０ｄは、それぞ
れ０〜２５５までのヒット数のカウント値が格納され、
４つのトレース用ＲＡＭ６全部で２５５×４の１０２６
個のカウント値を格納しておくことができる。
１０ｄとは、各ＷＡＹ別ＨＩＴカウンタ９ａ〜９ｄでカ
ウントした各ＷＡＹごとのヒット数を格納しておく領域
である。各トレース用ＲＡＭ１０ａ〜１０ｄは、それぞ
れ０〜２５５までのヒット数のカウント値が格納され、
４つのトレース用ＲＡＭ６全部で２５５×４の１０２６
個のカウント値を格納しておくことができる。
【００３６】トレース用ＲＡＭ１２は、ＴＡＧアドレス
アレイ５ａ〜５ｄの内容が更新されるごとにＴＡＧアド
レス、ＩＮＤＥＸ、トレース用ＲＡＭ１０ａ〜１０ｄの
カウント値を時系列的に格納しておく領域である。この
トレース用ＲＡＭ１２は、各ＷＡＹ別を示すＷＡＹＷＥ
０〜ＷＡＹＷＥｎ部１２ａと、ＴＡＧアドレスを格納し
たＴＡＧアドレス０〜ＴＡＧアドレスｎ部１２ｂと、Ｉ
ＮＤＥＸ０〜ＩＮＤＥＸｎ部１２ｃと、各ＷＡＹごとの
ヒット数を格納しておくカウント値０〜カウント値ｎ部
１２ｄと、を含む。
アレイ５ａ〜５ｄの内容が更新されるごとにＴＡＧアド
レス、ＩＮＤＥＸ、トレース用ＲＡＭ１０ａ〜１０ｄの
カウント値を時系列的に格納しておく領域である。この
トレース用ＲＡＭ１２は、各ＷＡＹ別を示すＷＡＹＷＥ
０〜ＷＡＹＷＥｎ部１２ａと、ＴＡＧアドレスを格納し
たＴＡＧアドレス０〜ＴＡＧアドレスｎ部１２ｂと、Ｉ
ＮＤＥＸ０〜ＩＮＤＥＸｎ部１２ｃと、各ＷＡＹごとの
ヒット数を格納しておくカウント値０〜カウント値ｎ部
１２ｄと、を含む。
【００３７】図４中において、各信号の接続関係を示
す。
す。
【００３８】ＴＡＧアドレスアレイ５ａ〜５ｄからの読
み出しＤＡＴＡ（ＴＡＧ）ＷＡＹ１５ａ〜１５ｄはセレ
クタ８を経て、トレース用ＲＡＭ１２のＴＡＧアドレス
０〜ＴＡＧアドレスｎ１２ｂに入力される。外部回路か
らのＷＡＹ更新用ＤＡＴＡＷＥ（０：４）１６はセレク
タ８に入力すると共に、セレクタ１１にも入力しここを
経てトレース用ＲＡＭ１２のカウント値０〜カウント値
ｎ１２ｄに入力される。命令アドレス２からのＩＮＤＥ
Ｘアドレス信号２ｂは、トレース用ＲＡＭ１０ａ〜１０
ｄとトレース用ＲＡＭ１２のＩＮＤＥＸ０〜ＩＮＤＥＸ
ｎ１２ｃに入力される。また、コンパレータ６ａ〜６ｄ
からのＷＡＹ０ ＨＩＴ〜ＷＡＹ３ＨＩＴ信号１３ａ〜
１３ｄはカウンタ９ａ〜９ｄに入力し、各カウンタ９ａ
〜９ｄのカウント値はトレース用ＲＡＭ１０ａ〜１０ｄ
に格納され、ＴＡＧアドレスアレイ５ａ〜５ｄの内容が
更新される度にトレース用ＲＡＭ１２のカウント値０〜
カウント値ｎ１２ｄに格納される。
み出しＤＡＴＡ（ＴＡＧ）ＷＡＹ１５ａ〜１５ｄはセレ
クタ８を経て、トレース用ＲＡＭ１２のＴＡＧアドレス
０〜ＴＡＧアドレスｎ１２ｂに入力される。外部回路か
らのＷＡＹ更新用ＤＡＴＡＷＥ（０：４）１６はセレク
タ８に入力すると共に、セレクタ１１にも入力しここを
経てトレース用ＲＡＭ１２のカウント値０〜カウント値
ｎ１２ｄに入力される。命令アドレス２からのＩＮＤＥ
Ｘアドレス信号２ｂは、トレース用ＲＡＭ１０ａ〜１０
ｄとトレース用ＲＡＭ１２のＩＮＤＥＸ０〜ＩＮＤＥＸ
ｎ１２ｃに入力される。また、コンパレータ６ａ〜６ｄ
からのＷＡＹ０ ＨＩＴ〜ＷＡＹ３ＨＩＴ信号１３ａ〜
１３ｄはカウンタ９ａ〜９ｄに入力し、各カウンタ９ａ
〜９ｄのカウント値はトレース用ＲＡＭ１０ａ〜１０ｄ
に格納され、ＴＡＧアドレスアレイ５ａ〜５ｄの内容が
更新される度にトレース用ＲＡＭ１２のカウント値０〜
カウント値ｎ１２ｄに格納される。
【００３９】本実施例の動作の説明に入る前に、図１と
図４に示した各信号の機能をここで簡単に説明してお
く。
図４に示した各信号の機能をここで簡単に説明してお
く。
【００４０】（１）ＷＡＹ更新用ＩＮＤＥＸ信号
命令アドレス２から出力され、ＴＡＧアドレスを更新す
るとき、ＴＡＧアドレスアレイ５ａ〜５ｄのアドレスを
示す信号である。
るとき、ＴＡＧアドレスアレイ５ａ〜５ｄのアドレスを
示す信号である。
【００４１】（２）ＷＡＹ１〜ＷＡＹ３更新用ＤＡＴＡ
（ＷＥ）信号 外部回路から出力され、ＴＡＧアドレスを更新すると
き、ＷＡＹ更新用ＩＮＤＥＸ信号３ａで指定したＴＡＧ
アドレスアレイの更新を許可する信号である。
（ＷＥ）信号 外部回路から出力され、ＴＡＧアドレスを更新すると
き、ＷＡＹ更新用ＩＮＤＥＸ信号３ａで指定したＴＡＧ
アドレスアレイの更新を許可する信号である。
【００４２】（３）ＷＡＹ更新用ＤＡＴＡ（ＴＡＧ）
外部回路から出力され、ＴＡＧアドレスアレイを更新す
るときの更新データである。
るときの更新データである。
【００４３】（４）ＷＡＹ０ ＨＩＴ〜ＷＡＹ３ ＨＩ
Ｔ信号 命令アドレス２のＴＡＧアドレス２ａとＴＡＧアドレス
アレイ５ａ〜５ｄから読み出したＴＡＧアドレスが一致
した（ヒット）したときにコンパレータ６ａ〜６ｄから
出力される信号である。
Ｔ信号 命令アドレス２のＴＡＧアドレス２ａとＴＡＧアドレス
アレイ５ａ〜５ｄから読み出したＴＡＧアドレスが一致
した（ヒット）したときにコンパレータ６ａ〜６ｄから
出力される信号である。
【００４４】（５）読み出しＤＡＴＡ（ＴＡＧ）ＷＡＹ
０〜ＷＡＹ３信号 ＴＡＧアドレスアレイ５ａ〜５ｄから読み出された信号
（ＴＡＧアドレス）である。
０〜ＷＡＹ３信号 ＴＡＧアドレスアレイ５ａ〜５ｄから読み出された信号
（ＴＡＧアドレス）である。
【００４５】（６）ＷＡＹ更新用ＤＡＴＡ ＷＥ（０：
４）信号 外部回路から出力され、ＴＡＧアドレスアレイ５ａ〜５
ｄの出力を選択する信号である。
４）信号 外部回路から出力され、ＴＡＧアドレスアレイ５ａ〜５
ｄの出力を選択する信号である。
【００４６】（７）ＩＮＤＥＸアドレス信号
命令アドレス２から出力され、トレース用ＲＡＭ１０ａ
〜１０ｄのどのトレース用ＲＡＭのどのアドレスからカ
ウンタ値を読み出すか指定する信号である。
〜１０ｄのどのトレース用ＲＡＭのどのアドレスからカ
ウンタ値を読み出すか指定する信号である。
【００４７】次に、本発明の第１の実施例の動作を説明
する。
する。
【００４８】なお、本発明においては４ＷＡＹ２５６エ
ントリのキャッシュメモリを例にとって説明する。
ントリのキャッシュメモリを例にとって説明する。
【００４９】本実施例は、複数のＷＡＹを有するキャッ
シュメモリにおけるアドレスアレイの登録において、各
ＷＡＹごとに複数存在する登録エントリの１個の登録エ
ントリごとに、そのエントリに登録されているＴＡＧア
ドレスにヒットした回数を保持する領域を設け、この領
域が属するエントリにアドレスがヒットするごとに＋１
インクリメントされた値が更新され書き込まれるもので
ある。
シュメモリにおけるアドレスアレイの登録において、各
ＷＡＹごとに複数存在する登録エントリの１個の登録エ
ントリごとに、そのエントリに登録されているＴＡＧア
ドレスにヒットした回数を保持する領域を設け、この領
域が属するエントリにアドレスがヒットするごとに＋１
インクリメントされた値が更新され書き込まれるもので
ある。
【００５０】本実施例は、キャッシュメモリ２０ａ〜２
０ｄにおけるＴＡＧアドレスアレイ５ａ〜５ｄに付属す
るトレース回路部７であり、その構成は、 ＴＡＧアド
レスメモリ５ａ〜５ｄにアクセスするＩＮＤＥＸアドレ
ス２ｂにより登録したカウント値を読み出すトレース用
ＲＡＭ１０ａ〜１０ｄと、読み出したカウント値を各Ｗ
ＡＹごとのＷＡＹ０〜ＷＡＹ３ ＨＩＴ信号により＋１
カウントアップする各ＷＡＹ別ＨＩＴカウンタ９ａ〜９
ｄと、ＴＡＧアドレスアレイ５ａ〜５ｄが更新されるご
とに更新前のＴＡＧアドレスおよびヒットカウント値等
を登録していくトレース用ＲＡＭ１２と、から構成され
る。
０ｄにおけるＴＡＧアドレスアレイ５ａ〜５ｄに付属す
るトレース回路部７であり、その構成は、 ＴＡＧアド
レスメモリ５ａ〜５ｄにアクセスするＩＮＤＥＸアドレ
ス２ｂにより登録したカウント値を読み出すトレース用
ＲＡＭ１０ａ〜１０ｄと、読み出したカウント値を各Ｗ
ＡＹごとのＷＡＹ０〜ＷＡＹ３ ＨＩＴ信号により＋１
カウントアップする各ＷＡＹ別ＨＩＴカウンタ９ａ〜９
ｄと、ＴＡＧアドレスアレイ５ａ〜５ｄが更新されるご
とに更新前のＴＡＧアドレスおよびヒットカウント値等
を登録していくトレース用ＲＡＭ１２と、から構成され
る。
【００５１】図５は、キャッシュメモリ２０ａ〜２０ｄ
がヒットしたときの信号の流れを示す図であり、図６
は、トレース回路部７の信号の流れを示す図である。
がヒットしたときの信号の流れを示す図であり、図６
は、トレース回路部７の信号の流れを示す図である。
【００５２】それでは、まず最初に図５および図６を参
照して、キャッシュメモリ２０ａ〜２０ｄがヒットした
ときの動作を説明する。
照して、キャッシュメモリ２０ａ〜２０ｄがヒットした
ときの動作を説明する。
【００５３】なお、本文中の番号〜は、図５および
図６中の〜に対応している。
図６中の〜に対応している。
【００５４】図５において、初期設定として各ＷＡＹ対
応のトレース用ＲＡＭ１０ａ〜１０ｄにはＡＬＬ ０を
設定しておく。このトレース用ＲＡＭ１０ａ〜１０ｄの
各エントリはＴＡＧアドレスアレイ５ａ〜５ｄの各ＷＡ
Ｙの登録エントリと１対１に対応している。次に、キャ
ッシュメモリ２０ａ〜２０ｄのアクセス命令におけるア
ドレス（図５の命令アドレス２）のＩＮＤＥＸアドレス
２ｂを取り出し（）、これを各ＷＡＹの登録エントリ
としてＴＡＧアドレスアレイ５ａ〜５ｄからＴＡＧアド
レスを読み出す（）。読み出された各ＷＡＹのＴＡＧ
アドレスは、コンパレータ６ａ〜６ｄにより命令アドレ
スのＴＡＧ部分と比較され（）、一致すれば外部回路
へＷＡＹ ＨＩＴ信号１３ａ〜１３ｄが出力される
（）。
応のトレース用ＲＡＭ１０ａ〜１０ｄにはＡＬＬ ０を
設定しておく。このトレース用ＲＡＭ１０ａ〜１０ｄの
各エントリはＴＡＧアドレスアレイ５ａ〜５ｄの各ＷＡ
Ｙの登録エントリと１対１に対応している。次に、キャ
ッシュメモリ２０ａ〜２０ｄのアクセス命令におけるア
ドレス（図５の命令アドレス２）のＩＮＤＥＸアドレス
２ｂを取り出し（）、これを各ＷＡＹの登録エントリ
としてＴＡＧアドレスアレイ５ａ〜５ｄからＴＡＧアド
レスを読み出す（）。読み出された各ＷＡＹのＴＡＧ
アドレスは、コンパレータ６ａ〜６ｄにより命令アドレ
スのＴＡＧ部分と比較され（）、一致すれば外部回路
へＷＡＹ ＨＩＴ信号１３ａ〜１３ｄが出力される
（）。
【００５５】続いて、図６において、ＴＡＧアドレスア
レイ５ａ〜５ｄがアクセスされると、トレース用ＲＡＭ
１０ａ〜１０ｄも同じＩＮＤＥＸアドレス信号２ｂによ
りアクセスされ、それぞれカウント値が読み出される
（）。カウント値を読み出した後、いずれかのＷＡＹ
でヒットするとＷＡＹＨＩＴ信号により対応するＷＡＹ
の各ＷＡＹ別ＨＩＴカウンタが＋１インクリメントされ
る（）。その他の各ＷＡＹ別ＨＩＴカウンタはインク
リメントされず、そのままの値を保持する。例えば、Ｉ
ＮＤＥＸ０１においてＴＡＧアドレスメモリ５ａがヒッ
トするとＷＡＹ０ＨＩＴ信号１３ａによりトレース用Ｒ
ＡＭ１０ａのＩＮＤＥＸ０１に入っていたカウント値
（初めてヒットした場合は当然０が読み出されているは
ずである。）を＋１インクリメントして再び同じトレー
ス用ＲＡＭ１０ａの同じ領域に書き込んで、カウント値
を更新する。
レイ５ａ〜５ｄがアクセスされると、トレース用ＲＡＭ
１０ａ〜１０ｄも同じＩＮＤＥＸアドレス信号２ｂによ
りアクセスされ、それぞれカウント値が読み出される
（）。カウント値を読み出した後、いずれかのＷＡＹ
でヒットするとＷＡＹＨＩＴ信号により対応するＷＡＹ
の各ＷＡＹ別ＨＩＴカウンタが＋１インクリメントされ
る（）。その他の各ＷＡＹ別ＨＩＴカウンタはインク
リメントされず、そのままの値を保持する。例えば、Ｉ
ＮＤＥＸ０１においてＴＡＧアドレスメモリ５ａがヒッ
トするとＷＡＹ０ＨＩＴ信号１３ａによりトレース用Ｒ
ＡＭ１０ａのＩＮＤＥＸ０１に入っていたカウント値
（初めてヒットした場合は当然０が読み出されているは
ずである。）を＋１インクリメントして再び同じトレー
ス用ＲＡＭ１０ａの同じ領域に書き込んで、カウント値
を更新する。
【００５６】一方、同じＩＮＤＥＸ０１によって読み出
されたＷＡＹ１〜ＷＡＹ３対応のトレース用ＲＡＭ１０
ｂ〜１０ｄから読み出されたカウント値は＋１インクリ
メントされずにそのまま同じ領域に書き込まれる。結果
的に、ヒットした場合にだけそのヒットしたＷＡＹに対
応する各ＷＡＹ別ＨＩＴカウンタがインクリメントさ
れ、ヒットしなかった場合は、そのヒットしなかったＷ
ＡＹに対応する各ＷＡＹ別ＨＩＴカウンタがインクリメ
ントされない。
されたＷＡＹ１〜ＷＡＹ３対応のトレース用ＲＡＭ１０
ｂ〜１０ｄから読み出されたカウント値は＋１インクリ
メントされずにそのまま同じ領域に書き込まれる。結果
的に、ヒットした場合にだけそのヒットしたＷＡＹに対
応する各ＷＡＹ別ＨＩＴカウンタがインクリメントさ
れ、ヒットしなかった場合は、そのヒットしなかったＷ
ＡＹに対応する各ＷＡＹ別ＨＩＴカウンタがインクリメ
ントされない。
【００５７】このような動作をキャッシュメモリ２０ａ
〜２０ｄをアクセスする命令が実行されるごとに行う。
以上がキャッシュメモリ２０ａ〜２０ｄをヒットしたと
きの動作である。
〜２０ｄをアクセスする命令が実行されるごとに行う。
以上がキャッシュメモリ２０ａ〜２０ｄをヒットしたと
きの動作である。
【００５８】図７は、ＴＡＧアドレスを更新するときの
信号の流れを示す図であり、図８は、トレース回路部７
の信号の流れを示す図である。
信号の流れを示す図であり、図８は、トレース回路部７
の信号の流れを示す図である。
【００５９】次に、ＴＡＧアドレスアレイ５ａ〜５ｄの
アドレスの更新が発生した場合の動作を説明する。
アドレスの更新が発生した場合の動作を説明する。
【００６０】本実施例は、ヒットした回数を保持する領
域に属するＴＡＧアドレスが更新される場合、この領域
のＨＩＴカウンタ値も０にリセットされるか、またこれ
とは反対に、ＴＡＧアドレスが更新されても、ＨＩＴカ
ウンタ値はリセットされずカウント値を引き継いでカウ
ントアップするように設定することができる。これらの
２つの機能は初期設定時に選択される。
域に属するＴＡＧアドレスが更新される場合、この領域
のＨＩＴカウンタ値も０にリセットされるか、またこれ
とは反対に、ＴＡＧアドレスが更新されても、ＨＩＴカ
ウンタ値はリセットされずカウント値を引き継いでカウ
ントアップするように設定することができる。これらの
２つの機能は初期設定時に選択される。
【００６１】また、この領域が属するＴＡＧアドレスが
更新された場合、更新前にこの領域に登録されていたＨ
ＩＴカウント値およびこの領域が属するＴＡＧアドレス
を読み出し、これを別に用意した保存領域に書き込む。
保存領域に登録されるデータは、このＴＡＧアドレス登
録領域のＴＡＧアドレスおよびアクセスアドレス（エン
トリ番号（ＩＮＤＥＸアドレス））、ＨＩＴカウント値
および書き込み（読み出し）ＷＡＹ信号となる。保存領
域にはＴＡＧアドレスアレイ５ａ〜５ｄのどこかのエン
トリが更新された場合に登録データが書き込まれる。保
存領域は書き込みが終了すると、登録用カウンタ１４を
＋１インクリメントして、次の書き込みに備える。
更新された場合、更新前にこの領域に登録されていたＨ
ＩＴカウント値およびこの領域が属するＴＡＧアドレス
を読み出し、これを別に用意した保存領域に書き込む。
保存領域に登録されるデータは、このＴＡＧアドレス登
録領域のＴＡＧアドレスおよびアクセスアドレス（エン
トリ番号（ＩＮＤＥＸアドレス））、ＨＩＴカウント値
および書き込み（読み出し）ＷＡＹ信号となる。保存領
域にはＴＡＧアドレスアレイ５ａ〜５ｄのどこかのエン
トリが更新された場合に登録データが書き込まれる。保
存領域は書き込みが終了すると、登録用カウンタ１４を
＋１インクリメントして、次の書き込みに備える。
【００６２】通常、キャッシュメモリ２０ａ〜２０ｄの
アクセス命令がＴＡＧアドレスアレイ５ａ〜５ｄのＷＡ
Ｙ０ 〜ＷＡＹ３のどれとも一致しない場合、つまりミ
スした場合は、ミスヒットとなり主記憶（図示せず）よ
りデータを読み出しに行く。このとき主記憶より読み出
されたデータは実際に必要なデータを含むブロック単位
で読み出され、この読み出されたブロックデータがキャ
ッシュメモリ２０ａ〜２０ｄに登録される。そして、登
録されたメモリの先頭アドレス（ＴＡＧアドレス）を新
たにＷＡＹ０〜ＷＡＹ３のどれかに登録する。（登録方
法については色々な方式があるが特に本発明とは関係な
いので省略する。）まず最初に図７および図８を参照し
て、ＴＡＧアドレスアレイを更新するときの信号の流れ
を説明する。
アクセス命令がＴＡＧアドレスアレイ５ａ〜５ｄのＷＡ
Ｙ０ 〜ＷＡＹ３のどれとも一致しない場合、つまりミ
スした場合は、ミスヒットとなり主記憶（図示せず）よ
りデータを読み出しに行く。このとき主記憶より読み出
されたデータは実際に必要なデータを含むブロック単位
で読み出され、この読み出されたブロックデータがキャ
ッシュメモリ２０ａ〜２０ｄに登録される。そして、登
録されたメモリの先頭アドレス（ＴＡＧアドレス）を新
たにＷＡＹ０〜ＷＡＹ３のどれかに登録する。（登録方
法については色々な方式があるが特に本発明とは関係な
いので省略する。）まず最初に図７および図８を参照し
て、ＴＡＧアドレスアレイを更新するときの信号の流れ
を説明する。
【００６３】図７において、ＴＡＧアドレスアレイ５ａ
〜５ｄのある領域を更新するためにＩＮＤＥＸアドレス
３ａが入力されると（）、新しいＴＡＧアドレスが書
き込まれる前に、ＴＡＧアドレスアレイ５ａ〜５ｄから
更新される前のＴＡＧアドレスが読み出される（）。
また同時にトレース用ＲＡＭ１０ａ〜１０ｄから対応す
るカウント値が読み出される（）。
〜５ｄのある領域を更新するためにＩＮＤＥＸアドレス
３ａが入力されると（）、新しいＴＡＧアドレスが書
き込まれる前に、ＴＡＧアドレスアレイ５ａ〜５ｄから
更新される前のＴＡＧアドレスが読み出される（）。
また同時にトレース用ＲＡＭ１０ａ〜１０ｄから対応す
るカウント値が読み出される（）。
【００６４】次に、図８において、ＴＡＧアドレスアレ
イ５ａ〜５ｄのどのＷＡＹに書き込むかを指定する４ビ
ットのＷＡＹ更新用ＤＡＴＡ （ＷＥ）信号３ｂ〜３ｅ
により、各ＷＡＹから読み出された４つのＴＡＧアドレ
スのうち一つをセレクタ８により選択し（）、トレー
ス用ＲＡＭ１０ａ〜１０ｄから出力された４つのカウン
ト値をセレクタ１１により選択する（）。選択された
ＴＡＧアドレスおよびカウント値は、そのときアクセス
したＩＮＤＥＸおよびそのときのＷＡＹ更新用ＤＡＴＡ
（ＷＥ）信号と共にトレース用ＲＡＭ１２に書き込まれ
る（）。
イ５ａ〜５ｄのどのＷＡＹに書き込むかを指定する４ビ
ットのＷＡＹ更新用ＤＡＴＡ （ＷＥ）信号３ｂ〜３ｅ
により、各ＷＡＹから読み出された４つのＴＡＧアドレ
スのうち一つをセレクタ８により選択し（）、トレー
ス用ＲＡＭ１０ａ〜１０ｄから出力された４つのカウン
ト値をセレクタ１１により選択する（）。選択された
ＴＡＧアドレスおよびカウント値は、そのときアクセス
したＩＮＤＥＸおよびそのときのＷＡＹ更新用ＤＡＴＡ
（ＷＥ）信号と共にトレース用ＲＡＭ１２に書き込まれ
る（）。
【００６５】これらのデータは、あるＷＡＹのエントリ
において登録していたＴＡＧアドレスとそれに対するヒ
ット回数を示している。
において登録していたＴＡＧアドレスとそれに対するヒ
ット回数を示している。
【００６６】トレース用ＲＡＭ１２は書き込みが終了す
ると登録用カウンタ１４を＋１インクリメントして次の
書き込みに備える（）。トレース用ＲＡＭ１２へはＴ
ＡＧアドレスの更新が起こる度に登録動作が行われ、登
録される内容は更新されるエントリに格納されているＴ
ＡＧアドレスおよびそのアドレスにヒットしたカウント
値である。
ると登録用カウンタ１４を＋１インクリメントして次の
書き込みに備える（）。トレース用ＲＡＭ１２へはＴ
ＡＧアドレスの更新が起こる度に登録動作が行われ、登
録される内容は更新されるエントリに格納されているＴ
ＡＧアドレスおよびそのアドレスにヒットしたカウント
値である。
【００６７】なお、更新された領域（エントリ）に対応
するトレース用ＲＡＭ１０ａ〜１０ｄ中のカウント値は
リセットされる。これにより新たに登録されたＴＡＧア
ドレスに対するヒット回数をカウントすることができ
る。
するトレース用ＲＡＭ１０ａ〜１０ｄ中のカウント値は
リセットされる。これにより新たに登録されたＴＡＧア
ドレスに対するヒット回数をカウントすることができ
る。
【００６８】一方、エントリごとのヒット回数にのみ注
目し、そのときにエントリに登録されているアドレス、
およびこのエントリが更新されることは考慮しない場
合、更新動作が行われても対応するトレース用ＲＡＭ１
０ａ〜１０ｄ中のカウント値をリセットせずにそのまま
引き続きカウントアップするような設定とする。こうす
ることにより、そのエントリの通算のヒット回数を求め
ることができる。
目し、そのときにエントリに登録されているアドレス、
およびこのエントリが更新されることは考慮しない場
合、更新動作が行われても対応するトレース用ＲＡＭ１
０ａ〜１０ｄ中のカウント値をリセットせずにそのまま
引き続きカウントアップするような設定とする。こうす
ることにより、そのエントリの通算のヒット回数を求め
ることができる。
【００６９】なお、本設定を採用した場合でも、更新さ
れるごとにトレース用ＲＡＭ１２にＴＡＧアドレス、お
よびカウント値を登録することが可能である。
れるごとにトレース用ＲＡＭ１２にＴＡＧアドレス、お
よびカウント値を登録することが可能である。
【００７０】以上のように、本実施例によれば、キャッ
シュメモリのエントリごと、またはＷＡＹ別のヒット回
数を求めることができので、キャッシュメモリのＷＡＹ
別およびエントリ別の使用率とヒット率を容易に求める
ことができる。
シュメモリのエントリごと、またはＷＡＹ別のヒット回
数を求めることができので、キャッシュメモリのＷＡＹ
別およびエントリ別の使用率とヒット率を容易に求める
ことができる。
【００７１】図９は、本発明の第２の実施例の全体構成
を示すブロック図である。
を示すブロック図である。
【００７２】本実施例は、アドレスをヒットした回数を
カウントするのではなく、ミスした回数をカウントし
て、トレース用ＲＡＭに登録する例である。
カウントするのではなく、ミスした回数をカウントし
て、トレース用ＲＡＭに登録する例である。
【００７３】図９に示すように、本実施例は、図１に示
した第１の実施例の各ＷＡＹ別ＨＩＴカウンタ９ａ〜９
ｄの代わりに各ＷＡＹ別ＭＩＳＳカウンタ９ａ’〜９
ｄ’を設けており、命令アドレス２のＴＡＧアドレス２
ａとＴＡＧアドレスアレイ５ａ〜５ｄから読み出したＴ
ＡＧアドレスを比較し、一致しないときにＷＡＹＨＩＴ
０〜ＷＡＹ ＨＩＴ３信号１３ａ’〜１３ｄ’を外部回
路とトレース回路部７に出力する。
した第１の実施例の各ＷＡＹ別ＨＩＴカウンタ９ａ〜９
ｄの代わりに各ＷＡＹ別ＭＩＳＳカウンタ９ａ’〜９
ｄ’を設けており、命令アドレス２のＴＡＧアドレス２
ａとＴＡＧアドレスアレイ５ａ〜５ｄから読み出したＴ
ＡＧアドレスを比較し、一致しないときにＷＡＹＨＩＴ
０〜ＷＡＹ ＨＩＴ３信号１３ａ’〜１３ｄ’を外部回
路とトレース回路部７に出力する。
【００７４】図１０は、図９に示したトレース回路部７
を拡大した図である。
を拡大した図である。
【００７５】ＷＡＹ０ ＭＩＳＳ〜ＷＡＹ３ ＭＩＳＳ
信号１３ａ’〜１３ｄ’が各ＷＡＹ別ＭＩＳカウンタ９
ａ'〜９ｄ'入力されている。
信号１３ａ’〜１３ｄ’が各ＷＡＹ別ＭＩＳカウンタ９
ａ'〜９ｄ'入力されている。
【００７６】これ以外の構成は図１に示した第１の実施
例と同様であるため、図１と同じ符号を付して示す。
例と同様であるため、図１と同じ符号を付して示す。
【００７７】本実施例は、アドレスをヒットした回数で
はなく、ミスした回数をカウントしている以外は第１の
実施例と同様であるので、構成や動作の詳しい説明は省
略する。
はなく、ミスした回数をカウントしている以外は第１の
実施例と同様であるので、構成や動作の詳しい説明は省
略する。
【００７８】以上のように、本実施例によれば、キャッ
シュメモリのエントリごと、またはＷＡＹ別のミス回数
を求めることができので、キャッシュメモリのＷＡＹ別
およびエントリ別の使用率とミス率を容易に求めること
ができる。
シュメモリのエントリごと、またはＷＡＹ別のミス回数
を求めることができので、キャッシュメモリのＷＡＹ別
およびエントリ別の使用率とミス率を容易に求めること
ができる。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
以下のような顕著な効果を奏する。
以下のような顕著な効果を奏する。
【００８０】（１）キャッシュメモリのエントリごと、
またはＷＡＹ別のヒット回数を求めることができ、これ
により、キャッシュメモリのＷＡＹ別エントリ別の使用
率およびヒット率等を容易に算出することができる。
またはＷＡＹ別のヒット回数を求めることができ、これ
により、キャッシュメモリのＷＡＹ別エントリ別の使用
率およびヒット率等を容易に算出することができる。
【００８１】（２）キャッシュメモリのエントリごと、
またはＷＡＹ別のミス回数を求めることができ、これに
より、キャッシュメモリのＷＡＹ別エントリ別の使用率
およびミス率等を容易に算出することができる。
またはＷＡＹ別のミス回数を求めることができ、これに
より、キャッシュメモリのＷＡＹ別エントリ別の使用率
およびミス率等を容易に算出することができる。
【００８２】（３）これらのデータを参考にすることに
より、より効率的なプログラム、高速なプログラムの作
成が容易となる。さらに、今後のキャッシュメモリの設
計をするにあたって重要なデータを提供できる。
より、より効率的なプログラム、高速なプログラムの作
成が容易となる。さらに、今後のキャッシュメモリの設
計をするにあたって重要なデータを提供できる。
【図１】本発明の第１の実施例の全体構成を示すブロッ
ク図である。
ク図である。
【図２】命令アドレスとそのＩＮＤＥＸアドレスとＴＡ
Ｇアドレスアレイの対応関係を示す図である。
Ｇアドレスアレイの対応関係を示す図である。
【図３】図１に示した各ＴＡＧメモリアドレスとキャッ
シュアドレスメモリの対応関係を示す図である。
シュアドレスメモリの対応関係を示す図である。
【図４】図１に示したトレース回路部を拡大した図であ
る。
る。
【図５】キャッシュメモリがヒットしたときの信号の流
れを示す図である。
れを示す図である。
【図６】トレース回路部の信号の流れを示す図である。
【図７】ＴＡＧアドレスの更新するときの信号の流れを
示す図である。
示す図である。
【図８】トレース回路部の信号の流れを示す図である。
【図９】本発明の第２の実施例の全体構成を示す図であ
る。
る。
【図１０】図９に示したトレース回路部を拡大した図で
ある。
ある。
１ ＷＡＹ別ＨＩＴカウンタ
１’ ＷＡＹ別ＭＩＳＳカウンタ
２ 命令アドレス
２ａ ＴＡＧアドレス
２ｂ ＩＮＤＥＸアドレス
２ｃ Ｂｌｏｃｋアドレス
３ａ ＷＡＹ更新用ＩＮＤＥＸ信号
３ｂ，３ｃ，３ｄ，３ｅ，１６ ＷＡＹ更新用ＤＡＴＡ
（ＷＥ）信号 ３ｆ ＷＡＹ更新用ＤＡＴＡ（ＴＡＧ） ４，８，１１ セレクタ ５ａ，５ｂ，５ｃ，５ｄ ＴＡＧアドレスアレイ ６ａ，６ｂ，６ｃ，６ｄ コンパレータ ７ トレース回路部 ９ａ，９ｂ，９ｃ，９ｄ 各ＷＡＹ別ＨＩＴカウンタ ９ａ’，９ｂ’，９ｃ’，９ｄ’ 各ＷＡＹ別ＨＩＴカ
ウンタ １０ａ,１０ｂ，１０ｃ，１０ｄ，１２ トレース用Ｒ
ＡＭ １１ａ,１１ｂ，１１ｃ，１１ｄ ＴＡＧアドレス １２ａ ＷＡＹＷＥ０〜ＷＡＹＷＥ３ １２ｂ ＴＡＧアドレス０〜ＴＡＧアドレス３ １２ｃ ＩＮＤＥＸ０〜ＩＮＤＥＸｎ １２ｄ カウント値０〜カウント値ｎ １３ａ,１３ｂ，１３ｃ，１３ｄ ＷＡＹＨＩＴ信号 １３ａ’,１３ｂ’，１３ｃ’，１３ｄ’ ＷＡＹＭＩ
ＳＳ信号 １４ 登録用カウンタ １５ａ,１５ｂ，１５ｃ，１５ｄ 読み出しＤＡＴＡ
（ＴＡＧ）ＷＡＹ０〜ＷＡＹｎ信号 ２０ａ，２０ｂ，２０ｃ，２０ｄ キャッシュメモリ ２１ａ，２１ｂ，２１ｃ，２１ｄ ＴＡＧアドレス
（ＷＥ）信号 ３ｆ ＷＡＹ更新用ＤＡＴＡ（ＴＡＧ） ４，８，１１ セレクタ ５ａ，５ｂ，５ｃ，５ｄ ＴＡＧアドレスアレイ ６ａ，６ｂ，６ｃ，６ｄ コンパレータ ７ トレース回路部 ９ａ，９ｂ，９ｃ，９ｄ 各ＷＡＹ別ＨＩＴカウンタ ９ａ’，９ｂ’，９ｃ’，９ｄ’ 各ＷＡＹ別ＨＩＴカ
ウンタ １０ａ,１０ｂ，１０ｃ，１０ｄ，１２ トレース用Ｒ
ＡＭ １１ａ,１１ｂ，１１ｃ，１１ｄ ＴＡＧアドレス １２ａ ＷＡＹＷＥ０〜ＷＡＹＷＥ３ １２ｂ ＴＡＧアドレス０〜ＴＡＧアドレス３ １２ｃ ＩＮＤＥＸ０〜ＩＮＤＥＸｎ １２ｄ カウント値０〜カウント値ｎ １３ａ,１３ｂ，１３ｃ，１３ｄ ＷＡＹＨＩＴ信号 １３ａ’,１３ｂ’，１３ｃ’，１３ｄ’ ＷＡＹＭＩ
ＳＳ信号 １４ 登録用カウンタ １５ａ,１５ｂ，１５ｃ，１５ｄ 読み出しＤＡＴＡ
（ＴＡＧ）ＷＡＹ０〜ＷＡＹｎ信号 ２０ａ，２０ｂ，２０ｃ，２０ｄ キャッシュメモリ ２１ａ，２１ｂ，２１ｃ，２１ｄ ＴＡＧアドレス
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08
G06F 11/22 - 11/34
Claims (6)
- 【請求項１】 複数のＷＡＹから構成されるキャッシュ
メモリにおいて、該キャッシュメモリの使用効率を測定
するために前記各ＷＡＹごとに複数存在する前記キャッ
シュメモリのＴＡＧアドレスが格納されたＴＡＧアドレ
スアレイを有し、該ＴＡＧアドレスアレイのエントリに
登録されているアドレスをヒットした回数をカウントす
るＷＡＹ別ＨＩＴカウンタであって、 前記ＷＡＹ別ＨＩＴカウンタは、前記エントリがヒット
されるごとにインクリメントされる第１のカウンタと、 前記第１のカウンタがカウントしたカウント値が格納さ
れる第１のＲＡＭと、 前記ＴＡＧアドレスアレイの内容が更新されるごとに更
新前のＴＡＧアドレスおよび前記第１のＲＡＭに格納さ
れたカウント値が登録される第２のＲＡＭと、 前記第２のＲＡＭへの登録アドレスを生成する第２のカ
ウンタと、 を具備することを特徴とするＷＡＹ別ＨＩＴカウンタ。 - 【請求項２】 請求項１に記載のＷＡＹ別ＨＩＴカウン
タにおいて、 前記第１のＲＡＭの内容は、前記ＴＡＧアドレスアレイ
をアクセスする信号と同じ信号でアクセスされ、該ＴＡ
ＧアドレスアレイがいずれかのＷＡＹでヒットすると、
読み出した値を前記第１のカウンタでＨＩＴしたＷＡＹ
に対応するカウンタのみインクリメントして、その他の
ＷＡＹに対応するカウンタはそのままの値で前記読み出
した値を読み出した同じ領域に書き込むことを特徴とす
るＷＡＹ別ＨＩＴカウンタ。 - 【請求項３】 請求項１に記載のＷＡＹ別ＨＩＴカウン
タにおいて、 前記第２のＲＡＭの内容は、前記ＴＡＧアドレスアレイ
の内容が更新されるごとに、更新されるエントリにおけ
る更新前のＴＡＧアドレスおよび前記第１のＲＡＭに登
録された対応するエントリ上のカウント値が登録される
ことを特徴とするＷＡＹ別ＨＩＴカウンタ。 - 【請求項４】 請求項１に記載のＷＡＹ別ＨＩＴカウン
タのカウント方法であって、 ＴＡＧごとにヒット数をカウントする場合は、ヒットす
るごとに前記第１のカウンタがインクリメントされ、Ｔ
ＡＧアドレスが更新されると前記第１のカウンタの内容
がリセットされて、前記第２のＲＡＭに更新前のＴＡＧ
アドレスおよび更新前に前記第１のＲＡＭに格納された
カウント値が登録され、前記エントリごとにヒット数を
カウントする場合は、ヒットするごとに前記第１のカウ
ンタがインクリメントされ、ＴＡＧアドレスが更新され
ても前記第１のカウンタの内容がリセットされずそのま
まカウントを続けることを特徴とするＷＡＹ別ＨＩＴカ
ウンタのカウント方法。 - 【請求項５】 複数のＷＡＹから構成されるキャッシュ
メモリにおいて、前記各ＷＡＹごとに複数存在する前記
キャッシュメモリのＴＡＧアドレスが格納されたＴＡＧ
アドレスアレイを有し、該ＴＡＧアドレスアレイのエン
トリに登録されているアドレスをミスした回数をカウン
トして該キャッシュメモリの使用効率を測定するＷＡＹ
別ＭＩＳＳカウンタであって、 前記ＷＡＹ別ＭＩＳＳカウンタは、前記エントリをミス
するごとにインクリメントされる第１のカウンタと、 前記第１のカウンタがカウントしたカウント値が格納さ
れる第１のＲＡＭと、 前記ＴＡＧアドレスアレイの内容が更新されるごとに更
新前のＴＡＧアドレスおよび前記第１のＲＡＭに格納さ
れたカウント値が登録される第２のＲＡＭと、 前記第２のＲＡＭへの登録アドレスを生成する第２のカ
ウンタと、 を具備することを特徴とするＷＡＹ別ＭＩＳＳカウン
タ。 - 【請求項６】 請求項５に記載のＷＡＹ別ＭＩＳＳカウ
ンタのカウント方法であって、 ＴＡＧごとにミス数をカウントする場合は、ミスするご
とに前記第１のカウンタがインクリメントされ、ＴＡＧ
アドレスが更新されると前記第１のカウンタの内容がリ
セットされて、前記第２のＲＡＭに更新前のＴＡＧアド
レスおよび更新前に前記第１のＲＡＭに格納されたカウ
ント値が登録され、前記エントリごとにミス数をカウン
トする場合は、ミスするごとに前記第１のカウンタがイ
ンクリメントされ、ＴＡＧアドレスが更新されても前記
第１のカウンタの内容がリセットされずそのままカウン
トを続けることを特徴とするＷＡＹ別ＭＩＳＳカウンタ
のカウント方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01734599A JP3522140B2 (ja) | 1999-01-26 | 1999-01-26 | Ｗａｙ別ｈｉｔ／ｍｉｓｓカウンタおよびそのカウント方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01734599A JP3522140B2 (ja) | 1999-01-26 | 1999-01-26 | Ｗａｙ別ｈｉｔ／ｍｉｓｓカウンタおよびそのカウント方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000215104A JP2000215104A (ja) | 2000-08-04 |
| JP3522140B2 true JP3522140B2 (ja) | 2004-04-26 |
Family
ID=11941474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01734599A Expired - Fee Related JP3522140B2 (ja) | 1999-01-26 | 1999-01-26 | Ｗａｙ別ｈｉｔ／ｍｉｓｓカウンタおよびそのカウント方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3522140B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10599210B2 (en) | 2017-06-29 | 2020-03-24 | Samsung Electronics Co., Ltd. | Processor, computing device including the same and method of selecting low power mode of the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1866771B1 (en) | 2005-03-31 | 2012-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Arithmetic processing device and electronic appliance using arithmetic processing device |
| JP2007206806A (ja) * | 2006-01-31 | 2007-08-16 | Matsushita Electric Ind Co Ltd | キャッシュ観測装置、プロセッサの解析方法およびキャッシュメモリ |
| WO2012169142A1 (en) | 2011-06-09 | 2012-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Cache memory and method for driving the same |
| JP6012263B2 (ja) | 2011-06-09 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
-
1999
- 1999-01-26 JP JP01734599A patent/JP3522140B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10599210B2 (en) | 2017-06-29 | 2020-03-24 | Samsung Electronics Co., Ltd. | Processor, computing device including the same and method of selecting low power mode of the same |
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|---|---|
| JP2000215104A (ja) | 2000-08-04 |
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