TWI615714B - 信號處理電路、電子裝置和半導體裝置 - Google Patents

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Abstract

一種信號處理電路包含記憶體、及配置成控制記憶體的控制部。控制部包含包括複數資料鎖存端的依電性記憶體電路、電連接至複數資料鎖存端中之一的第一非依電性記憶體電路、電連接至複數資料鎖存端中之另一資料鎖存端的第二非依電性記憶體電路、以及預充電電路，預充電電路具有供應高電源電位的一半電位給複數資料鎖存端中之一及其它端的功能。第一非依電性記憶體電路及第二非依電性記憶體電路均包含電晶體及電容器，電晶體具有包括氧化物半導體的通道形成區，電容器連接至因關閉電晶體而被帶入浮動狀態的節點。

Description

信號處理電路、電子裝置和半導體裝置
本發明關於包含即使電力關閉時仍然能保持儲存的邏輯狀態的記憶體電路之信號處理電路、以及關於使用信號處理電路之電子裝置。此外，本發明關於包含即使電力關閉時仍然能保持儲存的邏輯狀態的記憶體電路之信號處理電路的驅動方法。
例如中央處理單元(CPU)等信號處理電路視其所要的應用而在結構上變化。信號處理電路通常具有用於儲存資料或程式的主記憶體及例如暫存器及快取記憶體等其它記憶體電路。
舉例而言，暫存器具有暫時保持資料以執行算術處理或是保持程式執行狀態的功能。此外，快取記憶體位於算術電路與主記憶體之間，以降低對低速主記憶體的存取以及加速算術處理。
在例如暫存器或快取記憶體等信號處理電路中的記憶體電路中，資料的讀取及寫入需要以高於主記憶體中的速度執行。因此，一般而言，使用正反器等作為暫存器，以及，使用靜態隨機存取記憶體(SRAM)等作為快取記憶體。亦即，以停止供應電源電壓後資料會遺失的依電性記憶體電路用於例如暫存器或快取記憶體等記憶體電路中。
此外，為了抑制功耗，已建議在資料未輸入/輸出的 期間暫時停止供應電源電壓給信號處理電路之方法(舉例而言，請參考專利文獻1)。
在專利文獻1中，非依電性記憶體電路設於例如暫存器或快取記憶體等依電性記憶體電路的周邊。當停止電源電壓供應給信號處理電路時，資料暫時儲存在非依電性記憶體電路中。
同時，近年來，具有半導體特性的金屬氧化物(也稱為氧化物半導體)引起注意。氧化物半導體能應用至電晶體(舉例而言，請參考專利文獻2及3)。
〔參考文獻〕 〔專利文獻〕
〔專利文獻1〕日本公開專利申請號2010-124290
〔專利文獻2〕日本公開專利申請號2007-123861
〔專利文獻3〕日本公開專利申請號2007-096055
在具有專利文獻1中揭示的結構之信號處理電路中，以鐵電材料用於包含在非依電性記憶體電路中的記憶元件。
在使用鐵電材料形成的記憶元件中，鐵電材料因重複的資料寫入而疲勞，這會造成例入寫入錯誤等問題。結果，在使用鐵電材料形成的記憶元件中，重寫次數受限。
在使用快閃記憶體作為非依電性記憶體電路的情形中 ，施加高電壓以產生穿隧電流，因而執行電子的注入或釋放。因此，有記憶體電路因重複地執行資料寫入及資料讀取而強烈變差的問題。基於此理由，在使用快閃記憶體作為非依電性記憶體電路的情形中，重寫次數受限。此外，使用快閃記憶體的非依電性記憶體電路的資料處理速度低。
在當停止電源電壓供應至信號處理電路時依電性記憶體電路中的資料儲存於外部記憶裝置的信號處理電路中，要耗費長時間以將資料從外部記憶裝置返還至依電性記憶體電路。因此，此信號處理電路不適合為降低耗電而短時間關閉電力。
慮及上述問題，本發明的一實施例的一目的是提供信號處理電路，其具有即使在電力關閉後儲存的邏輯狀態仍然不會遺失的結構。
本發明的一實施例的另一目的是提供信號處理電路的驅動方法，所述信號處理電路具有即使在電力關閉後儲存的邏輯狀態仍然不會遺失的結構。
本發明的一實施例是信號處理電路，其包含記憶體及配置成控制記憶體的控制部。控制部包含：包括複數資料鎖存端的依電性記憶體電路、電連接至複數資料鎖存端之一的第一非依電性記憶體電路、電連接至複數資料鎖存端中之其它資料鎖存端的第二非依電性記憶體電路、以及具有供應高電源電位的一半電位給複數資料鎖存端中之一及其它資料鎖存端的功能之預充電電路。每一第一非依電性 記憶體電路及第二非依電性記憶體電路均包含電晶體及電容器，所述電晶體具有包含氧化物半導體的通道形成區，所述電容器電連接至因關閉電晶體而被帶入浮動狀態的節點。在本說明書中，「半導體裝置」意指使用半導體特性運作的裝置；使用半導體電路及半導體元件之電光裝置、以及電子裝置都包含在半導體裝置中。
本發明的另一實施例是信號處理電路，其包含記憶體及配置成控制記憶體的控制部。控制部包含：包括複數資料鎖存端的依電性記憶體電路、電連接至複數資料鎖存端之一的複數第一非依電性記憶體電路、電連接至複數資料鎖存端中之其它資料鎖存端的複數第二非依電性記憶體電路、以及具有供應高電源電位的一半電位給複數資料鎖存端中之一及其它資料鎖存端的功能之預充電電路。複數第一非依電性記憶體電路及複數第二非依電性記憶體電路中的每一非依電性記憶體電路均包含電晶體及電容器，所述電晶體具有包含氧化物半導體的通道形成區，所述電容器電連接至因關閉電晶體而被帶入浮動狀態的節點。
本發明的另一實施例是信號處理電路，其包含記憶體及配置成控制記憶體的控制部。控制部包含：包括複數資料鎖存端的依電性記憶體電路、電連接至複數資料鎖存端之一的第一非依電性記憶體電路、電連接至複數資料鎖存端中之其它資料鎖存端的第二非依電性記憶體電路、以及具有供應高電源電位的一半電位給複數資料鎖存端中之一及其它資料鎖存端的功能之預充電電路。第一非依電性記 憶體電路及第二非依電性記憶體電路中的每一非依電性記憶體電路均包含電晶體及電容器，所述電晶體具有包含氧化物半導體的通道形成區，所述電容器電連接至因關閉電晶體而被帶入浮動狀態的節點。依電性記憶體電路作為正反器電路的鎖存電路。
在本發明的任何上述實施例中，第一非依電性記憶體電路可以具有保持從依電性記憶體電路寫入的資料信號的功能，以及第二非依電性記憶體電路可以具有保持從依電性記憶體電路寫入的資料信號的功能。
在本發明的任何上述實施例中，第一非依電性記憶體電路及第二非依電性記憶體電路可以具有保持彼此不同的資料信號的功能。
在本發明的任何上述實施例中，控制部可以包含控制電路、算術電路、及暫存器中至少之一。
在本發明的任何上述實施例中，記憶體可以包含以矩陣配置的多數第三非依電性記憶體電路。
根據本發明的一實施例，即使在停止供應電源電壓給信號處理電路之後，信號處理電路仍然能長時間地保持資料信號。因此，使用僅在需要時供應電源電壓的驅動方法(也稱為常關驅動法)；因此，信號處理電路的耗電能大幅降低。
由於信號處理電路包含依電性記憶體電路及分別連接至依電性記憶體電路的複數資料鎖存端(也稱為二端)中之一及其它資料鎖存端的成對的非依電性記憶體電路，所 以，非依電性記憶體電路中的電晶體在依電性記憶體電路的二端上具有相同程度的功效。因此，依電性記憶體電路中資料信號的寫入及讀取較不受非依電性記憶體電路中的電晶體影響。
此外，由於信號處理電路包含依電性記憶體電路及分別連接至依電性記憶體電路的複數資料鎖存端中之一及其它資料鎖存端的成對的非依電性記憶體電路，所以，成對的非依電性記憶體電路能保持彼此不同的資料信號。
此外，正好在選取電源電壓供應至模組之後，信號處理電路能藉由使用保持的資料信號來啟始預定處理。因此，在信號處理電路中，能縮短從選取電源電壓的供應至預定處理開始的時間。
此外，使用被供予電源電壓的模組中的依電性記憶體電路以執行預定處理；因此，能增進信號處理電路的存取速度。此外，使用資料寫入次數高的高度可靠的電路以作為用於信號處理電路的非依電性記憶體電路；因此，能增進信號處理電路的耐久性及可靠度。
此外，根據本發明的一實施例，能採用一結構，其中，在例如控制電路、算術電路、或暫存器等每一模組中，設置依電性記憶體電路及成對的非依電性記憶體電路用以儲存保持於依電性記憶體電路中的資料信號，其中，非依電性記憶體電路設置在記憶體中，以及，其中，電源電路控制電源電壓對每一模組的供應。
在具有上述結構的信號處理電路中，不用在模組之間 移動資料信號，即可執行電源電壓供應停止之前及之後資料信號的輸入及待命。因此，不必提供特別的信號路徑(例如路徑或掃描路徑)以用於執行模組之間的資料信號的輸入及待命，因此，容易增加信號處理電路中的電路大小。
於下，將參考附圖，詳述本發明的實施例。能以不同模式來使用本發明的結構，以及，習於此技藝者容易瞭解，在不悖離本發明的精神及範圍之下，可以以各種方式修改此處揭示的模式及細節。因此，本發明不應被解釋成侷限於實施例的說明。
注意，在下述本發明的結構中，在不同圖式中，相同的部份由相同代號表示。
注意，在某些情形中為了清楚起見，實施例的圖式等中所示的每一結構的尺寸、層厚度、信號波型、及區域放大表示。因此，本發明的實施例不侷限於這些比例。
注意，舉例而言，在使用具有不同極性的電晶體的情形中或是在電路操作時電流方向改變的情形中，「源極」和「汲極」的功能可以互換。因此，在本說明書中，使用「源極」和「汲極」之術語以分別代表汲極和源極。
注意，當清楚說明「A及B連接」時，其係包含A及B電連接的情形、A及B功能上連接的情形、以及A及B直接連接的情形。
此外，「電連接」之說明包含複數個元件經由「具有任何電功能的物體」而連接之情形。只要可以在經由物體而連接的複數個元件之間傳送及接收電信號，則對於「具有任何電功能的物體」並無特別限定。
此外，即使當獨立的元件在電路圖中彼此電連接時，仍有一導體膜具有多數元件的功能之情形，例如部份佈線作為電極或端子的情形。在本說明書中，「電連接」之說明依其類別包含一導體膜具有多數元件的功能之情形。
注意，在說明元件之間的實體關係時，「在...之上」及「在...之下」等詞不一定分別意指「直接在...之上」及「直接在...之下」。舉例而言，「在閘極絕緣膜之上的閘極電極」的說明意指在閘極絕緣膜與閘極電極之間有其它元件的情形。
注意，在本說明書中，使用「第一」、「第二」、「第三」、至「第n」(n是自然數)等詞以避免元件之間的混淆，但非以數字方式限定元件。
(實施例1)
在本實施例中，將參考圖1A和1B、圖2、圖3、圖4、圖5A及5B、圖6A和6B、及圖7A和7B，說明信號處理電路的實例及信號處理電路的驅動方法。
注意，信號處理電路依其類別包含例如CPU、微處理器、影像處理電路、數位信號處理器(DSP)、及現場可編程閘陣列(FPGA)等大型積體電路(LSI)。
將參考圖1A，說明信號處理電路的結構實例。圖1A是方塊圖，顯示信號處理電路的結構。
信號處理電路120包含解碼器電路122、控制電路124、算術電路126(也稱為算術邏輯單元(ALU))、暫存器128、記憶體130、及電源電路132。
解碼器電路122將命令解碼。此外，解碼器電路122具有一功能，當停止供應電源電壓給記憶體130時，能輸入控制信號至電源電路132或控制電路124以回應來自外部的輸入。此外，解碼器電路122可以具有計數器(或計時器)，以及，具有一功能，當停止供應電源電壓給記憶體130時，藉由使用計數器(或計時器)以輸入控制信號至電源電路132或控制電路124。
控制電路124根據經過解碼的命令，控制算術電路126、暫存器128、及記憶體130。
暫存器128暫時地儲存輸入至算術電路126的資料信號及自算術電路126輸出的資料信號。
也在算術電路126與記憶體130之間執行資料信號的輸入及輸出。記憶體130可以作為用於儲存資料信號或程式的主記憶體。
電源電路132由解碼器電路122控制，以及，電源電路132控制電源電壓對控制電路124、算術電路126、暫存器128、及記憶體130的供應。注意，控制電路124、算術電路126、暫存器128、及記憶體130可以均稱為模組。此處，電源電路132能選取供應或停止電源電壓給每 一模組。
舉例而言，電源電路132停止供應電源電壓給所有模組(控制電路124、算術電路126、暫存器128、及記憶體130)。此外，電源電路132能供應電源電壓給所有模組。此外，電源電路132能選擇性地供應電源電壓給某些模組(算術電路126、控制電路124、暫存器128、及記憶體130中至少之一)，並停止電源電壓供應至其它模組。
接著，將參考圖2，說明可以應用至包含於信號處理電路120中的控制電路124、算術電路126、及暫存器128之結構的實例。此處，控制電路124、算術電路126、及暫存器128中至少之一包含依電性記憶體電路及對應於依電性記憶體電路之成對的非依電性記憶體電路。注意，控制電路124、算術電路126、及暫存器128也總稱為控制部。
圖2顯示用於儲存1位元資料信號的依電性記憶體電路200設有圖1B中的二非依電性記憶體電路100(非依電性記憶體電路100-1及非依電性記憶體電路100-2)之實例。
依電性記憶體電路200、非依電性記憶體電路100-1、及非依電性記憶體電路100-2形成隨機存取記憶體(DRAM)電路。
<依電性記憶體電路的結構>
依電性記憶體電路200包含至少二算術電路，以及具有回饋回路，其中，這些算術電路中之一的輸出輸入至這些算術電路中的其它算術電路，以及，這些算術電路中的其它算術電路的輸出輸入至這些算術電路中之一。以具有回饋回路、正反器電路及鎖存電路的記憶體電路的實例為例說明。
在圖2中，依電性記憶體電路200包含算術電路202及算術電路204，以及，具有回饋回路，其中，算術電路202的輸出輸入至算術電路204，以及算術電路204的輸出輸入至算術電路202。
舉例而言，使用反相器電路及NAND(反及)電路作為算術電路202及算術電路204。
<非依電性記憶體電路的結構>
將參考圖1B，說明非依電性記憶體電路100的結構。
在圖1B中，非依電性記憶體電路100包含電晶體102及電容器104。注意，記憶體130包含圖1B中所示的非依電性記憶體電路100。
電晶體102的閘極連接至端子W。電晶體102的源極和汲極中之一連接至端子B。電晶體102的源極和汲極中之另一極電連接至電容器104的一端。電容器104的另一端連接至端子C。
此處，使用具有顯著低的關閉狀態電流的電晶體作為 電晶體102。
電容器104的一端連接至因關閉電晶體102時被帶入浮動狀態的節點。
藉由根據資料信號而控制電容器104的一端之電位(對應於電位的電荷量)，以將資料儲存在非依電性記憶體電路100中。舉例而言，當預定電荷保持在電容器104中的狀態對應於資料「1」以及當預定電荷未被保持在電容器104中的狀態對應於資料「0」時，能儲存1位元的資料信號。
此處，關於具有相當低的關閉狀態電流之電晶體102，能夠使用通道形成區形成在具有能帶隙比矽還寬的半導體所形成的層或基底中之電晶體。化合物半導體可為能帶隙比矽還寬的半導體。化合物半導體的實例包含氧化物半導體及氮化物半導體。舉例而言，使用通道形成區形成於氧化物半導體中的電晶體。
氧化物半導體較佳地含有銦(In)及鋅(Zn)中至少之一。特別地，氧化物半導體較佳地含有In和Zn。關於用於降低使用氧化物半導體形成的電晶體的電特徵變異之穩定物，較佳地添加鎵(Ga)至氧化物半導體。較佳地含有錫(Sn)作為穩定物。較佳地含有鉿(Hf)作為穩定物。較佳地含有鋁(Al)作為穩定物。
關於其它穩定物，可以含有例如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩( Tm)、鐿(Yb)、或鎦(Lu)等一或多種類鑭元素。
關於氧化物半導體，舉例而言，可以使用氧化銦；氧化錫；氧化鋅；例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、或In-Ga為基礎的氧化物等二成份金屬氧化物；例如In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、或In-Lu-Zn為基礎的氧化物等三成分金屬氧化物；或是，例如In-Sn-Ga-Zn為基礎的氧化物、In-Hf-Ga-Zn為基礎的氧化物、In-Al-Ga-Zn為基礎的氧化物、In-Sn-Al-Zn為基礎的氧化物、In-Sn-Hf-Zn為基礎的氧化物、或In-Hf-Al-Zn為基礎的氧化物等四成分金屬氧化物。
此外，任何上述氧化物半導體可以含有In、Ga、Sn、及Zn以外的其它要素，例如SiO2。
注意，此處，舉例而言，「In-Ga-Zn為基礎的氧化物 」意指含有In、Ga、及Zn作為主成分的氧化物，且對於In、Ga、及Zn的比例並無特別限定。In-Ga-Zn為基礎的氧化物可以含有In、Ga、及Zn以外的金屬元素。
當沒有電場時，In-Ga-Zn為基礎的氧化物具有足夠高的電阻，且關閉狀態電流因而充份地降低。此外，也具有高場效遷移率，In-Ga-Zn為基礎的氧化物適用於半導體材料。
或者，可以使用InMO3(ZnO)m(m>0，且m不是整數)表示的材料作為氧化物半導體。注意，M代表選自Ga、Fe、Mn、及Co之一或更多金屬元素。又或者，可以使用In3SnO5(ZnO)n(n>0，n是整數)表示的材料作為氧化物半導體。
注意，氧化物半導體不限於上述，可以根據所需的半導體特性(遷移率、臨界電壓、變異、等等)而使用具有適當成分的材料。為了取得所需半導體特性，較佳的是將載子密度、雜質濃度、缺陷密度、金屬元素相對於氧的原子比、原子間距離、密度、等等設定為適當的。
舉例而言，以In-Sn-Zn為基礎的氧化物相當容易取得高遷移率。也在使用In-Ga-Zn為基礎的氧化物之情形中，藉由降低塊體中缺陷密度能增加遷移率。
此處，舉例而言，「具有原子比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物之成分是在具有原子比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物之成分的鄰近」之說明，意指a、b、及c滿足下述關係：(a-A)2+(b-B )2+(c-C)2≦r2，舉例而言，r是0.05。同理可用於其它氧化物。
此外，氧化物半導體可以是單晶或非單晶。在非單晶的情形中，氧化物半導體可以是非晶的或多晶的。此外，氧化物半導體可以具有包含具有結晶性部份的非晶結構或非非晶結構。
非晶氧化物半導體相當容易具有平坦表面。因此，藉由使用非晶氧化物半導體以製造電晶體時，能抑制介面散射，以及，相當容易取得相當高的遷移率。
在結晶氧化物半導體中，塊體中的缺陷進一步降低。此外，藉由增進表面平坦度，結晶氧化物半導體具有高於非晶氧化物半導體的遷移率。
為了增進表面平坦度，氧化物半導體較佳地形成於平坦表面上。具體而言，氧化物半導體較佳地形成於平均表面粗糙度(Ra)小於或等於1 nm、較佳的是小於或等於0.3nm、又較佳的是小於或等於0.1 nm之表面上。
注意，藉由將JIS B 0601定義的中心線平均粗糙度擴張成三維而可應用至平面，取得Ra。Ra可以表示為「從參考表面至指定表面的偏差絕對值的平均值」且由下述公式界定。
Figure TWI615714BD00001
在上述公式中，S0代表測量平面的面積(由座標(x1,y1)、(x1,y2)、(x2,y1)、及(x2,y2)表示的四點所界定的長方形區)。Z0代表測量平面的平均高度。使用原子力顯微鏡(AFM)，測量Ra。
圖1B顯示使用通道形成區形成在氧化物半導體中的電晶體作為電晶體102的實例。如圖1B中示，通道形成區形成在氧化物半導體中的電晶體以符號「OS」表示。
藉由關閉非依電性記憶體電路100中具有顯著關閉狀態電流之電晶體，即使在停止供應電源電壓的供應之後，電容器一端的電位仍然能長時間地保持。因此，在使用此非依電性記憶體電路的記憶體中，不需要週期性地重寫資料信號的操作(也稱為更新操作)或是更新操作的頻率可以顯著地降低。
此外，非依電性記憶體電路100依下述方式儲存資料信號：對應於資料信號的信號電位輸入至預定節點(電容器104的節點端)，具有顯著小的關閉狀態電流之電晶體102關閉，以及，使節點進入浮動狀態。在非依電性記憶體電路100中，因而能夠降低導因於資料信號的重複重寫之記憶元件疲勞以及增加能重寫資料信號的次數。
(驅動非依電性記憶體電路的方法)
將說明圖1B中所示的非依電性記憶體電路100的驅動方法。
在非依電性記憶體電路100中，電晶體102開啟以回 應輸入至端子W的控制信號(EN)，對應於資料信號的信號位準輸入至端子B。信號位準輸入至電容器104的一端。
然後，當電晶體102關閉以回應輸入至端子W的控制信號(EN)時，資料信號被保持。
此處，由於電晶體102的關閉狀態電流顯著小，所以，即使在停止電源電壓的供應之後，電容器104的一端之電位仍能長時間地保持。
以下述方式，從非依電性記憶體電路100讀取資料信號：電晶體102開啟以回應輸入至端子W的控制信號(EN)，以及，從端子B偵測電容器104的一端的電位(或是對應於電位之電荷量)。
<依電性記憶體電路及非依電性記憶體電路的結構>
如圖2所示，非依電性記憶體電路100-1的端子B連接至算術電路202的輸出端與算術電路204的輸入端。非依電性記憶體電路100-2的端子B連接至算術電路202的輸入端與算術電路204的輸出端。
此外，預充電電路206連接至非依電性記憶體電路100-1的端子B及非依電性記憶體電路100-2的端子B。預充電信號(S-PRE)從預充電信號輸入端PRE輸入至預充電電路206。預充電電路206也被供予來自預充電電源線220的高電源電位(Vdd)的一半電位(Vdd/2)。
控制信號(EN1)輸入至非依電性記憶體電路100-1的 端子W。控制信號(EN2)輸入至非依電性記憶體電路100-2的端子W。
相同的電位可以輸入至非依電性記憶體電路100-1的端子C及非依電性記憶體電路100-2的端子C。舉例而言，接地電位供應至端子C。
<驅動依電性記憶體電路及非依電性記憶體電路的方法>
將參考圖3、圖4、圖5A及圖5B、圖6A及6B、以及圖7A及7B，說明包含依電性記憶體電路200、圖2中所示的非依電性記憶體電路100-1、及非依電性記憶體電路100-2之信號處理電路、以及驅動信號處理電路的方法。
圖3顯示本實施例中所述的信號處理電路。
在圖3中，非依電性記憶體電路100-1包含具有顯著小的關閉狀態電流之電晶體312及電容器314。
電晶體312的源極和汲極中之一連接至依電性記憶體電路334的一資料鎖存端。電晶體312的源極和汲極中之另一者連接至電容器314的一端。控制信號(EN1)輸入至電晶體312的閘極。
非依電性記憶體電路100-2包含具有顯著小的關閉狀態電流之電晶體322及電容器324。
電晶體322的源極和汲極中之一連接至依電性記憶體電路334的另一資料鎖存端。電晶體322的源極和汲極中之另一者連接至電容器324的一端。控制信號(EN2)輸入 至電晶體322的閘極。
注意，電晶體312及電晶體322均對應於圖1B中的電晶體102。電容器314及電容器324均對應於圖1B中的電容器104。
圖3中的接地圖形符號標示連接至整個電路的參考電位。
具有顯著小的關閉狀態電流之電晶體312和322在相同製程中製造。
舉例而言，藉由同一導體膜的蝕刻，形成這些電晶體的閘極電極；藉由同一導體膜的蝕刻，形成這些電晶體的源極電極和汲極電極；藉由同一半導體層的蝕刻，形成這些電晶體的主動層(形成通道形成區的半導體層)。
此外，電容器314及電容器324在相同製程中製造。
舉例而言，藉由蝕刻同一導體膜，形成作為這些電容器的一端之電極；藉由蝕刻同一絕緣膜，形成這些電容器的介電層；以及，藉由蝕刻同一導體膜，形成作為這些電容器的另一端之電極。
如圖3所示，預充電電路206包含電晶體210、電晶體212、及連接至這些電晶體的預充電電源線220。
電晶體210的源極和汲極中之一連接至電晶體312的源極和汲極中之一。電晶體210的源極和汲極中之另一極連接至預充電電源線220。預充電信號(S-PRE)從預充電信號輸入端PRE輸入至電晶體210的閘極。
電晶體212的源極和汲極中之一連接至電晶體322的 源極和汲極中之一。電晶體212的源極和汲極中之另一極連接至預充電電源線220。預充電信號(S-PRE)從預充電信號輸入端PRE輸入至電晶體212的閘極。
高電源電位(Vdd)的一半電位(Vdd/2)供應至預充電電源線220。
此外，圖3顯示反相器電路330、反相器電路331、切換電路332、依電性記憶體電路334、切換電路336、及緩衝器電路338。
切換電路332控制輸入端D與依電性記憶體電路334之間的連接。具體而言，當切換電路332處於開啟狀態時，資料信號經由處於開啟狀態的切換電路332而從輸入端D輸入至依電性記憶體電路334的另一資料鎖存端。當切換電路332處於關閉狀態時，停止資料信號輸入至依電性記憶體電路334的另一資料鎖存端。
注意，從時脈信號輸入端CLK輸入的時脈信號(S-CLK)以及由反相器電路330將時脈信號反相而產生的信號(S-CLKb)，控制切換電路332的開/關狀態。
注意，從時脈信號輸入端CLK輸入的時脈信號(S-CLK)是以給定時間間隔在高(H)位準與低(L)位準之間交替的信號。
資料信號經由處於開啟狀態的切換電路332而從輸入端D輸入至依電性記憶體電路334的另一資料鎖存端。或者，資料信號從非依電性記憶體電路100-2輸入至依電性記憶體電路334的另一資料鎖存端。
資料信號從非依電性記憶體電路100-1輸入至依電性記憶體電路334的一資料鎖存端。
此外，控制信號(RD)及由反相器電路331將控制信號(RD)反相而產生的信號從控制信號輸入端RD輸入至依電性記憶體電路334的其它輸入端。
資料信號經由切換電路336，從依電性記憶體電路334的一資料鎖存端輸入至緩衝器電路338。
依電性記憶體電路334對應於圖2中的依電性記憶體電路200。注意，將鎖存電路說明成圖3中的依電性記憶體電路334。
切換電路336控制依電性記憶體電路334的一資料鎖存與緩衝器電路338之間的連接。具體而言，當切換電路336處於開啟狀態時，資料信號從依電性記憶體電路334的一資料鎖存端輸入至緩衝器電路338。當切換電路336處於關閉狀態時，停止資料信號輸入至緩衝器電路338。
注意，從時脈信號輸入端CLK輸入的時脈信號(S-CLK)以及由反相器電路330將時脈信號反相而產生的信號(S-CLKb)，控制切換電路336的開/關狀態。
資料信號經由處於開啟狀態的切換電路336而從依電性記憶體電路334的一資料鎖存端輸入至緩衝器電路338。注意，舉例而言，使用鎖存電路作為緩衝器電路338。
此處，依電性記憶體電路334的一資料鎖存端、包含在非依電性記憶體電路100-1中的電晶體312的源極和汲極中之一、及切換電路336彼此連接的部份稱為節點M1 。依電性記憶體電路334的另一資料鎖存端、包含在非依電性記憶體電路100-2中的電晶體322的源極和汲極中之一、及切換電路332彼此連接的部份稱為節點M2。
接著，將參考圖4、圖5A及5B、圖6A及6B、以及圖7A及7B，說明驅動圖3中所示的信號處理電路的方法的實例。
圖4中的時序圖顯示高電電源佈線的電位(V)、時脈信號(S-CLK)的電位、輸入至輸入端D的資料信號(D)的電位、從輸出端Q輸出的資料信號(Q)的電位、控制信號(EN1)的電位、控制信號(EN2)的電位、電容器314的一端的電位(CAP1)、電容器324的一端的電位(CAP2)、節點M2的電位(M2)、節點M1的電位(M1)、預充電信號(S-PRE)的電位、及控制信號(RD)的電位。
關於圖4中的高電源佈線(V)，以H位準供應高電源電位(Vdd)，以及，以L位準供應低電源電位(Vss)。此處，滿足高電源電位(Vdd)>低電源電位(Vss)的關係。關於低電源電位(Vss)，舉例而言，可以設定為接地(GND)、0V、或整個電路的參考電位。
關於圖4中控制信號(EN1)的電位、控制信號(EN2)的電位、預充電信號(S-PRE)的電位、及控制信號(RD)的電位中的每一電位，當電位處於H位準時，信號是主動的，以及，當電位處於L位準時，信號是不主動的。
輸入至輸入端D的資料信號(D)的電位、從輸出端Q輸出的資料信號(Q)的電位、電容器314的一端的電位 (CAP1)、及電容器324的一端的電位(CAP2)均為資料信號的電位。
在圖4中，「X」意指信號的電位處於浮動狀態，這是導因於由時脈信號(S-CLK)關閉的切換電路332及切換電路336。
首先，將參考圖5A，說明圖4中的週期T1。
在週期T1，當時脈信號(S-CLK)從時脈信號輸入端CLK輸入時，資料信號(Data A)從輸入端D經由切換電路332而輸入至依電性記憶體電路334的另一資料鎖存端。資料信號由依電性記憶體電路334的回饋回路保持。然後，從依電性記憶體電路334的回饋回路輸出的資料信號(Data A)經由緩衝器電路338而輸入至輸出端Q。
此時，控制信號(EN1)未輸入至電晶體312的閘極；因此，電晶體312處於關閉狀態。控制信號(EN2)未輸入至電晶體322的閘極；因此，電晶體322也處於關閉狀態。
類似地，預充電信號(S-PRE)未輸入至電晶體210及電晶體212的閘極；因此，電晶體210及電晶體212處於關閉狀態。
在圖4中，節點M1的電位(M1)是藉由將資料信號(Data A)反相而產生的信號(Data Ab)的電位，節點M2的電位(M2)是資料信號(Data A)的電位。
接著，將參考圖5B，說明圖4中的週期T2。
在週期T2中，控制信號(EN1)輸入至電晶體312的閘 極，以致於電晶體312開啟。然後，資料信號的反相信號從依電性記憶體電路334的一資料鎖存端經由處於開啟狀態的電晶體312，輸入至非依電性記憶體電路100-1中的電容器314的一端。
結果，被保持在依電性記憶體電路334中的資料信號能儲存在非依電性記憶體電路100-1中。依此方式，資料信號被保持在非依電性記憶體電路100-1中。
在圖4及圖5A和5B中的週期T1和T2中，資料信號由依電性記憶體電路334的回饋回路保持，然後，藉由開啟電晶體312，將資料信號儲存在非依電性記憶體電路100-1中；但是，本實施例不限於此。
在以依電性記憶體電路334的回饋回路保持資料信號的同時，藉由開啟電晶體312，將資料信號儲存在非依電性記憶體電路100-1中。
接著，將參考圖6A，說明圖4中的週期T3。
在週期T3中，停止控制信號(EN1)輸入至電晶體312的閘極，以致於電晶體312關閉。
因此，儲存在非依電性記憶體電路100-1中的資料信號變成無法由來自依電性記憶體電路334的信號改變。依此方式，執行儲存在非依電性記憶體電路100-1中的資料信號的待命。
在啟始資料信號的待命之後，停止高電源電位(Vdd-)的供應及停止時脈信號(S-CLK)的輸入。
此處，由於電晶體312的關閉狀態電流顯著地小，所 以，藉由關閉電晶體312，即使在停止供應高電源電位(Vdd)之後，仍然能夠保持電容器314的一端的電位。因此，非依電性記憶體電路100-1能長時間地保持資料信號。
注意，控制信號(EN2)未輸入至電晶體322的閘極，以及，預充電信號(S-PRE)未輸入至電晶體212的閘極以及電晶體210的閘極；因此，這些電晶體處於關閉狀態。
接著，將參考圖6B，說明圖4中的週期T4。
在週期T4中，啟始高電源電位(Vdd)的供應及時脈信號(S-CLK)的輸入。
此外，在週期T4中，預充電信號(S-PRE)從預充電信號輸入端PRE輸入至電晶體210的閘極以及電晶體212的閘極，以致於開啟電晶體210和電晶體212。
然後，高電源電位(Vdd)的一半電位(Vdd/2)從預充電電源線220經由處於開啟狀態的電晶體210，供應至依電性記憶體電路334的一資料鎖存端。在圖4中，節點M1的電位(M1)是高電源電位(vdd)的一半電位(Vdd/2)。
類似地，高電源電位(Vdd)的一半電位(Vdd/2)從預充電電源線220經由處於開啟狀態的電晶體212，供應至依電性記憶體電路334的另一資料鎖存端。在圖4中，節點M2的電位(M2)是高電源電位(Vdd)的一半電位(Vdd/2)。
注意，控制信號(EN1)未供應至電晶體312的閘極； 因此，電晶體312處於關閉狀態。因此，儲存在非依電性記憶體電路100-1中的資料信號保持被保持。
控制信號(EN2)未輸入至電晶體322的閘極；因此，電晶體322也處於關閉狀態。
之後，在完成預充電時，停止預充電信號(S-PRE)的輸入。在電晶體312開啟之前的任何時間，可以完成預充電。
接著，將參考圖7A，說明圖4中的週期T5。
在週期T5中，控制信號(EN1)輸入至電晶體312的閘極，以致於電晶體312開啟。然後，電容器314的一端的電位(或是對應的電荷)經由處於開啟狀態的電晶體312而輸入至依電性記憶體電路334的一資料鎖存端。
在圖4中，節點M1的電位(M1)是資料信號的反相信號的電位。
結果，保持在非依電性記憶體電路100-1中的資料信號由依電性記憶體電路334的回饋回路保持。
保持在依電性記憶體電路334中的資料信號經由處於開啟狀態的切換電路336而輸入至緩衝器電路338，然後，在緩衝器電路338中被反相成資料信號(Data A)以輸入至輸出端Q。
此處，如同參考圖6B所述般，依電性記憶體電路334的資料鎖存端之一及其它資料鎖存端被預先預充電，因而具有高電源電位(Vdd)的一半電位(Vdd/2)。
結果，即使從非依電性記憶體電路100-1讀至依電性 記憶體電路334的資料信號稍微變化，仍然能夠偵測到。因此，即使當電容器314的電容不高時，仍然能高準確地高速讀取資料信號。
在本實施例中，不僅依電性記憶體電路的一端設有非依電性記憶體電路；依電性記憶體電路334的一及其它資料鎖存端分別設有非依電性記憶體電路100-1及非依電性記憶體電路100-2。因此，非依電性記憶體電路100-1及非依電性記憶體電路100-2相對於依電性記憶體電路334平行地配置。
此處，在僅有依電性記憶體電路的一端設有非依電性記憶體電路的情形中，依電性記憶體電路的一端受包含在非依電性記憶體電路中的電晶體影響。舉例而言，依電性記憶體電路的一端的電位可以由包含在非依電性記憶體電路中的電晶體的閘極的寄生電容改變。在此情形中，資料信號無法被準確地讀入依電性記憶體電路中。
相反地，本實施例中所述的依電性記憶體電路334的二端設有成對的非依電性記憶體電路中對應的一非依電性記憶體電路。具體而言，非依電性記憶體電路100-1連接至依電性記憶體電路334的一資料鎖存端，非依電性記憶體電路100-2連接至依電性記憶體電路334的另一資料鎖存端。
因此，在依電性記憶體電路334的另一資料鎖存端上的電晶體322的效果等於依電性記憶體電路334的一資料鎖存端上的電晶體312的效果。
因此，即使當依電性記憶體電路的二端的電位因包含在非依電性記憶體電路中的電晶體而改變時，這些改變實質上彼此相等；因此，依電性記憶體電路中資料信號的寫入及讀取較不受影響。
接著，將參考圖7B，說明圖4中的週期T6。
在週期T6中，控制信號(EN2)輸入至電晶體322的閘極，以致於電晶體322開啟。因此，保持在依電性記憶體電路334中的資料信號能經由處於開啟狀態的電晶體322而儲存在電容器324中。
之後，在非依電性記憶體電路100-2中，藉由執行類似於圖4中週期T3至T5期間非依電性記憶體電路100-1中的操作，如同在非依電性記憶體電路100-1中一般，執行從儲存的資料信號的待命至資料信號寫入至依電性記憶體電路334之操作。
依此方式，交替地使用非依電性記憶體電路100-1及非依電性記憶體電路100-2保持資料信號，因而使包含在這些非依電性記憶體電路中的這些電晶體的劣化程度實質上均等。
因此，即使依電性記憶體電路的二端的電位因包含在非依電性記憶體電路中的電晶體的劣化而改變時，這些改變實質上彼此相等；因此，依電性記憶體電路中的資料信號的寫入及讀取較不受影響。
本實施例能與任何其它實施例適當地結合。
(實施例2)
在實施例1中，參考圖2等，說明可以應用至包含在信號處理電路中的控制電路124、算術電路126、及暫存器128之結構。
在本實施例中，將參考圖8，說明與上述結構不同的可以應用至包含在信號處理電路中的控制電路124、算術電路126、及暫存器128之結構實例。注意，控制電路124、算術電路126、及暫存器128也總稱為控制部。此處，控制電路124、算術電路126、及暫存器128中至少之一包含依電性記憶體電路及對應於依電性記憶體電路的多個成對的非依電性記憶體電路。
<依電性記憶體電路及非依電性記憶體電路的結構實例>
圖8顯示用於儲存1位元資料信號的一依電性記憶體電路200設有圖1B中的複數個非依電性記憶體電路100的實例。
在圖8中，一個依電性記憶體電路設有二對非依電性記憶體電路(非依電性記憶體電路100-1及非依電性記憶體電路100-2、以及非依電性記憶體電路100-3及非依電性記憶體電路100-4)。
雖然在本實施例中，說明設有二對非依電性記憶體電路的實例，但是，非依電性記憶體電路的對數不限於二。一依電性記憶體電路可以設有三或更多對非依電性記憶體電路。注意，在實施例1中所述的結構中，一依電性記憶 體電路設有一對非依電性記憶體電路。
舉例而言，在圖1A中的暫存器128中，儲存1位元資料信號的依電性記憶體電路200設有複數對的非依電性記憶體電路100。在圖1A中的各控制電路124及算術電路126中，儲存1位元資料信號的依電性記憶體電路200設有一對非依電性記憶體電路100。
在圖8中，依電性記憶體電路200、非依電性記憶體電路100-1、及非依電性記憶體電路100-2的結構與實施例1中相同，因此省略其說明。
在圖8中，非依電性記憶體電路100-3包含具有顯著小的關閉狀態電流的電晶體812及電容器814。
電晶體812的源極和汲極中之一連接至依電性記憶體電路200的一資料鎖存端。電晶體812的源極和汲極中之另一極連接至電容器814的一端。控制信號(EN3)輸入至電晶體812的閘極。
非依電性記憶體電路100-4包含具有顯著小的關閉狀態電流的電晶體822及電容器824。
電晶體822的源極和汲極中之一連接至依電性記憶體電路200的另一資料鎖存端。電晶體822的源極和汲極中之另一極連接至電容器824的一端。控制信號(EN4)輸入至電晶體822的閘極。
注意，電晶體812及電晶體822均對應於圖1B中的電晶體102。電容器814及電容器824均對應於圖1B中的電容器104。
圖8中的接地圖形符號標示連接至整個電路的參考電位。
相同的電位可以輸入至電容器314、電容器324、電容器814、及電容器824的其它端。舉例而言，接地電位可以供應至這些端。
具有顯著小的關閉狀態電流之電晶體312、322、812、及822在相同製程中製造。
舉例而言，藉由同一導體膜的蝕刻，形成這些電晶體的閘極電極；藉由同一導體膜的蝕刻，形成這些電晶體的源極電極和汲極電極；藉由同一半導體層的蝕刻，形成這些電晶體的主動層(形成通道形成區的半導體層)。
此外，電容器314、電容器324、電容器814、及電容器824在相同製程中製造。
舉例而言，藉由蝕刻同一導體膜，形成作為這些電容器的一端之電極；藉由蝕刻同一絕緣膜，形成這些電容器的介電層；以及，藉由蝕刻同一導體膜，形成作為這些電容器的另一端之電極。
如同在電晶體312及電晶體322的情形中一般，預充電電路206連接至電晶體812的源極和汲極中之一以及電晶體822的源極和汲極中之一。
預充電電路206的結構類似於實施例1中的結構，因而省略其說明。
<驅動依電性記憶體電路及非依電性記憶體電路的方法>
於下，將說明包含依電性記憶體電路200及非依電性記憶體電路100-1至100-4的圖8中之信號處理電路的驅動方法。注意，在本實施例中也使用實施例1中使用的圖式中的代號。
首先，資料信號由依電性記憶體電路200的回饋回路保持(請參見圖4及圖5A中的週期T1)。
然後，控制信號(EN1)及控制信號(EN3)分別輸入至電晶體312的閘極和電晶體812的閘極，以致於這些電晶體被開啟(請參見圖4及圖5B中的週期T2)。
資料信號經由處於開啟狀態的電晶體312，從依電性記憶體電路200的一資料鎖存端輸入至非依電性記憶體電路100-1中的電容器314的一端。資料信號經由處於開啟狀態的電晶體812，從依電性記憶體電路200的一資料鎖存端輸入至非依電性記憶體電路100-3中的電容器814的一端。
結果，保持在依電性記憶體電路200中的資料信號儲存在非依電性記憶體電路100-1及非依電性記憶體電路100-3中。依此方式，資料信號儲存(保持)在非依電性記憶體電路100-1及非依電性記憶體電路100-3中。
或者，在依電性記憶體電路200在不同週期中保持不同的資料信號的情形中，用於各別週期的資料信號儲存於不同的非依電性記憶體電路中(非依電性記憶體電路100-1及非依電性記憶體電路100-3)。
換言之，輸入時序在控制信號(EN1)與控制信號(EN3) 之間變化，以對應於不同的資料信號被保持的週期，因而電晶體312及電晶體812均能被選擇性地開啟。因此，輸入至電容器314及電容器814的各別一端之資料信號彼此不同。
舉例而言，在暫存器128中，在儲存1位元資料信號的依電性記憶體電路200設有多數成對的非依電性記憶體電路100的情形中，非依電性記憶體電路100均被稱為庫。因此，不同的資料信號儲存在各別的庫中。
在上述說明中，資料信號由依電性記憶體電路200的回饋回路保持，然後藉由開啟電晶體312及/或電晶體812，將資料信號儲存在非依電性記憶體電路100-1及/或非依電性記憶體電路100-3中；但是，本實施例不限於此。
在以依電性記憶體電路200的回饋回路保持資料信號的同時，藉由開啟電晶體312及/或電晶體812，資料信號可以儲存在非依電性記憶體電路100-1及/或非依電性記憶體電路100-3中。
接著，停止控制信號(EN1)及控制信號(EN3)輸入至電晶體312及電晶體812的各別閘極，以致於電晶體312及電晶體812關閉(請參見圖4及圖6A中的週期T3)。
因此，儲存在非依電性記憶體電路100-1及非依電性記憶體電路100-3中的資料信號變成無法由來自依電性記憶體電路200的信號改變。依此方式，執行儲存在非依電性記憶體電路100-1及非依電性記憶體電路100-3中的資料信號的待命。
在啟始資料信號的待命之後，停止高電源電位(Vdd-)的供應及停止時脈信號(S-CLK)的輸入。
此處，由於各電晶體312及電晶體812的關閉狀態電流均顯著地小，所以，藉由關閉這些電晶體，即使在停止供應高電源電位(Vdd)之後，仍然能夠保持電晶體312的源極和汲極中之一的電位及電晶體812的源極和汲極中之一的電位。因此，非依電性記憶體電路100-1及非依電性記憶體電路100-3能長時間地保持資料信號。
注意，控制信號(EN2)未輸入至電晶體322的閘極，控制信號(EN4)未輸入至電晶體822的閘極，以及，預充電信號(S-PRE)未輸入至包含於預充電電路206中的電晶體212和210的閘極；因此，這些電晶體處於關閉狀態。
接著，預充電信號(S-PRE)從預充電信號輸入端PRE輸入至包含於預充電電路206中的電晶體210及212的閘極，以致於開啟電晶體210和電晶體212(請將參見圖4及圖6B中的週期T4)。
然後，高電源電位(Vdd)的一半電位(Vdd/2)從預充電電源線220經由處於開啟狀態的電晶體212，供應至依電性記憶體電路200的另一資料鎖存端。
類似地，高電源電位(Vdd)的一半電位(Vdd/2)從預充電電源線220經由處於開啟狀態的電晶體210，供應至依電性記憶體電路200的一資料鎖存端。
注意，控制信號(EN1)及控制信號(EN3)分別未輸入至 電晶體312的閘極及電晶體812的閘極；因此，這些電晶體處於關閉狀態。因此，儲存在非依電性記憶體電路100-1及非依電性記憶體電路100-3中的資料信號保持被保持。
控制信號(EN2)及控制信號(EN4)分別未輸入至電晶體322的閘極及電晶體822的閘極；因此，這些電晶體也處於關閉狀態。
之後，在完成預充電時，停止預充電信號(S-PRE)的輸入。在電晶體312及電晶體812開啟之前的任何時間，可以完成預充電。
接著，控制信號(EN1)及控制信號(EN3)分別輸入至電晶體312的閘極及電晶體812的閘極，以致於這些電晶體開啟(請參見圖4及圖7A中的週期T5)。
然後，電容器314的一端的電位(或是對應的電荷)及電容器814的一端的電位(或是對應的電荷)經由處於開啟狀態的電晶體而輸入至依電性記憶體電路200的一資料鎖存端。
結果，保持在非依電性記憶體電路100-1及非依電性記憶體電路100-3中的資料信號由依電性記憶體電路200的回饋回路保持。
保持在依電性記憶體電路200中的資料信號經由處於開啟狀態的切換電路336而輸入至緩衝器電路338，然後，在緩衝器電路338中被反相而輸入至輸出端Q。
此處，如上所述般，依電性記憶體電路200的資料鎖 存端之一及其它資料鎖存端被預先預充電，因而具有高電源電位(Vdd)的一半電位(Vdd/2)。
結果，即使從非依電性記憶體電路100-1及非依電性記憶體電路100-3讀至依電性記憶體電路200的資料信號稍微變化，仍然能夠偵測到。因此，即使當電容器314的電容及電容器814的電容不高時，仍然能高準確地高速讀取資料信號。
或者，在非依電性記憶體電路(非依電性記憶體電路100-1及非依電性記憶體電路100-3)保持不同的資料信號之情形中，資料信號被順序地讀至依電性記憶體電路200。
換言之，輸入時序在控制信號(EN1)及控制信號(EN3)之間變化，因而電晶體312及電晶體812均能被選擇性地開啟。於是，保持在電容器314及電容器814的各別一端的資料信號能在不同周期中讀取。
在本實施例中，不僅依電性記憶體電路的一端設有非依電性記憶體電路；依電性記憶體電路200的一及其它資料鎖存端分別設有非依電性記憶體電路100-1及非依電性記憶體電路100-2。以類似方式，依電性記憶體電路200的二端設有非依電性記憶體電路100-3及非依電性記憶體電路100-4中之對應的一非依電性記憶體電路。因此，多數非依電性記憶體電路相對於依電性記憶體電路200平行地配置。
此處，在僅有依電性記憶體電路的一端設有非依電性 記憶體電路的情形中，依電性記憶體電路的一端受包含在非依電性記憶體電路中的電晶體影響。舉例而言，依電性記憶體電路的一端的電位可以由包含在非依電性記憶體電路中的電晶體的閘極的寄生電容改變。在此情形中，資料信號無法被準確地寫至依電性記憶體電路中。
相反地，本實施例中所述的依電性記憶體電路200的一及其它資料鎖存端設有成對的非依電性記憶體電路。具體而言，非依電性記憶體電路100-1及非依電性記憶體電路100-3連接至依電性記憶體電路200的一資料鎖存端，非依電性記憶體電路100-2及非依電性記憶體電路100-4連接至另一資料鎖存端。
因此，在依電性記憶體電路200的一資料鎖存端上的電晶體312及電晶體812的效果等於依電性記憶體電路200的另一資料鎖存端上.的電晶體322及電晶體822的效果。
因此，即使當依電性記憶體電路的二端的電位因包含在非依電性記憶體電路中的電晶體而改變時，這些改變實質上彼此相等；因此，依電性記憶體電路中資料信號的寫入及讀取較不受影響。
接著，控制信號(EN2)及控制信號(EN4)分別輸入至電晶體322的閘極及電晶體822的閘極，以致於這些電晶體開啟(請參見圖4及圖7B中的週期T6)。
因此，寫入至依電性記憶體電路200中的資料信號經由處於開啟狀態的電晶體而儲存在電容器324及電容器 824中。
之後，在各非依電性記憶體電路100-2及非依電性記憶體電路100-4中，藉由執行類似於圖4中週期T3至T5期間非依電性記憶體電路100-1中的操作，如同在非依電性記憶體電路100-1中一般，執行從儲存的資料信號的待命至資料信號寫入至依電性記憶體電路200之操作。
依此方式，交替地使用非依電性記憶體電路100-1及非依電性記憶體電路100-3、以及非依電性記憶體電路100-2及非依電性記憶體電路100-4，因而使包含在這些非依電性記憶體電路中的這些電晶體的劣化程度實質上均等。
或者，藉由順序地使用非依電性記憶體電路100-1至100-4，保持資料信號。因此，包含在非依電性記憶體電路中的這些電晶體的劣化程度實質上均等。
因此，即使當依電性記憶體電路的二端的電位因包含在非依電性記憶體電路中的電晶體而改變時，這些改變實質上彼此相等；因此，依電性記憶體電路中的資料信號的寫入及讀取較不受影響。
本實施例能與任何其它實施例適當地結合。
(實施例3)
在實施例1及2中，參考圖2、圖8、等等，說明可以應用至包含在信號處理電路中的控制電路124、算術電路126、及暫存器128之結構的實例。
在本實施例中，將參考圖9，說明依電性記憶體電路也作為正反器電路的鎖存電路之結構。
圖9顯示形成依電性記憶體電路之反相器電路902及反相器電路904。這些反相器電路對應於參考圖2之實施例1中所述的算術電路202及算術電路204。
使用依電性記憶體電路(反相器電路902及反相器電路904)以及成對的非依電性記憶體電路(非依電性記憶體電路100-1及非依電性記憶體電路100-2)，形成DRAM電路。注意，成對的非依電性記憶體電路的對數不限於一。
此外，圖9中所示的正反器電路包含反相器電路910、反相器電路912、反相器電路914、反相器電路916、反相器電路918、反相器電路920、NAND(反及)電路940、NAND電路942、切換電路950、切換電路952、反相器電路902、及反相器電路904。反相器電路902及反相器電路904形成鎖存電路。
依此方式，反相器電路由正反器電路及包含在DRAM電路中的依電性記憶體電路共用，因而信號處理裝置的尺寸縮減。
本實施例能與任何其它實施例適當地結合。
(實施例4)
在本實施例中，將參考圖10A及10B、圖11A及11B、以及圖12，說明實施例1中所述的記憶體的結構實例。
<記憶體的結構>
圖10A顯示記憶體的結構實例。在圖10A中，記憶體1100包含具有一矩陣的多數非依電性記憶體電路的記憶胞陣列1102。
此外，記憶體1100包含感測放大器電路1104、預充電電路1106、行解碼器1108、及列解碼器1110中至少之一。
注意，一電路可以涉及這些電路中的某些功能。舉例而言，感測放大器電路1104可以暫時地作為記憶體電路。
注意，圖10A中所示的配置僅為記憶體1100的結構的實例，電路的配置不限於圖10A中所示的配置。
圖10A顯示感測放大器電路1104及預充電電路1106設於記憶胞陣列1102的行解碼器1108側上之結構，感測放大器電路1104及預充電電路1106的配置不限於此。
感測放大器電路1104、預充電電路1106、或二者可設於與記憶胞陣列1102的行解碼器1108側相對立的側上。此外，感測放大器電路1104及預充電電路1106可以整合以形成一電路。
此外，記憶胞陣列1102可以與其它電路中(感測放大器電路1104、預充電電路1106、行解碼器1108、及列解碼器1110)至少之一重疊。此外，記憶胞陣列1102可以分割，且分割的記憶胞列可以堆疊而彼此重疊(可為多層的)。此配置使得記憶胞容量能增加，而記憶胞陣列 1102的面積減少。
(記憶胞陣列的結構)
圖10B顯示記憶胞陣列1102的結構實例。圖10B中的記憶胞陣列1102包含m×n(m是自然數，n是自然數)非依電性記憶體電路1120(i,j)(i是小於或等於m的自然數，j是小於或等於n的自然數)。圖1B中所示的非依電性記憶體電路100可作為非依電性記憶體電路1120(i,j)。於下，非依電性記憶體電路1120(i,j)也稱為記憶胞。
如圖10B所示，配置在一行(第j行)中的多數記憶胞的端子B連接至一佈線(BLj)及共用佈線(BLj)。舉例而言，配置在第一行中的多數記憶胞的端子B連接至佈線(BL1)及共用佈線(BL1)。此處，佈線(BLj)稱為位元線。
如圖10B所示，配置在一列(第i列)中的多數記憶胞的端子W連接至一佈線(WLi)及共用佈線(WLi)。舉例而言，配置在第一列中的多數記憶胞的端子W連接至佈線(WL1)及共用佈線(WL1)。此處，佈線(WLj)稱為字線。
注意，記憶胞陣列1102的結構不限於此。可以設置連接至配置在一行中的各別記憶胞的多數佈線(BLj)。可以設置連接至配置在一列中的各別記憶胞的或是多數佈線(WLi)。此外，m×n記憶胞的端子C可以電連接至一電極或是一佈線。或者，m×n記憶胞的端子C可以電連接至不同的電極或是不同的佈線。
在圖10B中所示的記憶胞陣列1102中，對配置在由輸入至佈線(WLi)的信號指定的列中的記憶胞選擇性地寫入及讀取資料信號。
具體而言，藉由輸入至佈線(WLi)的信號，將資料信號寫入之記憶胞以外的記憶胞中的電晶體關閉，及將資料信號寫入之記憶胞中的電晶體開啟；因此，資料信號選擇性地寫入記憶胞中。
此外，藉由輸入至佈線(WLi)的信號，將被讀取資料信號之記憶胞以外的記憶胞中的電晶體關閉，及將資料信號被讀取之記憶胞中的電晶體開啟；因此，從記憶胞選擇性地讀取資料信號。
對指定的記憶胞寫入及讀取資料信號的方法類似於上述非依電性記憶體電路100的驅動方法，因此，省略其說明。
<解碼器的結構>
行解碼器1108及列解碼器1110具有選取記憶胞陣列1102中給定的記憶胞之功能。在由行解碼器1108及列解碼器1110選取的記憶胞中，執行資料信號的寫入及讀取。
<預充電電路的結構>
在從記憶胞讀取資料信號之前，預充電電路1106具有將設置在記憶胞陣列1102中的位元線之電位設定(預 充電)至預定電位的功能。由於在位元線的電位由預充電電路1106設定至預定電位之後從記憶胞讀取資料信號，所以，能增加從記憶胞讀取資料信號的速度。
<感測放大器電路的結構>
感測放大器電路1104具有放大對應於保持在記憶胞中的資料信號之位元線的電位以及輸出放大的電位之功能。資料信號能由感測放大器電路1104更快速地及更準確地讀取。
感測放大器電路1104包含多數感測放大器。多數感測放大器中的每一感測放大器設置成對應於配置在記憶胞陣列1102中的多數位元線中之一。
位元線的電位由感測放大器放大，從每一感測放大器的輸出端偵測經過放大的電位。此處，位元線的電位是根據保持在連接至位元線且資料信號被讀取的記憶胞中保持的信號電位。因此，從感測放大器的輸出端輸出的信號(放大信號)對應於資料信號被讀取之記憶胞中保持的資料信號。依此方式，保持在記憶胞陣列1102中的多數記憶胞中的資料信號由感測放大器電路1104偵測。
舉例而言，使用反相器電路或緩衝器電路，形成感測放大器。
此外，感測放大器電路包含鎖存電路。具有此結構的感測放大器電路也稱為鎖存型感測放大器電路。
鎖存型感測放大器電路以其中的鎖存電路放大輸入的 信號以及保持被放大的信號。因此，即使在從記憶胞讀取資料時，當對應於記憶胞(非依電性記憶體電路1120(i,j))中電容器中保持的信號電位之電荷改變時(即使當造成破壞性讀取時)，則具有對應於信號電位的電位之信號仍然保持在鎖存電路中且再被寫入至記憶胞中。
除了包含鎖存電路的結構之外，感測放大器電路1104可以具有包含頁緩衝器電路的結構。在此情形中，感測放大器電路1104暫時地具有記憶體電路的功能。舉例而言，感測放大器電路1104具有暫時地保持從記憶體1100的外部輸入的資料信號之功能。感測放大器電路1104也具有保持自記憶胞陣列讀出的資料信號的功能。
將參考圖11A及11B，說明使用此鎖存電路的感測放大器電路1104的結構。
圖11A及11B中所示的感測放大器電路均為包含鎖存電路的鎖存型感測放大器電路的實例。
舉例而言，鎖存型感測放大器電路包含二個反相器電路。圖11A中所示的感測放大器電路1210包含n鎖存電路1212-1至1212-n，每一鎖存電路均包含二反相器電路(反相器電路1214及反相器電路1216)。圖11B中所示的感測放大器電路1220包含n鎖存電路1222-1至1222-n，每一鎖存電路均包含二反相器電路(反相器電路1224及反相器電路1226)。
位元線(BL1)至(BLn)的電位由n鎖存電路放大且經過放大的電位從輸出端(OUT1)至(OUTn)輸出。
圖11A中所示的鎖存電路1212或圖11B中所示的鎖存電路1222可以作為n鎖存電路中的每一鎖存電路。
此處，位元線的電位是根據連接至位元線且資料信號被讀取的記憶胞中保持的信號電位。因此，自每一鎖存電路的輸出端輸出的信號(放大的信號)對應於資料信號被讀取的記憶胞中保持的資料信號。依此方式，保持在記憶胞陣列1102中的記憶胞中的資料信號由n鎖存電路偵測。
此外，n鎖存電路中的每一鎖存電路保持放大的信號。因此，在從記憶胞讀取資料時，即使當對應於記憶胞陣列1102中的記憶胞中的電容器中保持的資料信號之電荷改變時(即使當造成破壞性讀取時)，對應的信號仍然能被保持在n鎖存電路中對應的一鎖存電路中且能再被寫入至記憶胞中。
(預充電電路的結構)
將參考圖12，說明預充電電路1106的結構實例。
在圖12中，預充電電路1230包含預充電線1232及n個切換電路1234-1至1234-n，預充電信號(S-PRE)從預充電信號輸入端PRE輸入至預充電線1232。
n個切換電路1234中的每一切換電路設置成對應於記憶胞陣列1102中配置的位元線(BL1)至(BLn)中之一。位元線與預充電線1232之間的電連接由切換電路1234選取，以及，預充電線1232的電位(預充電信號(S-PRE)的電位)輸入至位元線。
舉例而言，類比開關或電晶體可以作為切換電路1234。時脈信號、時脈信號的反相信號、或時脈信號及時脈信號的反相信號等二信號輸入之算術電路可以作為切換電路1234。
本實施例能與任何其它實施例適當地結合。
(實施例5)
在本實施例中，將參考圖13、圖14、及圖15，說明操作信號處理電路的方法之實例。圖13、圖14、及圖15是流程圖，顯示常關操作方法。
注意，在本實施例中的常關操作方法意指僅當需要操作信號處理電路中的所有或某些模組時才供應電源電壓的操作方法。
圖13、圖14、及圖15是流程圖，顯示包含在信號處理電路中的解碼器電路2001、控制電路2002、算術電路2003、暫存器2004、記憶體2005、及電源電路2006的操作。在本實施例中，控制電路2002、算術電路2003、暫存器2004、及記憶體2005均被稱為模組。注意，控制電路2002、算術電路2003、及暫存器2004也被總稱為控制部。
此外，參考圖1於實施例1中說明的解碼器電路122、控制電路124、算術電路126、暫存器128、記憶體130、及電源電路132可以分別作為解碼器電路2001、控制電路2002、算術電路2003、暫存器2004、記憶體2005、 及電源電路2006。
首先，將參考圖13，說明直到信號處理電路中的所有模組停止電源電壓供應為止的信號處理電路的操作(也稱為待命模式)。
當電源電壓供應至信號處理電路時，在各控制電路2002、算術電路2003、及暫存器2004中執行資料信號的儲存操作(圖13中的「電源電壓供應期間資料的儲存」)。在控制電路2002、算術電路2003、及暫存器2004中的資料信號的儲存操作類似於實施例1等等，因此，省略其說明。此外，資料信號寫入至記憶體2005中(圖13中的「資料儲存」)。
之後，解碼器電路2001輸出命令(此處稱為待命命令)至控制電路2002，以停止所有模式中的電源電壓供應(圖13中的「輸出待命命令至控制電路」)。
待命命令從解碼器電路2001輸入至控制電路2002(圖13中的「輸入待命命令」)。根據輸入的待命命令，控制電路2002輸出待命命令給所有模組。
在圖13中，為了在控制電路2002、算術電路2003、暫存器2004、及記憶體2005中停止電源電壓的供應，控制電路2002輸出待命命令至算術電路2003及暫存器2004(圖13中的「輸出待命命令至算術電路及暫存器」)。
與待命命令的輸出相平行，包含在控制電路2002中對應於依電性記憶體電路之成對的非依電性記憶體電路中至少之一被設成對依電性記憶體電路的資料信號待命(圖 13中的「資料待命」)。包含在控制電路2002中的依電性記憶體電路及成對的非依電性記憶體電路的結構以及對資料信號的待命操作類似於實施例1等等，因此，省略其說明。
當待命命令從控制電路2002輸入至算術電路2003時(圖13中的「輸入待命命令」)，在算術電路2003中，對應於依電性記憶體電路之成對的非依電性記憶體電路中至少之一設定在對依電性記憶體電路的資料信號待命(圖13中的「對資料待命」)。包含在算術電路2003中的依電性記憶體電路及成對的非依電性記憶體電路及對資料信號待命的操作類似於實施例1等等，因此省略其說明。
當待命命令從控制電路2002輸入至暫存器2004時(圖13中的「輸入待命命令」)，在暫存器2004中，使對應於依電性記憶體電路之成對的非依電性記憶體電路中至少之一設定於對依電性記憶體電路的資料信號待命(圖13中的「對資料待命」)。包含於暫存器2004中依電性記憶體電路及成對的非依電性記憶體電路的結構及對資料信號待命的操作類似於實施例1等等，因此，省略其說明。
依此方式，在控制電路2002、算術電路2003、及暫存器2004中完成對資料信號待命。
在完成對資料信號的待命之後，解碼器電路2001輸出待命命令給電源電路2006(圖13中的「輸出待命命令給電源電路」)。
當待命命令從解碼器電路2001輸入至電源電路2006 時(圖13中的「輸入待命命令」)，電源電路2006根據待命命令而停止電源電壓供應至模組(圖13中的「停止所有模組(待命模式)中的電源電壓供應」)。
注意，如實施例1中所述，記憶體2005包含即使電源電壓停止供應後仍然能繼續保持資料信號的非依電性記憶體電路作為記憶胞。因此，在本實施例中的信號處理電路中，不用執行資料信號的備份等等，即可停止電源電壓的供應。
此處，在對應於高電源電位與低電源電位之間的差之電壓供應至模組以作為電源電位的情形中，停止電源電壓的供應意指停止電位之一的供應的操作或是使這些電位中之一與這些電位中的其它電位相同的操作。
以上述方式，在信號處理電路的所有模組中停止電源電壓的供應(待命模式)。
接著，將參考圖14，說明信號處理電路的下述操作：在所有模組中停止電源電壓的供應之後選取要被供予電源電壓的模組，開始供應電源電壓給選取的模組，以及，模組開始操作。
首先，解碼器電路2001選取被供予電源電壓的模組(圖14中的「選取要被供予電源電壓的模組」)。
由解碼器電路2001已接收的命令之歷史資訊可以用於此選取。舉例而言，可以預測要***作的模組，以及，可以選取對模組的電源電壓供應。
圖14顯示在控制電路2002、算術電路2003、暫存 器2004、及記憶體2005的控制下重新啟動電源電壓的供應之實例。注意，電源電壓可以選擇性地供應給這些模組中的某些模組。
在選取被供予電源電壓的模組之後，解碼器電路2001輸出關於被供予電源電壓的模組之資訊(也稱為供應資訊)至電源電路2006(圖14中的「輸出供應資訊給電源電路」)。
當供應資訊從解碼器電路2001輸入至電源電路2006時(圖14中的「輸入供應資訊」)，電源電路2006根據供應資訊而供應電源電壓至模組(圖14中的「開始供應電源電壓至電源電壓的供應被選取的模組」)。注意，在記憶體2005被選取作為要被供予電源電壓的模組的情形中，電源電壓也供應至記憶體2005。
在供應電源電壓之後，解碼器電路2001輸出供應資訊至控制電路2002(圖14中的「輸出供應資訊至控制電路」)。
供應資訊從解碼器電路2001輸入至控制電路2002(圖14中的「輸入供應資訊」)。根據輸入的供應資訊，控制電路2002輸出供應資訊至被供予電源電壓的模組。
在圖14中，為了供應電源電壓至控制電路2002、算術電路2003、暫存器2004、及記憶體2005，控制電路2002輸出供應資訊至算術電路2003及暫存器2004(圖14中的「輸出供應資訊至算術電路及暫存器」)。
與供應資訊的輸出相平行，包含在控制電路2002中 的成對的非依電性記憶體電路中至少之一的資料信號輸入至對應於成對的非依電性記憶體電路的依電性記憶體電路(圖14中的「資料供應」)。包含在控制電路2002中的依電性記憶體電路及成對的非依電性記憶體電路的結構及供應資料信號的操作類似於實施例1等等，因此省略其說明。
當供應資訊從控制電路2002輸入至算術電路2003時(圖14中的「輸入供應資訊」)，在算術電路2003中，成對的非依電性記憶體電路中至少之一的資料信號輸入至對應於成對的非依電性記憶體電路的依電性記憶體電路(圖14中的「資料供應」)。包含在算術電路2003中的依電性記憶體電路及成對的非依電性記憶體電路的結構及用於供應資料信號的操作類似於實施例1等等，因此，省略其說明。
當供應資訊從控制電路2002輸入至暫存器2004時(圖14中的「輸入供應資訊」)，在暫存器2004中，成對的非依電性記憶體電路中至少之一的資料信號輸入至對應於成對的非依電性記憶體電路的依電性記憶體電路(圖14中的「資料供應」)。包含在暫存器2004中的依電性記憶體電路及成對的非依電性記憶體電路的結構及用於供應資料信號的操作類似於實施例1等等，因此省略其說明。
注意，如實施例1等等所述般，記憶體2005包含即使在停止電源電壓的供應之後仍然能繼續保持資料信號的非依電性記憶體電路以作為記憶胞。
依此方式，電源電壓供應至控制電路2002、算術電路2003、暫存器2004、及記憶體2005，這些模組可以操作以立即執行預定處理(圖14中的「操作所有模組」)。
雖然圖14顯示電源電壓供應至控制電路2002、算術電路2003、暫存器2004、及記憶體2005的實例，但是，本實施例中的信號處理電路不限於此。
當電源電壓供應至這些模組中的某些模組時，在其它模組中電源電壓的供應被停止。在此情形中，僅在根據供應資訊而被供予電源電壓之模組中，執行輸入資料信號的操作，以及，選擇性地操作這些模組。
以上述方式，操作信號處理電路中的所有或某些模組。
接著，將參考圖15，說明在模組中停止從模組啟始操作的狀態至停止電源電壓的供應的狀態之信號處理電路的操作。
首先，解碼器電路2001選取電源電壓供應要被停止的模組(圖15中的「選取要被斷電的模組」)。
與已由解碼器電路2001接收的關於命令之歷史資訊及已由解碼器電路2001輸出的供應資訊被用於此選取。
舉例而言，在有與不要求特定模組的操作命令的連續接收有關的歷史資訊、以及根據供應資訊而將電源電壓供應至模組的情形中，在模組有段時間不操作的預測下，以解碼器電路2001選取模組，停止供應電源電壓給模組。
此外，解碼器電路2001能在每一給定週期取得最新的歷史資訊。
圖15顯示在電源電壓供應至所有模組(控制電路2002、算術電路2003、暫存器2004、及記憶體2005)(圖15中的「操作所有模組」)之後，停止對所有模組供應電源電壓之實例。注意，在這些模組中的某些模組中，可以選擇性地停止電源電壓的供應。
在選取要被停止電源電壓的供應之模組之後，解碼器電路2001輸出與要被停止電源電壓供應的模組有關的資訊(於下稱為電力關閉資訊)至控制電路2002(圖15中的「輸出電力關閉資訊給控制電路」)。
電力關閉資訊從解碼器電路2001輸入至控制電路2002(圖15中的「輸入電力關閉資訊」)。根據輸入的電力關閉資訊，控制電路2002輸出電力關閉資訊至被要停止電源電壓供應的模組。
在圖15中，為了要停止供應電源電壓給控制電路2002、算術電路2003、暫存器2004、及記憶體2005，控制電路2002輸出電力關閉資訊給算術電路2003及暫存器2004(圖15中的「輸出電力關閉資訊給算術電路及暫存器」)。
與電力關閉資訊的輸出相平行地，包含在控制電路2002中對應於依電性記憶體電路的成對非依電性記憶體電路中至少之一被設定成對依電性記憶體電路的資料信號待命(圖15中的「對資料待命」)。包含在控制電路2002中依電性記憶體電路及成對的非依電性記憶體電路之結構及對資料信號待命的操作類似於實施例1等等，因 此，省略其說明。
當電力關閉資訊從控制電路2002輸入至算術電路2003時(圖15中的「輸入電力關閉資訊」)，在算術電路2003中，將對應於依電性記憶體電路之成對的非依電性記憶體電路中至少之一設定成對依電性記憶體電路的資料信號待命，(圖15中的「對資料待命」)。包含在算術電路2003中的依電性記憶體電路及成對的非依電性記憶體電路之結構及對資料信號待命的操作類似於實施例1等等，因此，省略其說明。
當電力關閉資訊從控制電路2002輸入至暫存器2004時(圖15中的「輸入電力關閉資訊」)，在暫存器2004中，將對應於依電性記憶體電路之成對的非依電性記憶體電路中至少之一設定成對依電性記憶體電路的資料信號待命，(圖15中的「對資料待命」)。包含在暫存器2004中的依電性記憶體電路及成對的非依電性記憶體電路之結構及對資料信號待命的操作類似於實施例1等等，因此，省略其說明。
依此方式，在電源電壓供應要被停止之模組中的控制電路2002、算術電路2003、及暫存器2004中完成對資料信號待命之後，解碼器電路2001輸出電力關閉資訊給電源電路2006(圖15中的「輸出電力關閉資訊給電源電路」)。
當電力關閉資訊從解碼器電路2001輸入至電源電路2006時(圖15中的「輸入電力關閉資訊」)，電源供應 電路2006根據電力關閉資訊，停止對模組的電源電壓供應(圖15中的「停止電源電壓供應至電力關閉被選取的模組」)。注意，在記憶體2005包含在電力關閉被選取的模組中之情形中，也停止供應電源電壓給記憶體2005。
注意，如實施例1等所述，記憶體2005包含即使在電源電壓供應被停止之後仍然能繼續保持資料信號的非依電性記憶體電路，以作為記憶胞。因此，在本實施例中的信號處理電路中，能停止電源電壓的供應而不用產生資料信號等的備份。
此處，在對應於高電源電位與低電源電位之間的差之電壓被供應至模組作為電力電位之情形中，停止電源電壓的供應意指用於停止這些電位中之一的供應的操作或是使這些電位中之一與這些電位中的其它電位相同的操作。
以上述方式，在信號處理電路中的模組中停止電源電壓的供應。
依此方式，信號處理電路執行常關操作，其中，僅當需要操作所有或某些模組時才供應電源電壓。因此，信號處理電路的耗電大幅降低。
此外，當信號處理電路執行常關操作時，在選取電源電壓的供應之後，立即地，信號處理電路中的每一模組能藉由使用保持於其中的資料信號來啟動預定處理。因此，在信號處理電路中，從選取電源電壓供應至啟動預定處理之時間能縮短。此外，在被供予電源電壓的模組中，使用依電性記憶體電路以執行預定處理；因此，能增進信號處 理電路的資料信號處理速度。
此外，使用資料寫入次數高的高度可靠的電路作為用於信號處理電路的成對非依電性記憶體電路中的每一非依電性記憶體電路；因此，能增進信號處理電路的耐用性及可靠度。
本實施例能與任何其它實施例適當地結合。
(實施例6)
在本實施例中，將參考圖16A及16B以及圖17，說明實施例1中所述的信號處理電路的結構實例。注意，在本實施例中也使用其它實施例中所使用的圖式中的代號。
將參考圖16A及16B，說明信號處理電路的結構實例。
圖16A是信號處理電路的剖面視圖。區域2020是形成有控制電路、算術電路、或暫存器的區域，區域2040是形成有記憶體的記憶胞之區域。
在圖16A中，形成在區域2020中的控制電路、算術電路、或暫存器包含依電性記憶體電路200及對應於依電性記憶體電路200之實施例1中所述的成對的非依電性記憶體電路(非依電性記憶體電路100-1及非依電性記憶體電路100-2)。注意，控制電路、算術電路、及暫存器也總稱為控制部。
或者，形成在區域2020中的控制電路、算術電路、或暫存器包含依電性記憶體電路200及對應於依電性記憶 體電路200之實施例2中所述的多對非依電性記憶體電路(非依電性記憶體電路100-1至100-4、等等)。
在圖16A的區域2020中，顯示包含在非依電性記憶體電路100-1中的電晶體312及電容器314以及包含在非依電性記憶體電路100-2中的電晶體322及電容器324。也顯示包含在依電性記憶體電路200中的電晶體2316。
電容器314包含作為一端的電極2319a、作為另一端的電極2318a、***於電極2319a與電極2318a之間的介電層2317a。電容器324包含作為一端的電極2319b、作為另一端的電極2318b、***於電極2319b與電極2318b之間的介電層2317b。
注意，電晶體2316設在區域2020中以致與電晶體312或電晶體322重疊。舉例而言，圖16A顯示電晶體2316設置在基底2332上、電晶體322設置在電晶體2316上，而以層間絕緣層2350介於其間，以及，電容器324設置在電晶體322上。
此外，形成在圖16A中的區域2040中的記憶體的記憶胞包含實施例1中所述的非依電性記憶體電路100。
在圖16A中的區域2040中，顯示包含在非依電性記憶體電路中的電晶體2352及電容器2354。電容器2354包含作為一端的電極2319c、作為另一端的電極2318c、***於電極2319c與電極2318c之間的介電層2317c。
注意，包含在另一電路(例如感測放大器電路1104、預充電電路1106、行解碼器1108、或是列解碼器1110 )中的電晶體2340可以設在區域2040中以致於與電晶體2352重疊。
圖16A顯示電晶體2340設置在基底2332上、電晶體2352設置在電晶體2340上，而以層間絕緣層2350介於其間，以及，電容器2354設置在電晶體2352上。
可以在相同製程中製造圖16A中的電晶體312、電晶體322、及電晶體2352。此外，電晶體2316和電晶體2340可以由相同製程製造。
此處，在相同製程中製造複數個電晶體意指藉由蝕刻一導體膜而形成複數電晶體的閘極電極；藉由使用一絕緣膜(或是藉由蝕刻一絕緣膜)以形成複數個電晶體的閘極絕緣膜；以及，藉由蝕刻一導體膜以形成複數電晶體的源極電極和汲極電極。在均包含使用半導體層形成的通道形成區之複數電晶體的情形中，藉由蝕刻一半導體層以形成複數電晶體的主動層。
在相同製程中製造圖16A中的電容器314、電容器324、及電容器2354。
此處，在相同步驟中製造複數電容器意指藉由蝕刻一導體膜而形成作為複數電容器的一端之電極；藉由使用一絕緣膜(或是藉由蝕刻一絕緣膜)而形成複數電容器的介電層；以及，藉由使用一導體膜(或是藉由蝕刻一導體膜)而形成作為複數電容器之另一端的電極。
在圖16A中，使用一絕緣膜作為電容器314的介電層2317a、電容器324的介電層2317b、及電容器2354的 介電層2317c。換言之，這些介電層共用絕緣膜且未彼此分離。
在圖16A中，使用一導體膜作為電容器314的電極2318a、電容器324的電極2318b、及電容器2354的電極2318c。換言之，這些電極共用導體膜且未彼此分離。
在共用導體膜的情形中，導體膜具有作為信號處理電路的屏蔽膜(例如，電場屏蔽膜)或是遮光膜。
舉例而言，如圖16A中所示，作為電容器的另一端之電極(電極2318a、電極2318b、及電極2318c)的導體膜設置成遮蓋例如例如電晶體312、電晶體322、或電晶體2316等包含在信號處理電路中的電晶體；因此，能降低外部電場等對包含在信號處理電路中的元件之影響。
依此方式，當電容器的電極作為屏蔽膜或遮光膜時，能取得高度可靠的信號處理電路，但不增加製造步驟數目。
圖16B是信號處理電路的透視圖。
信號處理電路包含設置在基底2332上的電路組2390、設置在電路組2390上以致與電路組2390重疊的電路組2392及電路組2394、以及設置在電路組2392及電路組2394上以致於與這些電路組重疊的多數電容器。注意，設置作為多數電容器的另一端的電極，而不用彼此分離(形成為同一膜)，且於圖16B中顯示為區域2396。
類似於電晶體2316和電晶體2340的電晶體用於電路組2390。類似於電晶體312、電晶體322和電晶體2352 的電晶體用於電路組2392及電路組2394。類似於電容器314、電容器324、及電容器2354的電容器作為電極設置在區域2396中的複數電容器。
此處，顯示為區域2396之作為複數電容器的其它端的電極設置成遮蓋電路組2390、電路組2392、及電路組2394。這使得作為複數電容器的其它端的電極能夠作為信號處理電路的屏蔽膜。
在包含於信號處理電路中的電路之中，非依電性記憶體電路100以外之其它電路設置在電路組2390中。
舉例而言，電路組2390設有包含在依電性記憶體電路200中的元件(例如電晶體2316)或是包含在圖10A中的記憶體1100的記憶胞陣列1102以外的電路(例如感測放大器電路1104、預充電電路1106、行解碼器1108、或列解碼器1110)中的元件(例如電晶體2340)。
在包含於信號處理電路中的複數電路之中，非依電性記憶體電路設在電路組2392中。
舉例而言，電路組2392設有包含在對應於依電性記憶體電路200的成對非依電性記憶體電路(非依電性記憶體電路100-1及非依電性記憶體電路100-2)中的電晶體312及電晶體322。
在包含於信號處理電路的複數電路之中，包含在圖10A及10B中所示的記憶體1100的記憶胞陣列1102中的非依電性記憶體電路1120中的電晶體設在電路組2394中。
此外，在包含於信號處理電路的複數電路之中的電容器設置在電路組2390、電路組2392、及電路組2394的上方。舉例而言，電容器包含非依電性記憶體電路100-1中的電容器314及非依電性記憶體電路100-2中的電容器324。
此處，較佳的是，在電路組2390的部份之區域2391中，設置包含在圖10A中的記憶體1100的記憶胞陣列1102以外的電路(例如，感測放大器電路1104、預充電電路1106、行解碼器1108、或列解碼器1110)中的元件，以及，區域2391與電路組2394重疊。
此處，包含在圖10A中記憶體1100的記憶胞陣列1102中的非依電性記憶體電路1120中的電晶體設置在電路組2394中，因此，控制資料信號的輸入/輸出的電路設置成接近記憶胞陣列1102。
圖16A顯示一信號處理電路的結構，其中，電晶體312、電晶體322、及電晶體2352設置在電晶體2316及電晶體2340的上方，以及電容器314，電容器324和電容器2354設置在電晶體312、電晶體322、和電晶體2352上方；但是，本實施例不限於此。
將參考圖17，說明信號處理電路的結構的另一實例。
圖17是信號處理電路的剖面視圖。
如圖17所示，採用下述結構：在區域2020中，包含電晶體2316的層、包含電晶體312及電晶體322的層、 以及包含電容器314和電容器324的層依此次序堆疊；包含電晶體812和電晶體822的層設置在包含電容器314和電容器324的層之上；以及，包含電容器814和電容器824的層設置在包含電晶體812和電晶體822的層之上。
如圖17中所示，包含電晶體2340的層、包含電晶體2352的層、包含電容器2354的層、包含電晶體2356的層、及電容器2358的層設置在區域2040中。
此處，與圖16A中的情形不同，電容器314的電極2318a、電容器324的電極2318b、及電容器2354的電極2318c設置成彼此分離。這是用於包含電容器314、電容器324、及電容器2354的層與設在所述層的下方之電路之間的電連接。
在圖17中，以一導體膜用於作為電容器814的另一端之電極2370a、作為電容器824的另一端之電極2370b、及作為電容器2358的另一端之電極2370c。換言之，這些電極共用導體膜且彼此未分離。
此外，如圖17中所示，作為電容器的另一端的電極(電極2370a、電極2370b、及電極2370c)之導體膜設置遮蓋包含在信號處理電路中的電晶體；因此，降低外部電場對包含在信號處理電路中的元件之影響。
依此方式，當作為電容器814及電容器824的其它端之電極作為屏蔽膜或遮光膜時，能夠取得高度可靠的信號處理電路，但不增加製造步驟的數目。
注意，能夠採用參考圖8之實施例2中所述的信號處 理電路的結構，其中，設置包含電晶體812及電容器814的非依電性記憶體電路100-3以及包含電晶體822及電容器824的非依電性記憶體電路100-4。
此外，記憶體的記憶胞陣列可以分割，且分割的記憶胞列可以堆疊而彼此重疊(可為多層的)。此配置使得記憶體容量能增加，而記憶體的記憶胞陣列的面積減少。
本實施例能與任何其它實施例適當地結合。
(實施例7)
在本實施例中，將參考圖20A至20D、圖21A至21C、及圖22A至22D、說明任何上述實施例中所示的信號處理電路的製造方法的實例。注意，在本實施例也使用上述實施例中使用的圖式中的代號。
在本實施例中，除了非依電性記憶體電路100、及在非依電性記憶體電路100中的電晶體102及電容器104之外，使用包含於信號處理電路120中的電路中的元件之電晶體2416為例說明。
此處，舉例說明使用通道形成區由矽形成的電晶體作為電晶體2416之情形。此外，電晶體102是通道形成區形成在氧化物半導體層中的電晶體。
首先，將說明電晶體2416的製造方法。
如圖20A中所示，絕緣膜2701及與單晶半導體基底分離的半導體膜2702形成在基底2700上。
雖然對於用於基底2700的材料並無特別限制，但是 ，材料具有至少高至足以耐受稍後執行的熱處理的抗熱性是必須的。舉例而言，使用融熔處理或漂浮處理所製造的玻璃基底、石英基底、半導體基底、或陶瓷基底以作為基底2700。當稍後執行的熱處理溫度高時，使用應變點730℃或更高的基底作為玻璃基底。
在本實施例中，以使用單晶矽以形成半導體膜2702的實例為例說明電晶體2416的製造方法。
此處，將簡述單晶半導體膜2702的形成方法之具體實例。
首先，包含由電場加速的離子之離子束進入單晶半導體基底之接合基底以及易脆層，易脆層由於晶體結構的局部失序而易脆的，且形成在離接合基底的表面某深度之區域中。藉由離子束的加速能量及離子束的進入角度，能調整易脆層形成處的深度。
然後，接合基底及設有絕緣膜2701的基底2700彼此附著，以致於絕緣膜2701介於其間。在接合基底及基底2700彼此重疊之後，約大於或等於1 N/cm2且小於或等於500 N/cm2，較佳地大於或等於11 N/cm2且小於或等於20 N/cm2之壓力施加至部份接合基底及部份基底2700，以致於這些基底彼此附著。當施加壓力時，接合基底與絕緣膜2701之間的接合從這些部份開始，造成接合基底與絕緣膜2701彼此緊密接觸的整個表面的接合。
之後，執行熱處理，以致於存在於易脆層中的微空乏相結合，以及，微空乏的體積增加。因此，接合基底的一 部份之單晶半導體膜延著易脆層而與接合基底分離。以不會超過基底2700的應變點之溫度，執行熱處理。然後，以蝕刻等等，將單晶半導體膜處理成所需形狀，以致於形成半導體層2704。
為了控制臨界電壓，例如硼、鋁、或鎵等賦予p型導電率的雜質元素、或是例如磷或砷等賦予n型導體率的雜質元素可以添加至半導體膜2702。
用於控制臨界電壓的雜質元素可以添加至未被蝕刻成預定形狀的半導體膜或是可以添加至被蝕刻成預定形狀的半導體層2704。或者，用於控制臨界電壓的雜質元素可以添加至接合基底。又或者，雜質元素可以添加至接合基底以概略地控制臨界電壓，以及，將雜質元素進一步添加至未被蝕刻至成預定形狀的半導體膜或被蝕刻成預定形狀的半導體層2704，以便精密地控制臨界電壓。
注意，雖然在本實施例中說明使用單晶半導體膜的實例，但是，本發明的一實施例不限於此。
舉例而言，可以使用由汽相沈積法形成於絕緣膜2701上的多晶、微晶、或非晶半導體膜。半導體膜可由已知的技術晶化。
關於已知的晶化技術，可為使用利用雷射光的雷射晶化法或是利用觸媒元素的晶化法。或者，使用觸媒元素的晶化法及雷射晶化法相結合。
在使用例如石英基底等耐熱基底的情形中，能夠結合任何下述晶化方法：使用電熱爐的熱晶化法、使用紅外光 的燈加熱晶化法、使用觸媒元素的晶化法、及約950℃的高溫加熱法。
接著，如圖20B中所示，將半導體膜2702處理成預定形狀，以致於形成半導體層2704。然後，閘極絕緣膜2703形成於半導體層2704上。
舉例而言，以電漿強化CVD法或濺射法，使用含有氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、添加氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))、等等的膜之單層或堆疊層，形成閘極絕緣膜2703。
在本說明書中，氧氮化物意指氧量比氮量更多的物質，氮氧化物意指氮量大於氧量的物質。
舉例而言，閘極絕緣膜2703的厚度為大於或等於1 nm且小於或等於100 nm，較佳地大於或等於10 nm且小於或等於50 nm。在本實施例中，以電漿強化CVD法，形成含有氧化矽的單層絕緣膜作為閘極絕緣膜2703。
接著，如圖20C所示般，形成閘極電極2707。
形成導體膜，然後將其處理成預定形狀，以致於形成閘極電極2707。以CVD法、濺射法、蒸鍍法、旋轉塗敷法、等等，形成導體膜。
關於導體膜，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)、等等。關於導體膜，可以使用含有任何上述金屬 作為主成份的合金或含有任何上述金屬的化合物。或者，可以使用摻雜賦予導電率型之例如磷等雜質元素的例如多晶矽等半導體，形成導體膜。
注意，雖然在本實施例中使用單層導體膜來形成閘極電極2707，但是，本實施例不限於此結構。閘極電極2707可以由多數導體膜形成。
關於雙導體膜的結合，以氮化鉭或鉭用於第一導體膜以及以鎢用於第二導體膜。此外，還可以使用任何下述二導體膜的結合：氮化鎢及鎢；氮化鉬及鉬；鋁及鉭；鋁及鈦、等等。由於鎢及氮化鉭具有高抗熱性，所以，在形成二導體膜後，執行用於熱活化的熱處理。
或者，關於雙導體膜的結合，舉例而言，可以使用摻雜有賦予n型導電率的雜質元素之矽及矽化鎳、或是矽化鎢及摻雜有賦予n型導電率的雜質元素之矽。
在使用堆疊三導體膜的三層結構之情形中，較佳地使用包含鉬膜、鋁膜、及鉬膜的堆疊結構。
氧化銦、氧化銦-氧化錫、氧化銦-氧化鋅、氧化鋅、鋅鋁氧化物、鋅鋁氧氮化物、鋅鎵氧化物、等等透光氧化物導體膜用於閘極電極2707。
注意，以未使用掩罩之滴放法，選擇性地形成閘極電極2707。滴放法是藉由從孔口排放或噴射含有預定成份的液滴以形成預定圖案的方法，以及，依其類別包含噴墨法。
藉由形成導體膜，然後，在適當地控制的蝕刻條件下 (例如，施加至線圈狀電極層的電力量、施加至基底側上的電極層之電力量、及基底側上的電極溫度)，以感應耦合電漿(ICP)蝕刻法，將導體膜蝕刻成所需錐狀，依此方式，形成閘極電極2707。此外，可以藉由掩罩的形狀以控制錐狀的角度等等。
注意，關於蝕刻氣體，可以適當地使用例如氯、氯化硼、氯化矽、或四氯化硼等氯為基礎的氣體；例如四氟化碳、氟化硫、或氟化氮等氟為基礎的氣體；或是氧。
接著，藉由使用閘極電極2707作為掩罩，將賦予一導電率型的雜質元素添加至半導體層2704，因此，如圖20D所示，在半導體層2704中形成與閘極電極2707重疊的通道形成區2710、以及通道形成區2710設於其間的成對雜質區2709。
在本實施例中，以賦予p型導電率的雜質元素(例如硼)添加至半導體層2704的情形為例說明。
接著，如圖21A中所示般，形成絕緣膜2712和絕緣膜2713以遮蓋閘極絕緣膜2703及閘極電極2707。
具體而言，可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁、等等無機絕緣膜作為絕緣膜2712和絕緣膜2713。使用低介電常數(低k)材料較佳地形成絕緣膜2712和絕緣膜2713，以充份地降低導因於重疊電極或佈線的電容。
注意，可以使用由此材料形成的多孔絕緣膜以作為絕緣膜2712及絕緣膜2713。由於多孔絕緣膜具有比緻密絕 緣膜更低的介電常數，所以，能進一步降低導因於電極或佈線之寄生電容。
在本實施例中，說明以氧氮化矽用於絕緣膜2712及氮氧化矽用於絕緣膜2713的實例。此外，在本實施例中，雖然說明絕緣膜2712和絕緣膜2713形成在閘極電極2707上的實例，但是，可以僅有一絕緣膜形成於閘極電極2707上、或是三或更多絕緣膜可以堆疊於閘極電極2707上。
接著，如圖21B中所示般，絕緣膜2713接受化學機械拋光(CMP)處理或蝕刻處理，以致於絕緣膜2713的上表面平坦化。注意，為了增進稍後形成的電晶體102的特徵，較佳地將絕緣膜2713的表面僅可能地平坦化。
經由上述步驟，形成電晶體2416。
接著，說明電晶體102的製造方法。
首先，如圖21C所示，在絕緣膜2713上形成氧化物半導體層2716。
將形成於絕緣膜2713上的氧化物半導體膜處理成所需形狀，以形成氧化物半導體層2716。氧化物半導體膜的厚度大於或等於2 nm且小於或等於200 nm，較佳地大於或等於3 nm且小於或等於50 nm，更較佳地大於或等於3 nm且小於或等於20 nm。
使用氧化物半導體靶，以濺射法形成氧化物半導體膜。在稀有氣體(例如，氬)氛圍、氧氛圍、或稀有氣體(例如，氬)及氧的混合氛圍中，以濺射法形成氧化物半導 體膜。
注意，在以濺射法形成氧化物半導體膜之前，藉由逆濺射，較佳地移除絕緣膜2713的表面上的灰塵，在逆濺射中，導入氬氣以及產生電漿。逆濺射係指一方法，其中，未施加電壓至靶側，在氬氛圍中，使用RF電源以施加電壓至基底側，以在基底近處中產生電漿，以致於修改表面。
注意，可以使用氮氛圍、氦氛圍、或類似者以取代氬氛圍。或者，可以使用添加氧、氧化亞氮、或類似者之氬氛圍。又或者，可以使用添加氯、四氯化氮、或類似者之氬氛圍。
在本實施例中，使用含銦(In)、鎵(Ga)、及鋅(Zn)的靶，以濺射法取得厚度30 nm的In-Ga-Zn-O為基礎的氧化物半導體薄膜作為氧化物半導體膜。
舉例而言，使用金屬成分比為In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2的靶作為靶。含有In、Ga、及Zn的靶的填充率高於或等於90%且低於或等於100%，較佳地高於或等於95%且低於100%。藉由使用具有高填充率的靶，形成緻密的氧化物半導體膜。
在本實施例中，以下述方式形成氧化物半導體膜：將基底保持於維持降壓狀態的處理室中、移除餘留在處理室中的濕氣，將氫及濕氣被移除的濺射氣體導入、以及使用靶。
在膜形成時的基底溫度可為高於或等於100℃且低於 或等於600℃，較佳地高於或等於200℃且低於或等於400℃。在基底被加熱時執行膜形成，因而降低含於形成的氧化物半導體膜中的雜質濃度，以及，降低濺射造成的傷害。
為了移除餘留在處理室中的濕氣，較佳地使用捕獲型真空泵。舉例而言，較佳地使用低溫泵、離子泵、或鈦昇華泵。抽真空單元可為設有冷阱的渦輪泵。在使用低溫泵抽真空的處理室中，舉例而言，抽除氫原子、例如水(H2O)等含有氫原子的化合物(又較佳地也含有碳原子的化合物)、等等，因而降低處理室中形成的氧化物半導體膜中含有的雜質濃度。
關於膜形成條件的實例，基底與靶之間的距離為100 mm，壓力0.6 Pa，直流(DC)電力為0.5 kW，氛圍為氧氛圍(氧流量比例為100%)。注意，由於脈衝式直流(DC)電源可以降低膜形成時產生的粉塵以及使膜厚均勻，所以較佳的是使用脈衝式直流(DC)電源。
此外，當濺射設備的處理室的漏氣率設定為低於或等於1 x 10-10 Pa．m3/秒或更低時，能降低例如鹼金屬及氫化物等雜質進入正由濺射法形成的氧化物半導體膜中。此外，藉由使用補獲型真空泵作為抽真空單元，能降低來自抽真空系統之例如鹼金屬、氫原子、氫分子、水、羥基、及氫化物等雜質的倒流。
當靶的純度設定在99.99%或更高時，能抑制鹼金屬、氫原子、氫分子、水、羥基、氫化物、等等進入氧化物 半導體膜。此外，當使用此靶時，能降低氧化物半導體膜中例如鋰、鈉、或鉀等鹼金屬的濃度。
注意，為了在氧化物半導體膜中含有儘可能少的氫、羥基、及濕氣，較佳的是在濺射設備的預熱室中將有絕緣膜2712和絕緣膜2713形成於上的基底2700預熱作為膜形成的前置處理，以消除及排除吸附於基底2700上的例如氫及濕氣等雜質。
預熱的溫度是高於或等於100℃且低於或等於400℃，較佳地高於或等於150℃且低於或等於300℃。關於抽真空單元，低溫泵較佳地設置在預熱室中。注意，可以省略預熱處理。在形成閘極絕緣膜2721之前，對導體層2719和導體層2720形成於上的基底2700類似地執行此預熱。
注意，用於形成氧化物半導體層2716的蝕刻可以是乾蝕刻、濕蝕刻、或乾蝕刻及濕蝕刻。關於用於乾蝕刻的氣體，較佳地使用含氯的氣體(例如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)等氯為基礎的氣體)。或者，使用含有氟的氣體(例如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)等氟為基礎的氣體)；溴化氫(HBr)；氧(O2)；這些氣體中任何添加例如氦(He)或氬(Ar)等稀有氣體之氣體；等等。
關於乾蝕刻方法，可以使用平行板反應離子蝕刻(RIE)法或感應耦合電漿(ICP)蝕刻法。為了將膜蝕刻成 所需形狀，適當地調整蝕刻條件(例如，施加至線圈電極的電力量、施加至基底側上的電極之電力量、基底側上電極的溫度)。
關於用於濕蝕刻的蝕刻劑，使用例如磷酸、醋酸、及硝酸的混合溶液、例如檸檬酸或草酸等有機酸。在本實施例中，使用ITO-07N(KANTO CHEMICAL CO.,Inc.製造)。
以噴墨法形成用於形成氧化物半導體層2716的光阻掩罩。以噴墨法形成光阻掩罩時，不需要光罩；因此，製造成本降低。
注意，較佳的是在後續步驟中在導體膜形成之前執行逆濺射，以致於移除附著至氧化物半導體層2716及絕緣膜2713的表面上的餘留光阻等等。
注意，在某些情形中，由濺射等形成的氧化物半導體膜含有濕氣或氫(包含羥基)作為雜質。濕氣或氫容易形成施子能階並因而作為氧化物半導體中的雜質。
因此，在本實施例中，為了降低氧化物半導體膜中例如濕氣或氫等雜質(以執行脫氫或脫水)，氧化物半導體層2716在降壓氛圍、例如氮或稀有氣體等惰性氣體氛圍、氧氣氛圍、或超乾空氣(在以穴環朝下雷射顯微(CRDS)系統的露點儀執行測量的情形中，濕氣量是20 ppm(轉換成露點，-55℃)或更低，較佳地1 ppm或更低，更佳地10 ppb或更低)中，接受熱處理。
藉由對氧化物半導體層2716執行熱處理，消除氧化 物半導體層2716中的濕氣或氫。具體而言，在高於或等於250℃且低於或等於750℃，較佳地高於或等於400℃且低於基底的應變點之溫度下，執行熱處理。舉例而言，以500℃執行熱處理約大於或等於3分鐘且短於或等於6分鐘。藉由以RTA法來執行熱處理，短時間地執行脫水或脫氫；因此，即使在高於玻璃基底的應變點之溫度下，仍然可以執行處理。
在本實施例中，使用熱處理設備之一的電熱爐。
注意，熱處理設備不限於電熱爐，可以具有以來自例如電阻式加熱元件等加熱元件的熱傳導或熱輻射來加熱物品之裝置。舉例而言，使用例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)設備。
LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將物體加熱。GRTA設備是使用高溫氣體以執行熱處理之設備。使用不會因熱處理而與物體反應之惰性氣體作為氣體，例如氮或例如氬等稀有氣體。
在熱處理中，較佳的是濕氣、氫、等等不包含於氮或例如氦、氖、或氬等稀有氣體中。或者，導入於熱處理設備中之氮或例如氦、氖、或氬等稀有氣體之純度較佳地為高於或等於6N(99.9999%)，又較佳地為高於或等於7N(99.99999%)(亦即，雜質濃度為低於或等於1 ppm，較佳地為低於或等於0.1ppm)。
經由上述步驟，氧化物半導體層2716中的氫濃度降低。因此，氧化物半導體層能被穩定。此外，在低於或等於玻璃轉變溫度之溫度下的熱處理能夠形成具有相當低載子密度及寬能帶隙的氧化物半導體層。因此，可以使用大尺寸基底以製造電晶體，以致於增加量產力。此外，藉由氫濃度降低的氧化物半導體層，能夠製造具有高耐受電壓及顯著小的關閉狀態電流之電晶體。可以在形成氧化物半導體層之後的任何時間，執行上述熱處理。
注意，關於氧化物半導體層，可以使用包含具有c軸對齊晶體的氧化物(也稱為c軸對齊晶體(CAAC))，形成具有結晶性的氧化物半導體層，當從a-b平面、表面、或介面的方向觀視時c軸對齊晶體具有三角形或六角形原子配置。在晶體中，金屬原子延著c軸以層疊方式配置，或者，金屬原子與氧原子延著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。由於能夠取得電晶體的可靠度增加之效果，所以使用氧化物是較佳的。
可以執行濺射以形成包含CAAC的氧化物半導體膜。為了以濺射取得CAAC，重要的是在氧化物半導體膜沈積的初始階段形成六角形晶體以及使晶體生長從作為核心的六角形晶體開始。為了達成此點，較佳的是使靶與基底之間的距離更長(例如，約150 mm至200 mm)以及基底加熱溫度是100℃至500℃，較佳地200℃至400℃、更較佳地250℃至300℃。此外，沈積的氧化物半導體膜在沈 積期間接受溫度高於基底加熱溫度的熱處理，以致於修復膜中的微缺陷以及堆疊層之間的介面處的缺陷。
接著，如圖22A所示，形成接觸氧化物半導體層2716的導體層2719以及接觸氧化物半導體層2716的導體層2720。導體層2719及導體層2720作為源極和汲極電極。
具體而言，以濺射法或真空蒸鍍法形成導體膜，然後將導體膜處理成預定形狀，以此方式，形成導體層2719和導體層2720。
可以使用任何下述材料，形成要成為導體層2719和導體層2720之導體膜：選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；含有任何這些元素作為成分的合金；含有任何這些元素組合的合金；等等。或者，可以使用例如鉻、鉭、鈦、鉬、或鎢等耐火金屬膜堆疊於鋁、銅、等等金屬膜的底側或頂側上的結構。較佳地使用鋁或銅結合耐火金屬材料，以避免抗熱性及腐蝕等有關問題。關於耐火金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔、等等。
此外，要成為導體層2719和導體層2720之導體膜可以具有單層結構或包含二或更多層的堆疊結構。舉例而言，可為含矽的鋁膜之單層結構、鈦膜堆疊於鋁膜上之雙層結構、鈦膜、鋁膜、及鈦膜依序堆疊的三層結構。Cu-Mg-Al合金、Mo-Ti合金、Ti、及Mo對氧化物膜具有高黏著性。因此，以含有Cu-Mg-Al合金、Mo-Ti合金、Ti 、或Mo的導體膜作為下層及含有Cu的導體膜作為上層之堆疊結構用於導體層2719和導體層2720。結果，在是氧化物膜的絕緣膜與導體層2719和導體層2720之間的黏著度增加。
關於要成為導體層2719和導體層2720的導體膜，可以使用導體金屬氧化物。關於導體金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦-氧化錫、氧化銦-氧化鋅、或是含矽或氧化矽的任何這些金屬氧化物材料。
在導體膜形成之後執行熱處理的情形中，導體膜較佳地具有足以耐受熱處理的抗熱性。
注意，適當地調整材料及蝕刻條件，以致於在蝕刻導體膜時儘可能地不移除氧化物半導體層2716。取決於蝕刻條件，氧化物半導體層2716的曝露部被部份地蝕刻，因而在某些情形中形成溝槽(凹部)。
在本實施例中，使用鈦膜作為導體膜。因此，藉由使用含有氨及過氧化氫水的溶液(過氧化氫銨混合物)，對導體膜選擇性地執行濕蝕刻。具體而言，使用以5：2：2的體積比混合的31 wt%的過氧化氫水、28wt%的銨水、及水之溶液以作為過氧化氫銨混合物。或者，藉由使用含氯(Cl2)、氯化硼(BCl3)、等等的氣體，對導體膜執行乾蝕刻。
為了降低微影步驟中的光罩數目及步驟數目，使用多色調掩罩形成的光阻掩罩，以執行蝕刻製程，多色調掩罩是光透射過而具有多數強度的掩罩。使用多色調掩罩形成 的光阻掩罩具有複數厚度以及由蝕刻改變形狀；因此，在多數用於將膜處理成不同的圖案之蝕刻步驟中，使用光阻掩罩。因此，以一個多色調掩罩，形成對應於至少二種或更多種的不同圖案之光阻掩罩。因此，降低曝光掩罩的數目，也降低對應的微影步驟之數目，因而簡化製程。
此外，在氧化物半導體層2716與作為源極和汲極電極的導體層2719和導體層2720之間，設置作為源極區和汲極區的氧化物導體膜。氧化物導體膜的材料較佳地含有氧化鋅作為成分以及較佳地未含有氧化銦。關於此氧化物導體膜，可以使用氧化鋅、鋅鋁氧化物、鋅鋁氧氮化物、鎵鋅氧化物、等等。
舉例而言，在形成氧化物導體膜的情形中，同時執行用於形成氧化物導體膜的蝕刻及用於形成導體層2719和導體層2720的蝕刻。
藉由設置作為源極區和汲極區的氧化物導體膜，可以降低氧化物半導體層2716與導體層2719和導體層2720之間的電阻，以致於電晶體能夠高速地操作。此外，藉由設置作為源極區和汲極區的氧化物導體膜，可以增加電晶體的耐受電壓。
接著，使用例如N2O、N2、或Ar等氣體，執行電漿處理。藉由此電漿處理，移除曝露之氧化物半導體層的表面上的水、等等。也使用氧及氬的混合氣體，執行電漿處理。
在電漿處理之後，如圖22B中所示般，形成閘極絕緣 膜2721以致於遮蓋導體層2719、導體層2720、以及氧化物半導體層2716。然後，在閘極絕緣膜2721上形成閘極電極722以致與氧化物半導體層2716重疊。
然後，在形成閘極電極2722之後，使用閘極電極2722作為掩罩，添加賦予n型導電率的摻雜劑至氧化物半導體層2716，以致於形成成對的高濃度區2723。注意，包含在氧化物半導體層2716中且與閘極電極2722重疊而以閘極絕緣膜2721設於其間的區域是通道形成區。氧化物半導體層2716包含位於成對高濃度區2723之間的通道形成區。
以離子佈植法，添加用於形成高濃度區2723的摻雜劑。舉例而言，使用例如氦、氬、或氙等稀有氣體；例如氮、磷、砷、或銻等15族元素作為摻雜劑。舉例而言，在使用氮作為摻雜劑的情形中，高濃度區2723中的氮原子的濃度較佳地高於或等於5 x 1019/cm3且低於或等於1 x 1022/cm3。
添加賦予n型導電率的摻雜劑之高濃度區2723比氧化物半導體層2716中的其它區域具有更高的導電率。因此，藉由在氧化物半導體層2716中設置高濃度區2723，源極電極與汲極電極(導體層2719與導體層2720)之間的電阻降低。
藉由降低源極電極與汲極電極(導體層2719與導體層2720)之間的電阻，即使當電晶體102微小化時，仍然能確保大開啟狀態電流及高速操作。此外，藉由電晶體 102的微小化，包含電晶體的記憶胞陣列之面積縮減，以致於在記憶胞陣列中每單位面積的記憶體容量增加。
在以In-Ga-Zn-O為基礎的氧化物半導體用於氧化物半導體層2716的情形中，在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度執行熱處理一小時。結果，高濃度區2723中的氧化物半導體具有纖鋅礦晶體結構。當高濃度區2723中的氧化物半導體具有纖鋅礦晶體結構時，高濃度區2723的導電率進一步增加且源極電極與汲極電極(導體層2719與導體層2720)之間的電阻降低。
注意，為了藉由形成具有纖鋅礦晶體結構的氧化物半導體而有效地降低源極電極與汲極電極(導體層2719與導體層2720)之間的電阻，在使用氮作為摻雜劑的情形中，高濃度區2723中的氮原子的濃度較佳地高於或等於1 x 1020/cm3且低於或等於7原子%。但是，即使當氮原子的濃度低於上述範圍時，在某些情形中仍然能取得具有纖鋅礦晶體結構的氧化物半導體。
使用類似於閘極絕緣膜2703的材料及堆疊結構，形成閘極絕緣膜2721。較佳的是，閘極絕緣膜2721含有儘可能少的例如濕氣及氫等雜質。使用單層絕緣膜或堆疊的多數絕緣膜，形成閘極絕緣膜2721。
當在閘極絕緣膜2721中含有氫時，氫進入氧化物半導體層2716或是從氧化物半導體層2716取出氧，因而氧化物半導體層2716具有較低的電阻(n型導電率)；因 此，可以形成寄生通道。因此，重要的是採用未使用氫的膜形成方法，以形成含有儘可能少的氫之閘極絕緣膜2721。
具有高障壁特性的材料較佳地用於閘極絕緣膜2721。關於具有高障壁特性的絕緣膜，舉例而言，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜、或氮氧化鋁膜。
當使用堆疊的多數絕緣膜時，在比具有高障壁特性的絕緣膜更接近氧化物半導體層2716的側上，形成例如氧化矽膜或氧氮化矽膜等具有低比例的氮之絕緣膜。然後，形成具有高障壁特性的絕緣膜以致於與導體層2719、導體層2720、以及氧化物半導體層2716重疊，而以具有低氮比例的絕緣膜夾於其間。
當使用具有高障壁特性的絕緣膜時，可以防止例如濕氣或氫等雜質進入氧化物半導體層2716、閘極絕緣膜2721、或氧化物半導體層2716與另一絕緣膜之間的介面及其近處。此外，形成為接觸氧化物半導體層2716之例如氧化矽膜或氧氮化矽膜等具有低比例的氮之絕緣膜，能夠防止使用具有高障壁特性形成的絕緣膜直接接觸氧化物半導體層2716。
在本實施例中，形成具有一結構的閘極絕緣膜2721，在所述結構中，由濺射法形成的100 nm厚的氮化矽膜堆疊於由濺射法形成的200 nm厚的氧化矽膜。膜形成時的基底溫度高於或等於室溫且小於或等於300℃，在本實施例中為100℃。
注意，在形成閘極絕緣膜2721之後，執行熱處理。在氮氛圍、超乾空氣、或稀有氣體(例如，氬或氦)中，較佳地在高於或等於200℃且低於或等於400℃的溫度下，舉例而言，高於或等於250℃且低於或等於350℃的溫度下，執行熱處理。氣體中的水含量較佳的是20 ppm或更低、又較佳地為1 ppm或更低、仍然更較佳地為10 ppb或更低。在本實施例中，舉例而言，在氮氛圍中，在250℃下執行熱處理1小時。或者，以類似於對氧化物半導體層執行的用於降低濕氣或氫之熱處理的方式，在導體層2719和導體層2720形成之前，在高溫下執行短時間的RTA處理。
即使當以對氧化物半導體層2716執行的熱處理而在氧化物半導體層2716中產生氧缺陷時，藉由在閘極絕緣膜2721設置後執行熱處理，氧仍然從閘極絕緣膜2721供應至氧化物半導體層2716。藉由供應氧至氧化物半導體層2716，可以降低氧化物半導體層2716中作為施子的氧空乏，以及滿足化學計量成分。較佳的是氧化物半導體層2716中氧的比例高於化學計量比例中的氧。結果，使氧化物半導體層2716成為實質上i型的且能降低導因於氧空乏的電晶體電特徵之變異，造成電特徵增進。
對於此熱處理的時機並無特別限定，只要在形成閘極絕緣膜2721之後執行即可。當此熱處理在另一步驟中作為熱處理(例如，形成樹脂膜時的熱處理或降低透明導體膜的電阻之熱處理)時，使氧化物半導體層2716成為實質 上i型的但不增加步驟數目。
此外，在氧氛圍中對氧化物半導體層2716執行熱處理，以致於氧添加至氧化物半導體，可以降低氧化物半導體層2716中作為施子的氧空乏。舉例而言，在高於或等於100℃且低於350℃的溫度下，較佳地在高於或等於150℃且低於250℃的溫度下，執行熱處理。較佳的是，用於氧氛圍中的熱處理之氧氣未包含水、氫、等等。或者，導入至熱處理設備的氧氣的純度較佳地為高於或等於6N(99.9999%)，又較佳地為高於或等於7N(99.99999%)(亦即，氧氣的雜質濃度較佳地低於或等於1 ppm，又較佳地低於或等於0.1 ppm)。
或者，藉由離子佈植法、離子摻雜法、等等，將氧添加至氧化物半導體層2716，以致於降低作為施子的氧空乏。舉例而言，由2.45 GHz的微波製成電漿的氧可以添加至氧化物半導體層2716。
在閘極絕緣膜2721上形成導體膜，然後，以蝕刻處理閘極絕緣膜2721，以此方式，形成閘極電極2722。使用類似於閘極電極2707或導體層2719和導體層2720之材料，形成閘極電極2722。
閘極電極2722的厚度是10至400 nm，較佳地為100 nm至200 nm。在本實施例中，使用鎢靶，以濺射法形成用於閘極電極的150 nm厚的導體膜，然後，藉由蝕刻，將導體膜處理成所需形狀，以致於形成閘極電極2722。注意，以噴墨法形成光阻掩罩。以噴墨法形成光阻掩罩不 需要光罩；因此，製造成本降低。
經由上述步驟，形成電晶體102。
在電晶體102中，源極和汲極電極(導體層2719和導體層2720)未與閘極電極2722重疊。大於閘極絕緣膜2721的厚度之間隙設在源極和汲極電極(導體層2719和2720)與閘極電極2722之間。因此，在電晶體102中，能降低源極和汲極電極與閘極電極之間的寄生電容。結果，能取得高速操作。
注意，電晶體102不限於通道形成區形成在氧化物半導體層中的電晶體。關於電晶體102，能夠使用能帶隙比矽的能帶還寬且其本質載子密度比通道形成區中的矽的載子密度還低的半導體材料之電晶體。關於此半導體材料，舉例而言，能使用碳化矽、氮化鎵、等等以取代氧化物半導體。藉由包含此半導體材料的通道形成區，能提供具有相當小的關閉狀態電流之電晶體。
雖然在本實施例中將電晶體102描述為單閘極電晶體，但是，在需要時，可以製造包含電連接成形成多數通道形成區的多數閘極電極的多閘極電晶體。
注意，可以使用含有氧及13族的元素之絕緣材料，形成接觸氧化物半導體層2716的絕緣膜(在本實施例中，對應於閘極絕緣膜2721)。很多氧化物半導體材料含有13族的元素，以及，含有13族的元素之絕緣材料與氧化物半導體並容。因此，當以含有13族的元素之絕緣材料用於接觸氧化物半導體層的絕緣膜時，氧化物半導體層與絕 緣膜之間的介面狀態可以保持有利的。
含有13族的元素的絕緣材料是含有一或更多13族的元素的絕緣材料。含有13族元素的絕緣材料的實施例可為含氧化鎵、氧化鋁、鋁鎵氧化物、及鎵鋁氧化物。此處，鋁鎵氧化物意指以原子百分比而言鋁含量大於鎵含量之材料，鎵鋁氧化物是以原子百分比而言鎵含量大於或等於鋁含量之材料。
舉例而言，當以含氧化鎵的材料用於接觸含鎵的氧化物半導體層之絕緣膜時，在氧化物半導體層與絕緣膜之間的介面可以保持有利的特徵。舉例而言，氧化物半導體層及含有氧化鎵的絕緣膜設置成彼此接觸，以致於能夠降低氧化物半導體層與絕緣膜之間的介面處的氫累積。
注意，在與氧化物半導體的構成元素相同族的元素作為絕緣膜之情形中，能取得類似的效果。舉例而言，藉由使用含有氧化鋁的材料，有效地形成絕緣膜。氧化鋁不易透水。因此，較佳的是使用含有氧化鋁的材料以防止水進入氧化物半導體層。
藉由氧氛圍中的熱處理、或藉由氧摻雜，接觸氧化物半導體層2716的絕緣膜較佳地製成含有的氧之比例高於化學計量成分中的氧比例。「氧摻雜」意指氧添加至塊體。注意，使用「塊體」一詞以清楚說明氧不僅添加至薄膜的表面，也添加至薄膜的內部。此外，「氧摻雜」包含「氧電漿摻雜」，其中，被製成電漿的氧添加至塊體。可以藉由離子佈植法或離子摻雜法，以執行氧摻雜。
舉例而言，在使用氧化鎵以形成接觸氧化物半導體層2716的絕緣膜之情形中，藉由氧氛圍中的熱處理或氧摻雜，將氧化鎵的成分設定為Ga2Ox(X=3+α，0<α<1)。
在使用氧化鋁以形成接觸氧化物半導體層2716的絕緣膜之情形中，藉由氧氛圍中的熱處理或氧摻雜，將氧化鋁的成分設定為Al2Ox(x=3+α，0<α<1)。
在使用鎵鋁氧化物(鋁鎵氧化物)以形成接觸氧化物半導體層2716的絕緣膜之情形中，藉由氧氛圍中的熱處理或氧摻雜，將鎵鋁氧化物(鋁鎵氧化物)的成分設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由氧摻雜，形成包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜。當包含此區域的絕緣膜接觸氧化物半導體層時，絕緣膜中過量的氧供應至氧化物半導體層，以及，氧化物半導體層中或是氧化物半導體層與絕緣膜之間的介面處的氧缺陷降低。因此，使氧化物半導體層成為i型的或實質上i型的氧化物半導體。
注意，包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜可以應用至位於氧化物半導體層2716的上側上的絕緣膜、或位於接觸氧化物半導體層2716的絕緣膜的氧化物半導體層2716的下側上之絕緣膜；但是，較佳的是將此絕緣膜應用於此二絕緣膜。藉由一結構，可以增強上述有利功效，在所述結構中，氧化物半導體層2716夾於絕緣膜與絕緣膜之間，這些絕緣膜均包含氧的比例高於化學計量成分的氧比例之區域，作為接觸氧化物半導體 層2716的絕緣膜及位於氧化物半導體層2716的上側及下側上。
位於氧化物半導體層2716的上側及下側上的絕緣膜可以含有相同的構成元素或不同的構成元素。舉例而言，可以都使用成分為Ga2Ox(X=3+α，0<α<1)之氧化鎵，形成上側及下側上的絕緣膜。或者，使用成分為Ga2Ox(X=3+α，0<α<1)之氧化鎵以形成上側及下側上的絕緣膜中之一，而使用成分為Al2Ox(X=3+α，0<α<1)之氧化鋁以形成另一絕緣膜。
以均包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜的堆疊，形成接觸氧化物半導體層2716的絕緣膜。舉例而言，可以如下所述地形成氧化物半導體層2716的上側上的絕緣膜：形成成分為Ga2Ox(X=3+α，0<α<1)的氧化鎵，以及在其上形成成分為GaXAl2-XO3+α(0<X<2，0<α<1)之鎵鋁氧化物(鋁鎵氧化物)。注意，以均包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜的堆疊，形成氧化物半導體層2716的下側上的絕緣膜。或者，氧化物半導體層2716的上側及下側上的絕緣膜都由均包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜的堆疊形成。
接著，如圖22C所示般，絕緣膜2724形成為遮蓋閘極絕緣膜2721、和閘極電極2722。
以PVD法、CVD法、等等，形成絕緣膜2724。使用含有例如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、 或氧化鋁等無機絕緣材料之材料，形成絕緣膜2724。
注意，關於絕緣膜2724，較佳地使用具有低介電常數的材料或是具有低介電常數的結構(例如多孔結構(porous structure))。當絕緣膜2724的介電常數降低時，產生於佈線或電極之間的寄生電容可以降低，造成更高速操作。
注意，雖然在本實施例中絕緣膜2724具有單層結構，但是，本發明的一實施例不限於此結構。絕緣膜2724可以具有包含二或更多層的堆疊結構。
接著，在閘極絕緣膜2721和絕緣膜2724中形成開口，以致於部份導體層2720曝露。之後，經由開口而接觸導體層2720的佈線2726形成於絕緣膜2724上。
以PVD法或CVD法形成導體膜，然後將導體膜以蝕刻處理，以此方式，形成佈線2726。關於導體膜的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢的元素；含有任何這些元素作為成分的合金；等等。此外，可以使用選自錳、鎂、鋯、鈹、釹、及鈧中之一或更多材料以作為用於導體膜的材料。
具體而言，舉例而言，能夠採用一方法，其中，以PVD法，在包含絕緣膜2724的開口之區域中形成薄鈦膜(約5 nm)，然後，形成鋁膜以致嵌入於開口中。此處，以PVD法形成的鈦膜具有降低形成於有鈦膜形成於上的表面上之氧化物膜的功能(例如，自然的氧化物膜)，以降低與下電極等(此處，導體層2720)之間的接觸電阻 。此外，可以防止鋁膜的小丘。在形成鈦、氮化鈦、等等的障壁膜之後，以電鍍法形成銅膜。
接著，如圖22D所示，形成絕緣膜2727以遮蓋佈線2726。此外，導體膜形成於絕緣膜2727之上，然後將導體膜蝕刻處理，以致於形成導體層2801。之後，形成絕緣膜2802以遮蓋導體層2801，以及，導體膜2803形成於絕緣膜2802上。依此方式，形成電容器104。
電容器104的一端對應於導體層2801，電容器104的另一端對應於導體膜2803，以及，電容器104的介電層對應於絕緣膜2802。此處，用於絕緣膜2727、導體層2801、絕緣膜2802、及導體膜2803的材料可以類似於用於上述其它絕緣膜及導體層之材料。
經由上述步驟，製造信號處理電路120。
本實施例可以與任何其它實施例適當地結合。
(實施例8)
在本實施例中，將說明用於實施例7中的氧化物半導體層之氧化物。氧化物包含具有c軸對齊的晶體(也稱為c軸對齊晶體(CAAC))，當從a-b平面、表面、或介面的方向觀視時，c軸對齊晶體具有三角形或六角形原子配置。在晶體中，金屬原子延著c軸以層疊方式配置，或者，金屬原子與氧原子延著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
廣義而言，包含CAAC的氧化物意指非單晶氧化物，所述非單晶氧化物包含一現象，其中，當從垂直於a-b平面的方向觀視時具有三角形、六角形、正三角形、或正六角形的原子配置，以及，當從垂直於c軸方向觀視時金屬原子以層疊方式配置或金屬原子與氧原子以層疊方式配置。
CAAC不是單晶，但是這並非意謂CAAC僅由非晶成分組成。雖然CAAC包含晶化部份(結晶部份)，但是，在某些情形中，一結晶部份與另一結晶部份之間的邊界並不清楚。
在氧包含於CAAC的情形中，氮可以替代包含於CAAC中的部份氧。包含於CAAC中的個別結晶部份的c軸可以在一方向(例如，垂直於CAAC形成於上的基底表面或是CAAC的表面之方向)上對齊。或者，包含於CAAC中的個別的結晶部份的a-b平面的法線可以在一方向上對齊(例如，垂直於CAAC形成於上的基底表面或是CAAC的表面之方向)。
CAAC視其成分等而變成導體、半導體、或是絕緣體。CAAC視其成分等而使可見光透射或不透射。
關於此CAAC的實施例，有形成為膜狀及從垂直於膜的表面或有CAAC形成於上的基底的表面之方向觀視為具有三角或六角形原子配置的晶體，以及，其中，當觀測膜的剖面時，金屬原子以層疊方式配置或是金屬原子和氧原子(或氮原子)以層疊方式配置。
將參考圖23A至23E、圖24A至24C、圖25A至25C 、及圖26A和26B，詳述CAAC的晶體結構之實例。在圖23A至23E、圖24A至24C、圖25A至25C、及圖26A和26B中，除非另外指明，否則，垂直方向對應於c軸方向及垂直於c軸方向的平面對應於a-b平面。當簡單地使用「上半部」及「下半部」時，它們意指在a-b平面上方的上半部、以及在a-b平面下方的下半部(相對於a-b平面的上半部及下半部)。此外，在圖23A至23E中，由圓圈圍繞的O代表四配位O，雙圓圈代表三配位O。
圖23A顯示包含一個六配位In原子及接近In原子的六個四配位氧(於下稱為四配位O)原子的結構。此處，包含一金屬原子及接近其的氧原子的結構稱為小基團。圖23A中的結構真實地為八面體結構，但是，為了簡明起見而顯示為平面結構。注意，三個四配位O原子存在於圖23A中的上半部及下半部中。在圖23A中所示的小基團中，電荷為0。
圖23B顯示包含一個五配位Ga原子、接近Ga原子的三個三配位氧(於下稱為三配位O)原子、及接近Ga原子的二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於圖23B中的上半部及下半部中。由於In原子具有五個配位基，所以，In原子也具有圖23B中所示的結構。在圖23B中所示的小基團中，電荷為0。
圖23C顯示包含一個四配位Zn原子及接近Zn原子的四個四配位O原子。在圖23C中，一四配位O原子存 在於上半部，三個四配位O原子存在於下半部中。或者，在圖23C中，三個四配位O原子存在於上半部中以及一個四配位O原子存在於下半部中。在圖23C中所示的小基團中，電荷為0。
圖23D顯示包含一個六配位Sn原子及接近Sn原子的六個四配位O原子。在圖23D中，三個四配位O原子存在於於上半部及下半部中。在圖23D中所示的小基團中，電荷為+1。
圖23E顯示包含二個Zn原子的小基團。在圖23E中，一個四配位O原子存在於上半部及下半部中。在圖23E中所示的小基團中，電荷為-1。
此處，多數小基團形成中基團，以及，多數中基團形成大基團(也稱為單一胞)。
現在，將說明小基團之間的接合規則。相對於圖23A中的六配位In原子之上半部中的三個O原子在向下方向上均具有三個接近的In原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的In原子。圖23B中相對於五配位Ga原子的上半部中的一個O原子在向下方向具有一個接近的Ga原子，以及，在下半部中的一個O原子在向上方向上具有一個接近的Ga原子。圖23C中相對於四配位Zn原子的上半部中的一個O原子在向下方向上具有一個接近的Zn原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的Zn原子。
依此方式，在金屬原子上方的四配位O原子的數目 等於接近每一四配位O原子且在每一四配位O原子的下方之金屬原子數目。類似地，在金屬原子下方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的上方之金屬原子數目。由於四配位O原子的軸數為4，所以，接近O原子且在O原子的下方之金屬原子數目與接近O原子且在O原子的上方之金屬原子數目之總合為4。
因此，當在金屬原子上方的四配位O原子的數目與在另一金屬原子下方的四配位O原子的數目之總合為4時，二種包含金屬原子的小基團可以接合。
舉例而言，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子接合的情形中，其接合至五配位金屬(Ga或In)或四配位金屬(Zn)原子。
軸數為4、5、或6的金屬原子經由c軸方向上的四配位O而接合至另一金屬原子。上述之外，還可藉由結合多數小基團以致於層疊結構的總電荷為0，而以不同方式形成中基團。
圖24A顯示包含於In-Sn-Zn-O為基礎的材料之層疊結構中的中基團的模型。圖24B顯示包含三中基團的大基團。圖24C顯示從c軸方向觀測的圖24B中的層疊結構的情形中之原子配置。
在圖24A中，為簡單起見而省略三配位O原子，以及，以圓圈顯示四配位O原子；圓圈中的數目顯示四配位O原子的數目。舉例而言，存在於相對於Sn原子的上 半部及下半部中的三個四配位O原子以圓圈包圍3表示。類似地，在圖24A中，存在於相對於In原子的上半部及下半部中的一個四配位O原子以圓圈包圍1表示。圖24A也顯示接近下半部中的一個四配位O原子及上半部中的三個四配位O原子的Zn原子、以及接近上半部中的一個四配位O原子及下半部中的三個四配位O原子之Zn原子。
在圖24A中包含於In-Sn-Zn-O為基礎的材料的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之Sn原子接合至接近上半部及下半部中的一個四配位O原子之In原子、In原子接合至接近上半部中的三個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之In原子、In原子接合至包含二Zn原子且接近上半部中的一個四配位O原子的小基團，以及，小基團經由相對於小基團的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之Sn原子。多數這些中基團接合，以致於形成大基團。
此處，將三配位O原子的一鍵的電荷及四配位O原子的一鍵的電荷分別假定為-0.667和-0.5。舉例而言，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包含Sn原子的基團的電荷為+1。因此 ，需要抵消+1的-1電荷以形成包含Sn原子的層疊結構。關於具有-1的電荷之結構，可為如圖23E所示之包含二個Zn原子的小基團。舉例而言，藉由包含二個Zn原子的一個小基團，可以抵消包含Sn原子的一個小基團的電荷，以致於層疊結構的總電荷為0。
當圖24B中所示的大基團重複時，取得In-Sn-Zn-O為基礎的晶體(In2SnZn3O8)。注意，取得的In-Sn-Zn-O為基礎的晶體之層疊結構表示為成分公式In2SnZn2O7(ZnO)m(m為0或自然數)。
上述規則也應用至下述氧化物：例如In-Sn-Ga-Zn為基礎的氧化物等四成分金屬氧化物；例如In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、或In-Lu-Zn為基礎的氧化物等三成分金屬氧化物；例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧 化物、或In-Ga為基礎的氧化物等二成分金屬氧化物；等等。
舉例而言，圖25A顯示包含於In-Ga-Zn-O為基礎的材料的層疊結構中的中基團的模型。
在圖25A中包含於In-Ga-Zn-O為基礎的材料的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之In原子接合至接近上半部中的一個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的三個四配位O原子而接合至接近上半部及下半部中的一個四配位O原子之Ga原子、Ga原子經由相對於Ga原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之In原子。多數這些中基團接合，以致於形成大基團。
圖25B顯示包含三個中基團的大基團。圖25C顯示從c軸方向觀測的圖25B中的層疊結構之情形中之原子配置。
此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、+2、+3，包含In原子、Zn原子、及Ga原子中任何原子的小基團的電荷為0。結果，具有這些小基團的結合之中基團的總電荷總是0。
為了形成In-Ga-Zn-O為基礎的材料之層疊結構，不僅使用圖25A中所示的中基團，也可使用In原子、Zn原子、及Ga原子的配置不同於圖25A中的配置之中基團， 以形成大基團。
當圖25B中所示的大基團重複時，取得In-Ga-Zn-O為基礎的晶體。注意，取得的In-Ga-Zn-O為基礎的晶體之層疊結構以成分公式InGaO3(ZnO)n(n是自然數)表示。
在n=1(InGaZnO4)的情形中，舉例而言，取得圖26A中所示的晶體結構。注意，在圖26A中的晶體結構中，由於如圖23B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga由In取代的結構。
在n=2(InGaZn2O5)的情形中，舉例而言，取得圖26B中所示的晶體結構。注意，在圖26B中的晶體結構中，由於如圖23B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga由In取代的結構。
(實施例9)
在本實施例中，將參考圖27A至27C，說明使用氧化物半導體層形成且具有不同於實施例6及7中的結構之電晶體。注意，在本實施例中也使用上述實施例中所使用的圖式中的代號。
圖27A中所示的電晶體102是閘極電極2722形成在氧化物半導體層2716之上的頂部閘極型電晶體，也是源極電極和汲極電極(導體層2719和導體層2720)形成在氧化物半導體層2716之下的底部接觸型電晶體。
此外，氧化物半導體層2716包含成對的高濃度區2918。成對的高濃度區2918係在形成閘極電極2722之後 藉由添加賦予n型導電率的摻雜劑至氧化物半導體層2716而取得的。此外，包含在氧化物半導體層2716中且與閘極電極2722重疊而以閘極絕緣膜2721設於其間的區域是通道形成區2919。在氧化物半導體層2716中，通道形成區2919設於成對高濃度區2918之間。
以類似於實施例7中所述的高濃度區2723之方式，形成高濃度區2918。
圖27B中所示的電晶體102是閘極電極2722形成在氧化物半導體層2716之上的頂部閘極型電晶體，也是源極電極和汲極電極(導體層2719和導體層2720)形成在氧化物半導體層2716之上的頂部接觸型電晶體。此外，電晶體102包含設在閘極電極2722的側邊上及由絕緣膜形成的側壁2930。
此外，氧化物半導體層2716包含成對的高濃度區2928及成對的低濃度區2929。成對的高濃度區2928及成對的低濃度區2929係在形成閘極電極2722之後藉由添加賦予n型導電率的摻雜劑至氧化物半導體層2716而取得的。
此外，包含於氧化物半導體層2716中且與閘極電極2722重疊而以閘極絕緣膜2721設於其間的區域是通道形成區2931。在氧化物半導體層2716中，通道形成區2931設在成對高濃度區2928之間的成對低濃度區2929之間。此外，成對低濃度區2929設在包含在氧化物半導體層2716中且與側壁2930重疊而以閘極絕緣膜2721設在其 間的區域中。
以類似於實施例7中所述的高濃度區2723之方式，形成高濃度區2928及低濃度區2929。
圖27C中所示的電晶體102是閘極電極2722形成在氧化物半導體層2716之上的頂部閘極型電晶體，也是源極電極和汲極電極(導體層2719和導體層2720)形成在氧化物半導體層2716之下的底部接觸型電晶體。此外，電晶體102包含設在閘極電極2722的側邊上及由絕緣膜形成的側壁2950。
此外，氧化物半導體層2716包含成對的高濃度區2948及成對的低濃度區2949。在形成閘極電極2722之後藉由添加賦予n型導電率的摻雜劑至氧化物半導體層2716，取得成對的高濃度區2948及成對的低濃度區2949。
此外，包含在氧化物半導體層2716中且與閘極電極2722重疊而以閘極絕緣膜2721設於其間的區域是通道形成區2951。在氧化物半導體層2716中，通道形成區2951設置在設於成對高濃度區2948之間的成對低濃度區2949之間。此外，成對低濃度區2949設在包含在氧化物半導體層2716中且與側壁2950重疊而以閘極絕緣膜2721設在其間的區域中。
以類似於實施例7中所述的高濃度區2723之方式，形成高濃度區2948及低濃度區2949。
本實施例能與任何其它實施例適當地結合。
(實施例10)
在本實施例中，將參考圖28A及28B，說明使用氧化物半導體層形成且結構不同於實施例6、7及9之結構的電晶體。注意，在本實施例也使用上述實施例中所使用的圖式中的代號。
在本實施例中的電晶體102中，閘極電極2722設置成與導體層2719及導體層2720重疊。此外，本實施例中的電晶體102與實施例6、7及9中所述的電晶體102不同之處在於使用閘極電極2722作為掩罩而未將賦予導電率型的雜質元素添加至氧化物半導體層2716。
在圖28A中所示的電晶體102中，氧化物半導體層2716設於導體層2719及導體層2720之下。在圖28B中所示的電晶體102中，氧化物半導體層2716設於導體層2719及導體層2720之上。注意，雖然絕緣膜2724的上表面在圖28A及28B中均未平坦化，所以，本發明的一實施例不限於此結構。絕緣膜2724的上表面可以平坦化。
本實施例能與任何其它實施例適當地結合。
(實施例11)
在本實施例中，將參考圖29、圖30A至30C、圖31A至31C、圖32A至32C、以及圖33A及33B，說明電晶體的特徵。
由於各種原因，真正測量到的絕緣式閘極電晶體的場 效遷移率低於其原始遷移率：此現象不僅發生於使用氧化物半導體的情形。原因之一在於半導體內部的缺陷或是在半導體與絕緣膜之間的介面處的缺陷降低遷移率。當使用李文森(Levinson)模型時，理論上能夠計算無缺陷存在於半導體內部之假設下的場效遷移率。
假設半導體之原始遷移率以及測量的場效遷移率分別為μ o及μ，以及電位障壁(例如晶粒邊界)存在於半導體中時，以下述公式表示測量的場效遷移率。
Figure TWI615714BD00002
此處，E代表電位障壁的高度，k代表波茲曼常數，T代表絕對溫度。當電位障壁被假定為歸因於缺陷時，根據李文森模式，電位障壁的高度E以下述公式表示。
Figure TWI615714BD00003
此處，e代表基本電荷，N代表通道中每單位面積之平均缺陷密度，ε代表半導體的介電係數，n代表通道中每單位面積的載子數目，Cox代表每單位面積的電容，Vg 代表閘極電壓，t代表通道形成區的厚度。在半導體層的厚度小於或等於30 nm的情形中，通道形成區的厚度被視為與半導體層的厚度相同。線性區中的汲極電流Id以下述公式表示。
Figure TWI615714BD00004
此處，在此情形中，L代表通道長度，W代表通道寬度，L及W均為10μm。此外，Vd代表汲極電壓。當以Vg除上述公式的二側，然後二側取對數時，得到下述公式。
Figure TWI615714BD00005
公式5的右側是Vg的函數。從公式中，發現從以ln(Id/Vg)為縱軸及1/Vg為橫軸而繪製的真實測量值而取得之圖形中的線之斜率，可以取得缺陷密度N。亦即，從電晶體的Id-Vg特徵曲線，評估缺陷密度。銦(In)、錫(Sn)、及鋅(Zn)的比例為1：1：1的氧化物半導體的缺陷密度N約為1 x 1012/cm2。
根據以此方式取得的缺陷密度，從公式2和公式3， 計算出μ O為120 cm2/Vs。包含缺陷之In-Sn-Zn氧化物之測量遷移率約為35 cm2/Vs。但是，假設無缺陷存在於半導體的內部及半導體與絕緣膜之間的介面，則預期氧化物半導體的遷移率μ O為120 cm2/Vs。
注意，即使當無缺陷存在於半導體內部時，在通道形成區與閘極絕緣膜之間的介面的散射仍影響電晶體的傳輸特性。換言之，在離開通道形成區與閘極絕緣膜之間的介面一距離x的位置之氧化物半導體的遷移率μ 1以下述公式表示。
Figure TWI615714BD00006
此處，D代表閘極方向上的電場，B及G是常數。B及G是從真實測量結果取得；根據上述測量結果，B是4.75×107 cm/s，G是10 nm(介面散射影響到達的深度)。當D增加(亦即，當閘極電壓增加時)時，公式6的第二項增加，因此，遷移率μ 1降低。
圖29顯示電晶體的遷移率μ 2的計算結果，在電晶體中，通道形成區包含半導體內部沒有缺陷的理想氧化物半導體。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentaurus Device，以及，將氧化物半導體的能帶隙、電子親和力、相對介電係數、及厚度分別假定為2.8 eV、 4.7eV、15及15 nm。這些值是測量濺射法所形成的薄膜而取得的。
此外，閘極、源極、和汲極的功函數分別假定為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣膜的厚度假定為100 nm，以及，其相對介電係數假定為4.1。通道長度及通道寬度均假定為10μm，汲極電壓Vd假定為0.1 V。
如圖29所示，在閘極電壓稍微超過1V處遷移率具有100 cm2/Vs或更大的峰值，且因為介面散射的影響增加而隨著閘極電壓更高而下降。注意，為了降低介面散射，較佳的是半導體層的表面是原子等級平坦的(原子層平坦)。
使用具有此遷移率的氧化物半導體製造的微小電晶體之特徵的計算結果顯示於圖30A至30C、圖31A至31C、及圖32A至32C。圖33A及33B顯示用於計算的電晶體的剖面結構。
圖33A及33B中所示的電晶體均包含半導體區(也稱為雜質區)3103a和半導體區(也稱為雜質區)3103c，半導體區3103a和半導體區3103ac在氧化物半導體層中具有n+型導電率。半導體區3103a的電阻率和半導體區3103c的電阻率均是2x10-3Ω cm。
圖33A中所示的電晶體形成於基部絕緣層3101和嵌入絕緣體3102，嵌入絕緣體3102嵌入於基部絕緣層3101中且由氧化鋁形成。電晶體包含半導體區3103a、半導體區3103c、設於半導體區3103a與3103c之間作為通道形 成區的本質半導體區3103b、以及閘極3105。閘極電極3105的寬度是33 nm。
閘極絕緣膜3104形成於閘極電極3105與半導體區3103b之間。此外，側壁絕緣體3106a及側壁絕緣體3106b形成於閘極電極3105的二側表面上，以及，絕緣體3107形成於閘極電極3105上以防止閘極電極3105與另一佈線之間的短路。側壁絕緣體具有5 nm的寬度。作為源極電極的導體膜3108a和作為汲極電極的導體膜3108b設置成分別接觸半導體區3103a和半導體區3103c。注意，本電晶體的通道寬度是40 nm。
圖33B中所示的電晶體與圖33A中所示的電晶體相同之處在於其形成於基部絕緣層3101及氧化鋁形成的嵌入絕緣體3102上以及其包含半導體區3103a、半導體區3103c、設於它們之間的本質半導體區3103b、具有33 nm寬度的閘極電極3105、閘極絕緣膜3104、側壁絕緣體3106a、側壁絕緣體3106b、絕緣體3107、導體膜3108a、和導體膜3108b。
圖33A中所示的電晶體與圖33B中所示的電晶體的不同之處在於側壁絕緣體3106a及側壁絕緣體3106b之下的半導體區的導電率型。在圖33A中的電晶體中，側壁絕緣體3106a及側壁絕緣體3106b之下的半導體區是具有n+型導電率的部份半導體區3103a以及具有n+型導電率的部份半導體區3103c，而在圖33B中的電晶體中，側壁絕緣體3106a及側壁絕緣體3106b之下的半導體區是部份本 質半導體區3103b。換言之，在圖33B的半導體層中，設置寬度Loff的區域，其中，半導體區3103a(半導體區3103c)與閘極電極3105未重疊。此區域稱為偏移區，以及，寬度Loff稱為偏移長度。如圖中所見般，偏移長度等於側壁絕緣體3106a(側壁絕緣體3106b)的寬度。
計算中所使用的其它參數如上所述。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentaurus Device。圖30A至30C顯示具有圖33A中所示的結構之電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)之閘極電壓(Vg：閘極與源極之間的電位差)的相依性。在汲極電壓(汲極與源極之間的電位差)為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。
圖30A顯示閘極絕緣膜的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖30B顯示閘極絕緣膜的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖30C顯示閘極絕緣膜的厚度為5 nm的情形中電晶體的閘極電壓相依性。隨著閘極絕緣膜更薄時，特別是在關閉狀態時的汲極電流Id(關閉狀態電流)顯著地降低。相反地，遷移率μ的峰值及開啟狀態時的汲極電流Id(開啟狀態電流)並無顯著改變。圖形顯示在約1V的閘極電壓時汲極電流Id超過10μA，此為記憶元件中所要求的。
圖31A至31C顯示具有圖33B中所示的結構且偏移長度Loff為5 nm之電晶體的汲極電流Id(實線)及遷移率 μ(虛線)之閘極電壓Vg的相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖31A顯示閘極絕緣膜的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖31B顯示閘極絕緣膜的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖31C顯示閘極絕緣膜的厚度為5 nm的情形中電晶體的閘極電壓相依性。
圖32A至32C顯示具有圖33B中所示的結構及偏移長度Loff為15 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖32A顯示閘極絕緣膜的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖32B顯示閘極絕緣膜的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖32C顯示閘極絕緣膜的厚度為5 nm的情形中電晶體的閘極電壓相依性。
在任一結構中，隨著閘極絕緣膜更薄，關閉狀態電流顯著地降低，而遷移率μ的峰值及開啟狀態電流並無明顯改變。
注意，在圖30A至30C中遷移率μ的峰值約為80 cm2/Vs，在圖31A至31C中約為60 cm2/Vs，以及，在圖32A至32C中約為40 cm2/Vs；因此，遷移率μ的峰值隨著偏移長度Loff增加而降低。此外，同理可用於關閉狀態電流。開啟狀態電流也隨著偏移長度Loff增加而降低；但 是，開啟狀態電流的下降比關閉狀態電流的下降更緩和。此外，圖形顯示在任一結構中，在閘極電壓約1V時，記憶元件等中要求的汲極電流超過10μA。
(實施例12)
在本實施例中，將參考圖34A至34C、圖35A及35B、圖36A及36B、圖37、圖38、圖39、及圖40A和40B，說明使用含有In、Sn、及Zn作為主成分的氧化物半導體以作為通道形成區的電晶體。
藉由加熱基底時沈積氧化物半導體、或是在形成氧化物半導體膜之後藉由執行熱處理，電晶體能具有有利的特徵，所述電晶體中，使用含有In、Sn、及Zn作為主成分的氧化物半導體作為通道形成區。注意，主成分意指包含於成分中之5原子%或更高的元素。
在形成含有In、Sn、及Zn作為主成分的氧化物半導體膜之後刻意地加熱基底，能增進電晶體的場效遷移率。此外，電晶體的臨界電壓正向地偏移而使電晶體常關。
舉例而言，圖34A至34C均顯示電晶體的特徵，在電晶體中，使用含有In、Sn、及Zn作為主成分且具有3μm的通道長度L及10μm的通道寬度W之氧化物半導體膜、以及厚度100nm的閘極絕緣膜。注意，Vd設定於10V。
圖34A顯示電晶體之特徵，電晶體的氧化物半導體膜是藉由濺射法且未刻意地加熱基底而形成的，氧化物半 導體膜含有In、Sn、及Zn作為主成分。電晶體的場效遷移率為18.8 cm2/Vsec。另一方面，當在刻意地加熱基底時形成含有In、Sn、及Zn作為主成分的氧化物半導體膜時，場效遷移率增進。
圖34B顯示電晶體的特徵，電晶體的包含In、Sn、及Zn作為主成分之氧化物半導體膜是在200℃中加熱基底時形成的。電晶體的場效遷移率為32.2 cm2/Vsec。
在形成含有In、Sn、及Zn作為主成分的氧化物半導體膜之後執行熱處理，進一步增進場效遷移率。
圖34C顯示電晶體的特徵，電晶體之含有In、Sn、及Zn作為主成分的氧化物半導體膜是在200℃中以濺射形成並接著接受650℃的熱處理。電晶體的場效遷移率為34.5 cm2/Vsec。
預期基底的刻意加熱具有降低濺射形成期間被吸入氧化物半導體膜中的濕氣之功效。此外，在膜形之後的熱處理能夠從氧化物半導體膜釋放及移除氫、羥基、或濕氣。依此方式，能夠增進場效遷移率。假定此場效遷移率的增進不僅藉由脫水或脫氫來移除雜質而取得，也可藉由降低導因於密度增加的原子間距離之縮減而取得。藉由從氧化物半導體移除雜質而高度純化，以使氧化物半導體晶化。在使用此高度純化的非單晶氧化物半導體的情形中，理想地，預期實現超過100 cm2/Vsec的場效遷移率。
含有In、Sn、及Zn作為主成分的氧化物半導體以下述方式結晶：氧離子植入氧化物半導體；藉由熱處理以釋 放含於氧化物半導體中的氫、羥基、或濕氣；以及，經由熱處理或稍後執行的另一熱處理，以使氧化物半導體結晶。藉由此結晶處理或再結晶處理，取得具有有利結晶性的非單晶氧化物半導體。
膜形成期間基底的刻意加熱及/或膜形成之後的熱處理不僅有助於增進場效遷移率，也有助於使電晶體常關。在使用含有In、Sn、及Zn作為主成分且未刻意地加熱基底而形成的氧化物半導體膜作為通道形成區的電晶體中，臨界電壓趨向於負向偏移。
但是，當使用刻意地加熱基底時形成的氧化物半導體膜時，能夠解決臨界電壓負向偏移的問題。亦即，臨界電壓偏移，以致於電晶體變成常關電晶體；藉由比較圖34A和34B，能確認此趨勢。
注意，藉由改變In、Sn、及Zn的比例，也能控制臨界電壓；當In、Sn、及Zn的成分比例為2：1：3時，預期形成常關電晶體。此外，藉由如下所述地設定靶的成分比例，取得具有高結晶性的氧化物半導體膜：In：Sn：Zn=2：1：3。
基底的刻意加熱之溫度或是熱處理的溫度為150℃或更高，較佳地200℃或更高，又較佳地為400℃或更高。當在高溫下執行膜形成或熱處理時，電晶體是常關的。
藉由在膜形成期間刻意地加熱基底及/或在膜形成後執行熱處理，能增進抗閘極偏壓應力的穩定度。舉例而言，當在150℃下以2 MV/cm的強度施加閘極偏壓一小時時 ，臨界電壓的漂移小於±1.5V，較佳地小於±1.0V。
對下述二電晶體執行BT測試：在氧化物半導體膜形成後未執行熱處理的樣本1；以及在氧化物半導體膜形成後執行650℃熱處理的樣本2。
首先，在基底溫度25℃及10V的Vds下，測量這些電晶體的Vg-Id特徵。注意，Vd意指汲極電壓(汲極與源極之間的電位差)。然後，基底溫度設定於150℃，且Vds設定於0.1V。之後，施加20V的Vg，以致於施加至閘極絕緣膜的電場的強度為2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V。然後，在基底溫度25℃及10V的VdS下，測量這些電晶體的Vg-Id特徵。此處理稱為正BT測試。
以類似方式，首先，在基底溫度25℃及10V的Vds下，測量這些電晶體的Vg-Id特性。然後，基底溫度設定於150℃，且Vds設定於0.1V。之後，施加-20V的Vg，以致於施加至閘極絕緣層的電場的強度為-2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V。然後，在基底溫度25℃及10V的VdS下，測量這些電晶體的Vg-Id特性。此處理稱為負BT測試。
圖35A及35B分別顯示樣本1的正BT測試結果及負BT測試結果。此外，圖36A及36B分別顯示樣本2的正BT測試結果及負BT測試結果。
導因於正BT測試及導因於負BT測試的樣本1的臨界電壓偏移量分別為1.80V及-0.42V。導因於正BT測試 及導因於負BT測試的樣本2的臨界電壓偏移量分別為0.79 V及0.76V。發現在樣本1及樣本2中，BT測試之前及之後之間的臨界電壓的偏移量小且可靠度高。
在氧氛圍中執行熱處理；或者，在氮或惰性氣體氛圍中、或是在降壓下，首先執行熱處理，然後在含氧的氛圍中執行熱處理。在脫水或脫氫後，氧供應至氧化物半導體，因而進一步增加熱處理的效果。關於脫水或脫氫後供應氧的方法，可以使用氧離子由電場加速且佈植至氧化物半導體膜中的方法。
在氧化物半導體中或是在氧化物半導體以及與氧化物半導體接觸的膜之間的介面，容易造成導因於氧空乏的缺陷；但是，當藉由熱處理而在氧化物半導體中含有過量的氧時，固定造成的氧空乏能由過量的氧補償。過量的氧是主要存在於晶格之間的氧。當氧的濃度設定在高於或等於1x1016/cm3且低於或等於2x1020/cm3時，能夠在氧化物半導體中含有過量的氧而不會造成晶體變形等等
當執行熱處理以致於至少部份氧化物半導體包含晶體時，能夠取得更穩定的氧化物半導體膜。舉例而言，當以X光繞射(XRD)來分析使用In：Sn：Zn=1：1：1的成分比之靶而以濺射但未刻意地加熱基底所形成的氧化物半導體膜時，觀測到光暈圖案。藉由使形成的氧化物半導體膜接受熱處理而將其晶化。熱處理的溫度適當地設定：舉例而言，當以650℃執行熱處理時，以X光繞射分析，可以觀測到清楚的繞射峰值。
執行In-Sn-Zn-O膜的XRD分析。使用Bruker AXS製造的X光繞射儀D8 ADVANCE，執行XRD分析，以及，以平面外方法執行測量。
製備樣本A及樣本B以及對其執行XRD分析。於下，將說明樣本A和樣本B的製造方法。
在已接受脫氫處理的石英基底上形成厚度100 nm的In-Sn-Zn-O膜。
在氧氛圍中，以100 W(DC)功率之濺射設備，形成In-Sn-Zn-O膜。使用具有In：Sn：Zn=1：1：1的原子比之In-Sn-Zn-O靶作為靶。注意，在膜形成時的基底加熱溫度設定在200℃。使用依此方式製造的樣本作為樣本A。
接著，以類似於樣本A的方法製造的樣本接受650℃的熱處理。關於熱處理，首先執行氮氛圍中的熱處理一小時，以及，又執行氧氛圍中的熱處理一小時但未降低溫度。使用此方式製造的樣本作為樣本B。
圖37顯示樣本A及樣本B的XRD光譜。在樣本A中觀測到沒有導因於晶體的峰值，但是，在樣本B中，當2 θ約35度、及37度至38度時，觀測到導因於晶體的峰值。
如上所述，藉由在含有In、Sn、及Zn作為主成分的氧化物半導體沈積期間刻意地加熱基底、及/或藉由在沈積後執行熱處理，能增進電晶體的特徵。
這些基底加熱及熱處理具有防止不利於氧化物半導體的氫及羥基等雜質被包含於膜中的效果或者具有從膜中移 除氫及羥基的有利效果。亦即，藉由從氧化物半導體中移除作為施子雜質的氫，而將氧化物半導體高度純化，因而取得常關電晶體。氧化物半導體的高度純化使得電晶體的關閉狀態電流能夠為1 aA/μm或更低。此處，關閉狀態電流的單位代表每微米通道寬度的電流。
圖38顯示測量時電晶體的關閉狀態電流與基底溫度(絕對溫度)的倒數之間的關係。此處，為了簡明起見，水平軸代表以1000乘以測量時基底溫度的倒數而取得的值(1000/T)。
具體而言，如圖38所示，當基底溫度分別為125℃及85℃時，關閉狀態電流為低於或等於0.1 aA/μm(1x10-19 A/μm)及低於或等於10 zA/μm(1x10-20 A/μm)。關閉狀態電流的對數與溫度倒數之間的關係顯示在室溫時(27℃)的關閉狀態電流為低於或等於0.1 zA/μm(1x10-22 A/μm)。因此，在125℃、85℃、及室溫時，關閉狀態電流分別為低於或等於1 aA/μm(1x10-18 A/μm)、低於或等於100 zA/μm(1x10-19 A/μm)、及低於或等於1 zA/μm(1x10-21 A/μm)。
注意，為了防止膜形成期間氫及濕氣被包含於氧化物半導體膜中，較佳的是藉由充份地抑制從沈積室的外部洩露及經由沈積室的內壁之脫氣，以增加濺射氣體的純度。舉例而言，較佳地使用具有-70℃或更低的露點之氣體作為濺射氣體，以防止濕氣包含於膜中。此外，較佳的是使用高度純化的靶以致於未含有例如氫和濕氣等雜質。雖然 藉由熱處理而能夠從含有In、Sn、及Zn作為主成分的氧化物半導體的膜中移除濕氣，但是，由於在更高溫度下濕氣從含有In、Sn、及Zn作為主成分的氧化物半導體釋出而非從含有In、Ga、及Zn作為主成分的氧化物半導體釋出，所以，較佳地形成原始地未含濕氣之膜。
使用氧化物半導體膜形成後執行650℃熱處理之樣本B，評估基底溫度與電晶體之電特性之間的關係。
用於測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的LOV、及0μm的dW。注意，VdS設定於10V。注意，基底溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。此處，在電晶體中，閘極電極與成對的電極中之一相重疊的部份之寬度稱為LOV，以及，未與氧化物半導體膜重疊的成對電極之部份的寬度稱為dW。
圖39顯示Id(實線)及場效遷移率(虛線)之Vg相依性。圖40A顯示基底溫度與臨界電壓之間的關係，圖40B顯示基底溫度與場效遷移率之間的關係。
從圖40A中，發現臨界電壓隨著基底溫度增加而變低。注意，在-40℃至150℃的範圍中，臨界電壓從1.09V下降至-0.23V。
從圖40B中，發現場效遷移率隨著基底溫度增加而降低。注意，在-40℃至150℃的範圍中，場效遷移率從36 cm2/Vs下降至32 cm2/Vs。因此，發現在上述溫度範圍中電特徵的變異小。
在以含有In、Sn、及Zn作為主成分的此氧化物半導體用於通道形成區的電晶體中，以維持在1 aA/μm或更低的關閉狀態電流，取得高於或等於30 cm2/Vsec、較佳地高於或等於40 cm2/Vsec、又更較佳地高於或等於60 cm2/Vsec之場效遷移率，這可以取得LSI所需的開啟狀態電流。
舉例而言，在L/W為33 nm/40 nm的FET中，當閘極電壓為2.7V及汲極電壓為1.0V時，12μA或更高的開啟狀態電流能夠流通。此外，在電晶體操作所需的溫度範圍中，能夠確保充分的電特徵。根據這些特徵，即使當包含氧化物半導體的電晶體也設於使用Si半導體形成的積體電路中時，仍然能夠實現具有新穎功能的積體電路，而不降低操作速度。
本實施例能與任何其它實施例適當地結合。
(實施例13)
在本實施例中，將說明使用根據本發明的一實施例之信號處理電路的電子裝置之實例。藉由使用根據本發明的一實施例之信號處理電路，提供具有低耗電的電子裝置。
使用根據本發明的一實施例之信號處理電路的電子裝置為顯示裝置、個人電腦、設有記錄媒體的影像再生裝置(典型上，再生例如數位多樣式碟片(DVD)等記錄媒體內容及具有用於顯示再生影像的顯示器之裝置)、等等。
此外，使用根據本發明的一實施例之信號處理電路的 電子裝置可為行動電話、智慧型手機、電子書讀取器、包含可攜式遊戲機等遊戲機、可攜式資訊終端、相機(例如攝影機及數位靜態相機)、頭戴式顯示器(例如護目鏡型顯示器)、導航系統、音頻再生裝置(例如汽車音響系統及數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、販賣機、等等。
特別地，在難以固定地被供予電力的可攜式電子裝置的情形中，使用根據本發明的一實施例之信號處理電路作為元件，導致抑制信號處理電路的耗電，以致於連續操作時間更長。
在本實施例中，將參考圖18和19，說明應用根據本發明的一實施例之信號處理電路的可攜式電子裝置的實例。可攜式電子裝置的實例包含行動電話、智慧型手機、及電子書讀取器。
圖18是可攜式電子裝置的方塊圖。
圖18中所示的可攜式電子裝置包含RF電路2421、類比基頻電路2422、數位基頻電路2423、電池2424、電源電路2425、應用處理器2426、快閃記憶體2430、顯示控制器2431、記憶體2432、顯示器2433、音頻電路2437、鍵盤2438、觸控感觸器2439、等等。
顯示器2433包含顯示部2434、源驅動器2435、閘驅動器2436、等等。應用處理器2426包含CPU(中央處理單元)2427、DSP(數位信號處理器)2428、介面2429、等等。
任何上述實施例中所述的信號處理電路用於例如CPU 2427，因而能降低可攜式電子裝置的耗電。
圖19方塊圖，顯示可攜式電子裝置的實例之電子書讀取器。
電子書讀取器包含電池2451、電源電路2452、微處理器2453、快閃記憶體2454、音頻電路2455、鍵盤2456、記憶體2457、觸控面板2458、顯示器2459、顯示控制器2460、等等。
微處理器2453包含CPU 2461、DSP 2462、介面2463、等等。
任何上述實施例中所述的信號處理電路用於例如CPU 2461，因而能降低電子書讀取器的耗電。
本實施例能與任何其它實施例適當地結合。
本申請案根據2011年5月20日向日本專利局申請之日本專利申請序號2011-113874，其整體內容於此一併列入參考。
100‧‧‧非依電性記憶體電路
100-1‧‧‧非依電性記憶體電路
100-2‧‧‧非依電性記憶體電路
100-3‧‧‧非依電性記憶體電路
100-4‧‧‧非依電性記憶體電路
102‧‧‧電晶體
104‧‧‧電容器
120‧‧‧信號處理電路
122‧‧‧解碼器電路
124‧‧‧控制電路
126‧‧‧算術電路
128‧‧‧暫存器
130‧‧‧記憶體
132‧‧‧電源電路
200‧‧‧依電性記憶體電路
202‧‧‧算術電路
204‧‧‧算術電路
206‧‧‧預充電電路
212‧‧‧電晶體
220‧‧‧電源線
312‧‧‧電晶體
314‧‧‧電容器
322‧‧‧電晶體
324‧‧‧電容器
330‧‧‧反相器電路
331‧‧‧反相器電路
332‧‧‧切換電路
334‧‧‧依電性記憶體電路
336‧‧‧切換電路
338‧‧‧緩衝器電路
812‧‧‧電晶體
814‧‧‧電容器
822‧‧‧電晶體
824‧‧‧電容器
902‧‧‧反相器電路
904‧‧‧反相器電路
910‧‧‧反相器電路
912‧‧‧反相器電路
914‧‧‧反相器電路
916‧‧‧反相器電路
918‧‧‧反相器電路
920‧‧‧反相器電路
940‧‧‧反及電路
942‧‧‧反及電路
950‧‧‧切換電路
952‧‧‧切換電路
1100‧‧‧記憶體
1102‧‧‧記憶胞陣列
1104‧‧‧感測放大器電路
1106‧‧‧預充電電路
1108‧‧‧行解碼器
1110‧‧‧列解碼器
1120‧‧‧非依電性記憶體電路
1210‧‧‧感測放大器電路
1212-n‧‧‧鎖存電路
1214‧‧‧反相器電路
1216‧‧‧反相器電路
1220‧‧‧感測放大器電路
1222-n‧‧‧鎖存電路
1224‧‧‧反相器電路
1226‧‧‧反相器電路
1230‧‧‧預充電電路
1232‧‧‧預充電線
1234-n‧‧‧切換電路
2001‧‧‧解碼器電路
2002‧‧‧控制電路
2003‧‧‧算術電路
2004‧‧‧暫存器
2005‧‧‧記憶體
2006‧‧‧電源電路
2020‧‧‧區域
2040‧‧‧區域
2316‧‧‧電晶體
2317a‧‧‧介電層
2317b‧‧‧介電層
2317c‧‧‧介電層
2318a‧‧‧電極
2318b‧‧‧電極
2318c‧‧‧電極
2319a‧‧‧電極
2319b‧‧‧電極
2319c‧‧‧電極
2332‧‧‧基底
2340‧‧‧電晶體
2350‧‧‧層間絕緣層
2352‧‧‧電晶體
2354‧‧‧電容器
2356‧‧‧電晶體
2358‧‧‧電容器
2370a‧‧‧電極
2370b‧‧‧電極
2370c‧‧‧電極
2390‧‧‧電路組
2391‧‧‧區域
2392‧‧‧電路組
2394‧‧‧電路組
2396‧‧‧區域
2416‧‧‧電晶體
2421‧‧‧RF電路
2422‧‧‧類比基頻電路
2423‧‧‧數位基頻電路
2424‧‧‧電池
2425‧‧‧電源電路
2426‧‧‧應用處理器
2427‧‧‧中央處理單元
2428‧‧‧數位信號處理器
2429‧‧‧介面
2430‧‧‧快閃記憶體
2431‧‧‧顯示控制器
2432‧‧‧記憶體
2433‧‧‧顯示器
2434‧‧‧顯示部
2435‧‧‧源驅動器
2436‧‧‧閘驅動器
2437‧‧‧中央處理單元
2438‧‧‧鍵盤
2439‧‧‧觸控感測器
2451‧‧‧電池
2452‧‧‧電源電路
2453‧‧‧微處理器
2454‧‧‧快閃記憶體
2455‧‧‧音頻電路
2456‧‧‧鍵盤
2457‧‧‧記憶體
2458‧‧‧觸控面板
2459‧‧‧顯示器
2460‧‧‧顯示控制器
2461‧‧‧中央處理單元
2462‧‧‧數位信號處理器
2463‧‧‧介面
2700‧‧‧基底
2701‧‧‧絕緣膜
2702‧‧‧半導體膜
2703‧‧‧閘極絕緣膜
2704‧‧‧半導體層
2707‧‧‧閘極電極
2709‧‧‧雜質區
2710‧‧‧通道形成區
2712‧‧‧絕緣膜
2713‧‧‧絕緣膜
2716‧‧‧氧化物半導體層
2719‧‧‧導體層
2720‧‧‧導體層
2721‧‧‧閘極絕緣膜
2722‧‧‧閘極電極
2723‧‧‧高濃度區
2724‧‧‧絕緣膜
2726‧‧‧佈線
2727‧‧‧絕緣膜
2801‧‧‧導體層
2802‧‧‧絕緣膜
2803‧‧‧導體膜
2918‧‧‧高濃度區
2919‧‧‧通道形成區
2929‧‧‧低濃度區
2930‧‧‧側壁
2931‧‧‧通道形成區
2948‧‧‧高濃度區
2949‧‧‧低濃度區
2950‧‧‧側壁
2951‧‧‧通道形成區
3101‧‧‧基部絕緣層
3102‧‧‧嵌入絕緣體
3103a‧‧‧半導體區
3103b‧‧‧本質半導體區
3103c‧‧‧半導體區
3104‧‧‧閘極絕緣膜
3105‧‧‧閘極電極
3106a‧‧‧側壁絕緣體
3106b‧‧‧側壁絕緣體
3107‧‧‧絕緣體
3108a‧‧‧導體膜
3108b‧‧‧導體膜
在附圖中，圖1A及1B顯示信號處理電路的實例；圖2顯示信號處理電路的實例；圖3顯示信號處理電路的實例；圖4顯示驅動信號處理電路的方法的實例；圖5A及5B顯示驅動信號處理電路的方法的實例； 圖6A及6B顯示驅動信號處理電路的方法的實例；圖7A及7B顯示驅動信號處理電路的方法的實例；圖8顯示信號處理電路的實例；圖9顯示信號處理電路的實例；圖10A及10B顯示記憶體的結構實例；圖11A及11B均顯示記憶體的結構實例；圖12顯示記憶體的結構實例；圖13顯示操作信號處理電路的方法之實例；圖14顯示操作信號處理電路的方法之實例；圖15顯示操作信號處理電路的方法之實例；圖16A及16B顯示操作信號處理電路的實例；圖17顯示信號處理電路的實例；圖18顯示電子裝置的實例；圖19顯示電子裝置的實例；圖20A至20D顯示信號處理電路的製造方法。
圖21A至21C顯示信號處理電路的製造方法；圖22A至22D顯示信號處理電路的製造方法；圖23A至23E顯示氧化物材料的結構；圖24A至24C顯示氧化物材料的結構；圖25A至25C顯示氧化物材料的結構；圖26A及26B均顯示氧化物材料的晶體結構；圖27A至27C均顯示電晶體的結構實例；圖28A及28B均顯示電晶體的結構實例；圖29顯示計算取得的遷移率之閘極電壓相依性； 圖30A至30C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性；圖31A至31C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性；圖32A至32C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性；圖33A及33B均顯示計算時使用的電晶體之剖面結構；圖34A至34C均顯示使用氧化物半導體膜形成的電晶體的特徵；圖35A及35B顯示樣本1的電晶體之BT測試後的Vg-Id特徵曲線；圖36A及36B顯示樣本2的電晶體之BT測試後的Vg-Id特徵曲線；圖37顯示樣本A和樣本B的XRD光譜；圖38顯示測量時電晶體關閉狀態電流與基底溫度之間的關係；圖39顯示Id與場效遷移率的Vg相依性；以及圖40A顯示基底溫度與臨界電壓之間的關係，圖40B顯示基底溫度與場效遷移率之間的關係。
100-1‧‧‧非依電性記憶體電路
100-2‧‧‧非依電性記憶體電路
206‧‧‧預充電電路
210‧‧‧電晶體
212‧‧‧電晶體
220‧‧‧電源線
312‧‧‧電晶體
314‧‧‧電容器
322‧‧‧電晶體
324‧‧‧電容器
330‧‧‧反相器電路
331‧‧‧反相器電路
332‧‧‧切換電路
334‧‧‧依電性記憶體電路
336‧‧‧切換電路
338‧‧‧緩衝器電路

Claims (12)

  1. 一種信號處理電路，包括：記憶體；及控制部，配置成控制該記憶體，該控制部包括：第一記憶體電路，包括第一資料鎖存端及第二資料鎖存端，該第一記憶體電路配置成從該第一資料鎖存端輸出第一電位及第二電位之其中一者，以及從該第二資料鎖存端輸出該第一電位及該第二電位中之另一者；緩衝器電路；切換電路，配置成控制從該第一記憶體電路至該緩衝器電路的信號的輸入；第二記憶體電路，配置成保持從該第一資料鎖存端輸出的電位，該第二記憶體電路包括一第一電晶體及一電連接至該第一電晶體之第一電容器；第三記憶體電路，配置成保持從該第二資料鎖存端輸出的電位，該第三記憶體電路包括一第二電晶體及一電連接至該第二電晶體之第二電容器；及預充電電路，配置成施加第三電位至該第一資料鎖存端及該第二資料鎖存端，其中，該第一電晶體及該第二電晶體每一者包括一包含氧化物半導體的通道形成區。
  2. 如申請專利範圍第1項之信號處理電路，其中，該第一電容器電連接至當該第一電晶體處於關閉狀態時處於浮動狀態的節點。
  3. 如申請專利範圍第1項之信號處理電路，其中，該第一記憶體電路作為正反器電路的鎖存電路。
  4. 如申請專利範圍第1項之信號處理電路，其中，該第二記憶體電路及該第三記憶體電路的每一者均配置成保持從該第一記憶體電路寫入的資料信號。
  5. 如申請專利範圍第1項之信號處理電路，其中，從該第一資料鎖存端輸出的該第一電位及該第二電位之該其中一者界定的邏輯值不同於從該第二資料鎖存端輸出的該第一電位及該第二電位中之該另一者界定的邏輯值。
  6. 如申請專利範圍第1項之信號處理電路，其中，該控制部包括控制電路、算術電路、及暫存器中至少之一者。
  7. 如申請專利範圍第1項之信號處理電路，其中，該記憶體包括一記憶體晶胞陣列。
  8. 一種電子裝置，包括如申請專利範圍第1項之信號處理電路。
  9. 一種半導體裝置，包括：第一記憶體電路，包括第一反相器電路及第二反相器電路；第三反相器電路；第四反相器電路；切換電路；第二記憶體電路，包括第一電晶體及第一電容器；以 及預充電電路，包括第二電晶體，其中，該第一反相器電路的輸入端電連接至該第二反相器電路的輸出端，其中，該第二反相器電路的輸入端電連接至該第一反相器電路的輸出端，其中，該第三反相器電路的輸入端電連接至該第四反相器電路的輸出端，其中，該第四反相器電路的輸入端電連接至該第三反相器電路的輸出端，其中，該第一反相器電路的該輸出端經由該切換電路電連接至該第三反相器電路的該輸入端，其中，該第一電晶體的源極和汲極中之一者電連接至該第一反相器電路的輸出端，其中，該第一電晶體的該源極和該汲極中之另一者電連接至該第一電容器，其中，該第二電晶體的源極和汲極中之一者電連接至該第一反相器電路的該輸出端，以及其中，該第二電晶體的該源極和該汲極中之另一者電連接至電源供應線，以及其中該第一電晶體包括包含氧化物半導體的通道形成區。
  10. 如申請專利範圍第9項之半導體裝置，又包括：第三記憶體電路，包括第三電晶體及第二電容器； 其中，該預充電電路又包括第四電晶體，其中，該第三電晶體的源極和汲極中之一者電連接至該第二反相器電路的該輸出端，其中，該第三電晶體的該源極和該汲極中之另一者電連接至該第二電容器，其中，該第四電晶體的源極和汲極中之一者電連接至該第二反相器電路的該輸出端，以及其中，該第四電晶體的該源極和該汲極中之另一者電連接至該電源供應線。
  11. 如申請專利範圍第10項之半導體裝置，其中，該第三電晶體包括包含氧化物半導體的通道形成區。
  12. 一種半導體裝置，包括：第一反相器電路；第二反相器電路；第三反相器電路；第四反相器電路；切換電路；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第一電容器；及第二電容器，其中，該第一電晶體及該第三電晶體的每一者均包括 包含氧化物半導體的通道形成區，其中，該第一反相器電路的輸入端電連接至該第二反相器電路的輸出端，其中，該第二反相器電路的輸入端電連接至該第一反相器電路的輸出端，其中，該第三反相器電路的輸入端電連接至該第四反相器電路的輸出端，其中，該第四反相器電路的輸入端電連接至該第三反相器電路的輸出端，其中，該第一反相器電路的該輸出端經由該切換電路電連接至該第三反相器電路的該輸入端，其中，該第一電晶體的源極和汲極中之一者電連接至該第一反相器電路的該輸出端，其中，該第一電晶體的該源極和該汲極中之另一者電連接至該第一電容器，其中，該第二電晶體的源極和汲極中之一者電連接至該第一反相器電路的該輸出端，其中，該第二電晶體的該源極和該汲極中之另一者電連接至電源供應線，其中，該第三電晶體的源極和汲極中之一者電連接至該第二反相器電路的該輸出端，其中，該第三電晶體的該源極和該汲極中之另一者電連接至該第二電容器，其中，該第四電晶體的源極和汲極中之一者電連接至 該第二反相器電路的輸出端，以及其中，該第四電晶體的該源極和該汲極中之另一者電連接至該電源供應線。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5839474B2 (ja) * 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US9142320B2 (en) 2011-04-08 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI573136B (zh) 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP2014063557A (ja) 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
JP6097101B2 (ja) 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
JP6100076B2 (ja) * 2012-05-02 2017-03-22 株式会社半導体エネルギー研究所 プロセッサ
JP6273112B2 (ja) 2012-09-11 2018-01-31 株式会社半導体エネルギー研究所 フリップフロップ回路および半導体装置
JP5807076B2 (ja) 2013-01-24 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
JP2014195241A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP6298662B2 (ja) * 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
CN104281539B (zh) * 2013-07-10 2019-02-26 北京旋极信息技术股份有限公司 一种缓存管理方法及装置
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6542542B2 (ja) * 2014-02-28 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
CN105590647B (zh) * 2014-11-13 2020-02-28 华邦电子股份有限公司 非易失静态随机存取存储器电路
US9438234B2 (en) * 2014-11-21 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device including logic circuit
WO2017055967A1 (en) 2015-09-30 2017-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017158465A1 (ja) 2016-03-18 2017-09-21 株式会社半導体エネルギー研究所 記憶装置
KR101661881B1 (ko) * 2016-05-15 2016-09-30 강희복 Calibration offset-decoder strong-ARM증폭 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
JP2019071577A (ja) * 2017-10-11 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 半導体回路およびその制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727522B1 (en) * 1998-11-17 2004-04-27 Japan Science And Technology Corporation Transistor and semiconductor device
US20040141360A1 (en) * 2003-01-16 2004-07-22 Parris Michael C. Bitline reference voltage circuit
TWI273599B (en) * 2003-05-06 2007-02-11 Ibm Dynamic semiconductor memory device and bit line precharge method therefor
US20090003105A1 (en) * 2007-06-26 2009-01-01 Kiyoo Itoh Semiconductor device

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH08125034A (ja) 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JPH08185695A (ja) 1994-08-30 1996-07-16 Mitsubishi Electric Corp 半導体記憶装置、その動作方法およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3585374B2 (ja) * 1998-07-22 2004-11-04 松下電器産業株式会社 半導体記憶装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6567911B1 (en) 1999-12-06 2003-05-20 Adaptec, Inc. Method of conserving memory resources during execution of system BIOS
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002351430A (ja) 2001-05-30 2002-12-06 Mitsubishi Electric Corp 表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3842111B2 (ja) * 2001-11-13 2006-11-08 富士通株式会社 半導体装置及びその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6757206B2 (en) * 2002-09-17 2004-06-29 Texas Instruments Incorporated Sense amplifier with override write circuitry
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100515379B1 (ko) * 2003-09-23 2005-09-14 동부아남반도체 주식회사 비휘발성 메모리 소자
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
EP2455975B1 (en) * 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006302466A (ja) * 2005-04-25 2006-11-02 Elpida Memory Inc 半導体記憶装置
KR100600331B1 (ko) * 2005-05-30 2006-07-18 주식회사 하이닉스반도체 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
FR2898729B1 (fr) * 2006-03-17 2008-08-01 St Microelectronics Dispositif semi-conducteur et procede d'implantation de dopants dans un canal
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7590017B2 (en) * 2006-04-12 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. DRAM bitline precharge scheme
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5086625B2 (ja) 2006-12-15 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100881197B1 (ko) * 2007-06-12 2009-02-05 삼성전자주식회사 프리차지 시간을 감소시키는 반도체 메모리 장치
WO2009063542A1 (ja) * 2007-11-12 2009-05-22 Fujitsu Microelectronics Limited 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7965540B2 (en) 2008-03-26 2011-06-21 International Business Machines Corporation Structure and method for improving storage latch susceptibility to single event upsets
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5209445B2 (ja) 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5465919B2 (ja) 2009-05-14 2014-04-09 ルネサスエレクトロニクス株式会社 半導体集積装置
KR20240042555A (ko) * 2009-10-29 2024-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101777643B1 (ko) 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
WO2011099342A1 (en) 2010-02-10 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
CN103069717B (zh) 2010-08-06 2018-01-30 株式会社半导体能源研究所 半导体集成电路
JP5770068B2 (ja) 2010-11-12 2015-08-26 株式会社半導体エネルギー研究所 半導体装置
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
TWI492368B (zh) 2011-01-14 2015-07-11 Semiconductor Energy Lab 半導體記憶裝置
TWI564890B (zh) 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US8743590B2 (en) 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI573136B (zh) 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727522B1 (en) * 1998-11-17 2004-04-27 Japan Science And Technology Corporation Transistor and semiconductor device
US20040141360A1 (en) * 2003-01-16 2004-07-22 Parris Michael C. Bitline reference voltage circuit
TWI273599B (en) * 2003-05-06 2007-02-11 Ibm Dynamic semiconductor memory device and bit line precharge method therefor
US20090003105A1 (en) * 2007-06-26 2009-01-01 Kiyoo Itoh Semiconductor device

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