TWI531289B - 用於在一多層印刷電路板中製造一導電通路之方法 - Google Patents

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Description

用於在一多層印刷電路板中製造一導電通路之方法
本發明之各種實施例係關於印刷電路板之製造程序。更具體言之，本發明揭示用於在多層電路板之介電層中嵌入導電通路之製造方法、程序及技術。
早期的印刷電路板包含經設計成用於安裝電子組件且經由在電路板之一表面上延伸之佈線電路而連接該等組件的單面複合電路板。由於電子電路之複雜性增長，所以在電路板上需要進行更多的電子連接。此導致能夠在電路板之兩個表面上具有電路及電子連接之雙面印刷電路板的製造。
許多新近電子系統具有密集地組裝有多個組件及佈線跡線之更複雜的電路，其嚴重地受到僅具有兩個表面來進行所有電連接之限制。為了在較小之電路板區域中產生更多的電路連接，已開發出多層印刷電路板。
製造多層印刷電路板之習知方法包括使用電鍍通孔或通路來產生電路板連接。電路網路或跡線形成於在置放有連接焊墊之共同點處彼此連接的不同層中。將一孔鑽取通過連接焊墊且將一導電層添加至孔壁(例如，使用電鍍或其他程序)，使得在不同層上之兩個或兩個以上之電路電連接在一起。除了在層之間進行必要連接以外，孔可提供連接至組件之額外功能。亦即，孔可用來收容(例如)來自電組件之端子或引線。
在引入表面黏著技術之情況下，組件孔構成高度複雜電路板中之較少數量的所有鑽孔。大多數電鍍通孔(亦稱為通路孔)主要用於電路層之間的電連接。
將一機械通路孔鑽取通過多層印刷電路板之堆疊會浪費寶貴的板空間，此係因為可被節省成本地鑽取之通路孔、高良率製造所需要之大捕獲焊墊及在所鑽取之所有點處不需要互連之層上之損失空間的大小。結果，在層至層之基礎上的垂直互連已在多層印刷電路板設計者及製造者之中受到歡迎。
具有小於傳統通路之開口的微通路係使用諸如雷射、光微影及電漿蝕刻之技術來形成，且已為設計者、製造者及/或製作者所知及/或使用。然而，存在可靠且一致地製造微通路時所涉及之許多技術訣竅。舉例而言，無電極銅沈積之程序，其為用於在將較厚之電解銅層電鍍於微通路壁上之前種植微通路壁之普通程序。形成微通路孔所通過之電路板或基板通常利用膨潤劑、高錳酸氧化劑、還原劑來處理以減少高錳酸殘餘物，利用調節劑來調節，經微蝕刻以移除調節劑，利用鈀-錫(Pd-Sn)膠體來催化，利用氫氯酸來處理以暴露Pd，且最後經電鍍。電鍍液通常含有還原劑(例如，甲醛或次磷酸鹽)、銅鹽及螯合劑(例如，EDTA、醇胺或酒石酸鹽)以使銅鹽保持於溶解狀態。此等化學程序通常在每一程序之間採用兩次至三次清洗。為了達成可靠性及一致性，每一化學程序及其各別清洗有必要在微小的微通路內正確地執行其相關功能，不是在大部分 時間，而是在每當每次洗浴時。因此，有必要以良好設計之設備來進行嚴厲的程序控制以一致地製造可靠的微通路。
除了電鍍微通路時之可靠性困難以外，還存在其他阻礙。舉例而言，微通路內所截留之化學物可能會導致裝配程序期間的除氣及額外的潛在可靠性問題。
由於電子工業對攜帶性、較小外形尺寸、更多內建式功能及更尖端電子系統之需求增長，所以繼續對在較小印刷電路板區域內設計更多電路連接之探索。
Chantraine等人之美國專利第5,231,757號揭示了通路桿柱對於形成於均一金屬層上之多層結構之使用，該均一金屬層隨後經蝕刻以形成用於該多層結構之導體。一介電層接著覆蓋包括該等桿柱在內之整個表面。接著藉由電漿或機械方法而經由介電層來暴露桿柱之尖端。應注意，即使未指定，但建議所採用之介電質為非加強型材料。本專利中所說明之實施例係基於作為液體塗層之聚醯胺酸，聚醯胺酸隨後經聚合以變為聚醯亞胺。
Schmidt之美國專利第5,457,881號揭示了具有穿透介電層之末端的突起。即使未指定，但本專利建議介電層由非加強型材料製成，此在概念上允許該等突起穿透介電層。非加強型介電層之使用對於傾向於使用玻璃纖維加強型介電層之許多現代電路而言為不良的。
美國專利第5,231,757號及第5,457,881號中所揭示之程序的缺點在於使用適當介電質之必要性。一般稱為預浸體之 用於印刷電路板的習知介電材料通常包括具有玻璃布加強物之樹脂。導電桿柱、突起或凸塊易於穿透純樹脂介電層。然而，此等導電桿柱、突起或凸塊相對較難以穿透預浸體中之嵌入式玻璃布。
Yamamoto等人之美國專利第5,736,681號揭示了用於經由習知加強型預浸體層而進行互連之方法。通常藉由膏狀物之印刷或任何其他方法來產生大體上圓錐形凸塊而形成導電凸塊。在兩階段擠壓中進行互連。在第一擠壓階段中，使用一金屬擠壓板來將凸塊擠壓至預浸體，使得該等凸塊穿透包括加強層之樹脂薄片層。二級擠壓階段用於將先前經由樹脂薄片而擠壓之導電凸塊的尖端電連接至經設計成用於與凸塊進行電接觸之金屬層。為了確保凸塊尖端之塑性變形，兩側上之擠壓板係由具有很少壓縮或沒有壓縮之材料製成，諸如金屬、耐熱硬樹脂或陶瓷。凸塊之塑性變形表面產生一用於結合之內部新鮮活性金屬表面。
Motomura等人之美國專利第6,705,003號揭示了Yamamoto之方法的額外步驟：在第一擠壓之後且在第二擠壓之前對凸塊之尖端進行電漿清潔。揭示了均勻高度圓錐形凸塊，其尖端在第二擠壓階段期間變形。由於凸塊之高度必須為"大體上均一"，所以此條件在經由凸塊電鍍程序而產生凸塊時產生了額外困難或額外程序。實際上，大多數凸塊係藉由產生全導電層、接著將不需要之金屬蝕刻掉以達成均勻高度凸塊而加以形成。此浪費了用於導電層之材料。
因此，用於在多層電路板上形成通路之習知程序通常需要顯著的精確性及專業知識來達成可靠性及一致性。然而，微通路之固有問題包括處理、昂貴處理機器、使用諸如雷射可鑽預浸體或樹脂塗佈銅箔之特種材料之額外成本及所完成微通路中之化學物截留中的困難。另外，微通路之大小消耗高密度多層電路板上之大量需要的表面空間。
已做出免除微通路之若干嘗試。此等方法歸因於以下原因而未得以廣泛地使用：(a)此等替代方法中之大多數方法使用非加強型介電層；(b)通常包括一用以在介電層上形成導電層之金屬化程序；及/或(c)基板之擠壓傾向於為過度複雜的且要求導電通路具有固定大小及/或大體上均一形狀。
本發明之各種態樣可藉由消除對使導電通路(例如，凸塊)具有大體上均一高度之需要來改良電路板互連元件(例如，桿柱、通路，等等)之製造。另外，本發明與一具有在單一擠壓層壓程序中與導電層層壓在一起之嵌入式玻璃布加強物的介電層(例如，預浸體)一起操作。
本發明在多層核心之表面上於導電圖案上產生導電通路。此可(例如)藉由在內層電路圖案上電鍍無電極銅層、接著進行遮罩且接著電鍍導電通路來達成。
執行一擠壓層壓步驟以在載運導電通路之圖案化層的表面上層壓一介電層及一導電層，使得導電通路突出超過所添加導電層之表面。以導電通路上之可壓縮組件來使用擠 壓的層壓方法可用於將一具有銅箔之預浸體層層壓至內部核心上。
一機械程序用於移除導電層之一部分、介電層及導電通路之一部分以暴露導電通路。其後，一導電底塗層將形成於介電層之表面上。一電路圖案接著形成於導電底塗層上。
本發明可提供優於先前技術之若干優點以用於在多層電路板中形成嵌入式導電通路。例如，用於形成嵌入式導電通路之方法可在不使用新設備或新材料之情況下加以執行。本發明之新穎方法亦提供用以產生嵌入於多層電路基板中之焊墊下互連元件之容易且可靠的方法。
本發明之另一態樣提供用於形成具有可允許更有效地使用基板空間之各種形狀、大小及長度之嵌入式元件的程序。舉例而言，具有各種形狀(例如，矩形、圓形、橢圓形、線性，等等)之互連元件可耦接多層基板之不同層中的兩個電路。此同一技術可用於形成各種形狀及大小之電荷保持元件及/或電磁屏蔽元件。
提供用於在多層印刷電路板中製造導電通路之方法，其包含：(a)提供一具有第一表面之第一基板；(b)在第一基板之第一表面上形成第一導電電路圖案；(c)在第一表面上形成第一導電通路；(d)在第一基板之第一表面、第一導電電路圖案及第一導電通路上形成第一絕緣層及第一導電層，第一絕緣層鄰近於第一表面；(e)移除第一絕緣層之一部分及第一導電層之一部分以暴露第一導電通路之至少一 面，第一導電層及所暴露之第一導電通路界定第二表面；及(f)在第二表面上形成第一導電底塗層。電連續性可形成於第一導電層與第一導電通路之間。在一些實施例中，該方法可進一步包括：(a)將一孔鑽取通過第一導電通路；(b)在第一導電底塗層上形成第二導電電路圖案；及(c)將第一導電通路電耦接至第一導電電路圖案或第二導電電路圖案中之至少一者。其他步驟可包括：(a)將一光阻層施加於第一表面上，光阻在將形成有第一導電通路之位置處界定一開口；及(b)在形成第一導電通路之後移除光阻。第一絕緣層及第一導電層可藉由將第一絕緣層及第一導電層擠壓於第一基板之第一表面上以使得將近似相同之壓力施加至第一導電通路以及第一表面而形成於第一基板之第一表面上，其中第一導電通路在第一絕緣層及第一導電層上形成一突起。第一絕緣層及第一導電層可藉由以下步驟而形成於第一基板之第一表面上：(a)將第一絕緣層擠壓於第一基板之第一表面上，使得將近似相同之壓力施加至第一導電通路以及第一表面，第一絕緣層具有第一暴露表面；及(b)以一導電材料來種植第一暴露表面以產生第一導電層。
在本發明之又一特徵中，第一基板具有一與第一表面相對之第三表面，且進一步包含：(a)在第三表面上形成第二導電電路圖案；(b)在第二表面上形成第二導電通路，第二導電通路具有一大於第三表面上之第二導電電路圖案之高度的高度；(c)在第一基板之第三表面、第二導電電路圖案及第二導電通路上形成第二絕緣層及第二導電層，第二絕 緣層鄰近於第三表面；(d)移除第二絕緣層之一部分及第二導電層之一部分以暴露第二導電通路之至少一面，第二導電層及所暴露之第二導電通路界定第四表面；及(e)在第四表面上形成第二導電底塗層。第一導電通路與第二導電通路可同時形成於相對的第一表面與第三表面上。該方法可進一步包含在第一導電通路之任一末端下方、上方或處將第一導電通路電耦接至一或多個電路。第一導電通路可經組態以操作為一電磁屏蔽或操作為一能量儲存裝置。第一導電通路可包括導電金屬、導電黏著劑或導電膏中之至少一者。在各種實施例中，導電金屬包括來自由以下各物所組成之群的至少一材料：鐵、鎳、錫、鋁、銦、鉛、金、銀、鉍、銅及鈀。該方法可進一步包括在第一表面上同時形成複數個導電通路，該複數個導電通路中之至少兩個具有不同形狀。第一導電通路可經形成為具有橢圓形形狀、矩形形狀、正方形形狀、L形形狀、T形形狀或交叉形形狀中之一者。第一基板可為可撓性的且包括一或多層介電材料。第一導電電路圖案可為可撓性電路、印刷電路、基於金屬之印刷電路或其組合中之一者。另外，第一導電通路可藉由金屬之電沈積、導電黏著劑之沈積或導電材料之電沈積接著蝕刻出中之一者來形成。第一導電通路可具有一大於第一絕緣層與第一導電層之組合厚度的高度。
本發明之另一態樣提供多層印刷電路板，其包含：(a)一具有第一表面之第一基板；(b)一形成於第一基板之第一表面上的第一導電電路圖案；(c)一形成於第一基板之第一表 面上的第一導電通路；(d)一形成於第一基板之第一表面上、覆蓋第一導電電路圖案且圍繞第一導電通路的第一絕緣層；(e)第一導電通路之至少一面經由第一絕緣層元件而暴露；及/或(f)一形成於第一絕緣層上之第二導電電路圖案，其中第一導電通路互連第一導電電路圖案與第二導電電路圖案。
在以下描述中，陳述許多特定細節以便提供對本發明之詳盡理解。然而，熟習此項技術者將會認識到，在沒有此等特定細節之情況下，仍可實踐本發明。在其他情況下，尚未詳細地描述熟知方法、程序及/或組件，以便不會不必要地使本發明之態樣模糊。
在以下描述中，給出特定細節以提供對實施例之詳盡理解。然而，一般熟習此項技術者應理解，在沒有此等特定細節之情況下仍可實踐該等實施例。舉例而言，可以簡化圖來展示電路或程序，以便不會在不必要之細節上使實施例模糊。在其他情況下，可能不詳細地描述熟知電路、結構、程序及技術，以便不會使實施例模糊。
本發明之一態樣提供用於在為多層印刷電路板之一部分之介電層中建置導電通路之方法。與藉由鑽取通路且接著電鍍該通路或使用桿柱來穿透通過樹脂介電層而在層之間產生電互連(例如，導電通路)的先前技術對比，本發明在電互連周圍建置該等層。此方法在產生層至層互連期間以節省成本之互連製造來提供高密度互連板，而沒有使用尖 端機器(諸如雷射鑽取及電漿蝕刻)或特種材料(諸如光可成像(photoimagable)介電質)或沒有使用困難程序(諸如控制深度微鑽取)。此程序之相關聯的簡單性及互連可靠性之改良確保可改良高互連密度多層電路板之製造程序。
本發明之另一態樣提供用於設計具有適於用作互連、電荷儲存及/或電磁屏蔽之各種形狀、長度及大小之導電通路之介電層的方法。
另外，提供用於在多層電路板之安裝焊墊下方產生互連元件之方法。此概念使用多層電路板之表面空間以及在該表面上之組件焊墊下方的區域用於獨立的電連接。亦即，導電通路形成於內層內，但不延伸至外層。以此方式，可將電路板急劇地減小至剛好足以安裝所有所要組件之大小。
本發明之一特徵在於：可在可採用標準玻璃布加強型預浸物介電層替代純樹脂介電質之程序中實踐本發明。另外，本發明不需要用以在介電表面上產生導電層之獨立步驟，因為此在單一擠壓步驟中加以進行。
另一新穎特徵在於：嵌入式導電通路不需要為了執行此程序而具有大體上均一高度。另外，本方法不要求導電通路具有圓錐形形狀。實際上，導電通路可具有各種形狀、大小及形式。
圖1-11為說明上面形成有嵌入於介電層中之導電通路(例如，桿柱、通路，等等)之多層電路板之橫截面視圖的例示性示意圖。替代鑽取及電鍍來產生通路或使用預成型桿 柱來互連兩個層上之電路，作為形成多層電路板之一部分，本發明形成電互接(例如，導電通路)。詳言之，電互連建置於多層電路板中。此等嵌入式導電通路之一用途為用於連接在多層印刷電路板中之兩個或兩個以上之不同層上延伸的兩個或兩個以上之電路。
如在整個此文件中所使用，術語"多層核心"及/或"基板"通常指代介電層、絕緣層或其他等效材料之基板，該等其他等效材料可具有形成具有位於介電層之間的單層或多層導電跡線、焊墊或其他導電路徑之電路或電網路的導電圖案或跡線。所採用之介電材料可為剛性的或可撓性的，且係由一或多層形成。一些典型的多層核心包括可撓性電路、一或多層印刷電路板、具有連接孔之兩個或兩個以上之電路層、具有嵌入式被動組件之一或多層印刷電路，及/或具有嵌入式積體電路之一或多層印刷電路或導電物。
圖1說明根據本發明之一實施例具有多層核心之第一基板102的橫截面視圖。第一基板102包括一在一側上之具有導電電路圖案106的最外介電層104及在另一側上之一或多個多層印刷佈線電路核心108。在一些實施例中，多層核心102可為具有由習知銅箔所形成之導電電路圖案106的四層電路板核心。舉例而言，此導電電路圖案106之厚度可為近似17微米。
圖2說明施加於介電層104及導電電路圖案106上之導電底塗層202的橫截面視圖。導電底塗層202提供用於使電流流至一形成於介電層104上之用於收容導電通路之開口(例 如，桿柱或通路孔)的方法。在一些實施例中，導電底塗層202為近似1.5微米厚之無電極銅。
替代使用一無電極銅程序，可使用其他方法金屬化程序來形成導電底塗層202。舉例而言，一使用電解電鍍程序之直接金屬化程序可用於形成導電底塗層(例如，採用Enthone-OMI之Cuprostar LP-1程序)。亦可採用其他直接金屬化程序，諸如MacDermid之Black Hole®直接電鍍程序。
圖3說明第一基板102之橫截面視圖，其中在底塗層202上施加有光阻302，此在假設定位有導電通路之位置上形成一或多個開口304。此等開口304可藉由首先沈積一層感光材料(諸如光阻302)且使用曝光或屏蔽以在導電通路之預期位置處形成開口304而加以形成。光阻302可為(例如)Dupont之Dry Film 9000系列。應注意，並非所有開口304均需要落於導電電路圖案106上。舉例而言，兩個開口304落於導電電路圖案106外部，此改為位於由介電層104所佔據之區上。
圖4說明第一基板102之橫截面視圖，其中一導電材料沈積於由光阻302所產生之開口304中以形成導電通路402。因為開口304之基底係藉由導電底塗層202而被電連接，所以可採用一電鍍程序來將導電材料沈積於開口304中。在一些實施例中，例如，採用一電鍍程序以使用Rohm and Hans之電鍍添加劑Copper Gleam 125-T來電鍍銅。導電通路402可具有不同高度(例如，60至200微米)，此主要歸因 於電鍍程序期間之電場分佈。不同於先前技術，本發明在沒有任何必要額外處理的情況下起到相同的作用，無論導電通路402是否具有大體上均一高度。在一些實施例中，導電通路可藉由金屬之電沈積、導電黏著劑之沈積及/或導電材料之電沈積接著蝕刻出來形成。
在一些實施例中，導電通路可包括導電金屬、導電黏著劑及/或導電膏。導電金屬可包括鐵、鎳、錫、鋁、銦、鉛、金、銀、鉍、銅及/或鈀。
圖5說明如何自導電底塗層202之表面移除光阻302。舉例而言，可使用諸如Atotech之Resiststrip(例如，RR10)之乾膜剝離器來移除光阻302。此乾膜剝離程序可使用稀氫氧化鈉溶液來執行。
圖6說明在所暴露之導電底塗層202移除之後的所得導電通路402。應注意，保留導電底塗層202在導電通路402下方之部分。當將無電極銅用作導電底塗層202時，其可藉由微蝕刻溶液(例如，100克/公升過硫酸鈉，及50克/公升硫酸)來移除。
用於移除導電底塗層202之方法取決於底塗層202之性質或組合物。舉例而言，若將一導電聚合物用於底塗層202中，則在使用一微蝕刻溶液來移除電鍍銅之後，可使用諸如高錳酸鉀之強氧化劑。在另一實例中，若將碳程序用於底塗層202，則在使用微蝕刻溶液來移除電鍍銅之後，噴射浮石粉以敲掉碳微粒。
用於形成導電通路402之另一方法可包括將一導電膏印 刷於導電底塗層202上接著固化。為了達成用於導電通路402之所要高度，導電膏之若干印刷可能為必要的。此為不良的，因為其消耗時間及製造資源，且印刷程序在未經適當地控制時易於產生諸如沾汙之問題。
亦可將導電通路402電鍍於厚銅層中，接著將其蝕刻出以產生導電通路402。實務上，將需要電鍍許多銅，且接著將需要藉由蝕刻來移除銅之顯著部分。此導致顯著的材料浪費。
圖7說明在多層層壓擠壓之前第一基板102及位於第一基板上之包括絕緣層702及導電層704之第二基板706的橫截面視圖。在一些實施例中，導電層704可為樹脂塗佈銅箔，且絕緣層702可為預浸體(例如，具有標準玻璃布加強物之純樹脂、Nelco之與Mitsui之半盎司銅箔組合的1080預浸體，等等)。第二基板706上方之擠壓板必須能夠均勻地分佈擠壓壓力。目的係確保在將兩個基板102與706擠壓在一起之後導電通路402在第二基板706上形成突起。然而，在擠壓程序期間可軟化第一基板102中之多層核心材料，因為擠壓層壓溫度大於絕緣材料702之玻璃轉移溫度(Tg)。導電通路402之位置高於周圍表面，其中不存在嵌入式導電通路。舉例而言，導電通路可具有一大於絕緣層702及/或導電層704之組合厚度的高度。若在習知條件下施加壓力，則導電通路可"沉陷"於第一基板102之軟化多層核心中。
為了解決此狀況，第二基板706上方之擠壓板708經組態 以使導電通路上方之彼等區處比未定位有導電通路之其他區處壓縮得更多。在一些實施例中，第二基板706上方之擠壓板708可包括對應於導電通路402之位置中的孔或壓縮焊墊710。該等孔或壓縮焊墊可為相同大小或大於導電通路402之大小。壓縮焊墊710可經獨立地控制以壓縮得更少或更多，使得施加至導電通路402之壓力可近似地與施加至不存在導電通路之剩餘區的壓力相同。擠壓板708可經組態以在不存在導電通路之彼等區中壓縮得更少。藉由使壓力在導電通路402及第一基板102上之剩餘區上維持大體上相同，將導電通路402擠壓於第二基板706中且形成突起(展示於圖8中)。
應注意，本發明在同一步驟中在介電層702之表面上產生導電層704。可採用一用以將介電質與銅箔擠壓在一起之習知擠壓技術。若不使用導電層704(例如，導電箔)，則在邊上較易於暴露嵌入式導電通路402，但此邊緣增益不足以彌補在沒有使用導電層704之情況下擠壓時及在為導電底塗層1002(圖10)種植介電表面時的額外程序。
圖8說明在將具有突起或凸塊802之第一基板102及第二基板706擠壓於嵌入式導電通路402上之後所得電路板層的橫截面視圖。實務上，此等突起之橫截面視圖將展示在擠壓層壓之後嵌入於絕緣層中的導電通路。導電通路402之上部分的位置大大高於絕緣層702及導電層704。導電通路402未必穿透絕緣層702中之玻璃布加強物層804。絕緣層702中之玻璃布加強物804位於導電通路402上。來自絕緣 層702之樹脂向下流至導電通路402之基底。藉由此程序，本發明不需要如在先前技術中使用圓錐形凸塊，因為互連導電通路402不需要穿透絕緣層702中之加強材料804。
圖9說明在將諸如砂磨或刷布之機械方法施加至第二基板706之頂部表面806以使其平坦之後所得電路板層的橫截面視圖。此移除導電層704之一部分、絕緣層702之一部分及導電通路之一部分。此導致第二表面806具有第二導電層704及第二絕緣層702之某一部分。不同於先前技術，因為使所得電路板平坦，所以本發明起到相同的作用，無論導電通路402是否具有大體上均一高度。亦即，導電通路402在被形成時是否具有相同高度為不重要的，因為使第二表面806平坦或大體上變平，使得導電通路402之高度均勻。
在替代實施例中，第二導電層704可在機械地刷布或砂磨剩餘表面以使其平坦之前被蝕刻掉。此可在多層板製造程序可將導電底塗層直接添加於裸介電或絕緣層702之表面上的情況下加以使用。或者，機械刷布可在蝕刻第二導電層704之前來執行。然而，此方法之不利方面在於：刷布第二導電層704會更困難，且在刷布之後執行蝕刻程序同時會侵蝕第二導電層704及導電通路402之暴露部分。
在又一替代實施例中，當將第二導電層704擠壓至第一導電層時，第二基板706不包括第二導電層704。接著藉由刷布或砂磨而使第二基板之頂部表面(絕緣層702)平坦。此在可將一層導電底塗層直接添加至第二絕緣層702之平坦表面上的情況下可能為一適當程序。此方法具有避免使用 第二導電層704之優點。然而，一離型膜可能為必要的，其在隨後步驟中將需要自絕緣層702被移除。
圖10說明在第二表面806上施加有導電底塗層1002之所得電路板層的橫截面視圖。導電底塗層1002可為無電極銅電鍍。亦可採用其他已知的直接金屬化程序，諸如由銅之電鍍程序所跟隨之導電聚合物。在一些實施例中，第二表面806上之導電底塗層1002可為金屬層之沈積、導電聚合物層之沈積、碳或碳等效物層、其組合。
圖11說明電路圖案1104形成於導電底塗層1002上之橫截面視圖。電路圖案1104可以許多方法來形成。舉例而言，可使用一光可成像光阻(例如，Du Pont 9000系列)來層壓導電底塗層1002。將電路圖案之影像轉印至導電底塗層1002之表面上。此接著在移除光可成像光阻且蝕刻掉不需要之銅之前以銅及錫來電鍍，以形成所要的電路圖案1104。
在一些實施例中，在以導電底塗層1002來塗佈表面之前，可在使基板表面806平坦(例如，藉由砂磨或刷布)之後機械地鑽取導電通路402。所鑽取之孔可接著經電鍍為通孔或通路。
在各種實施例中，導電電路圖案106及/或1104可藉由以下步驟來形成：(a)金屬層之電沈積(例如，藉由在電路圖案上採用光阻層所進行之遮罩及接著未經遮罩金屬層之蝕刻)；(b)藉由在非電路圖案上採用光阻所進行之遮罩，接著金屬層及蝕刻光阻金屬之電沈積，及另外接著第二導電 層及導電底塗層之未遮罩及移除；(c)形成金屬層之電沈積，藉由在非電路圖案上採用光阻層所進行之遮罩，金屬層及蝕刻光阻金屬層之進一步電沈積，及另外接著導電底塗層及第二導電層之未遮罩及移除；或(d)用於在導電表面上形成電路圖案之任一其他已知方法。
雖然圖1-11中所說明之實例描述用於在第一基板102之一側上產生導電通路之程序，但同一程序可應用於第一基板102之兩側以在第一基板之兩側上形成嵌入式導電通路。第一基板102之兩側上的此等導電通路可被一起或同時形成。
本發明之另一特徵供給堆疊圖11中所說明之複數個所得多層基板。亦即，一旦將電路圖案1104形成於導電通路402上(如在圖11中)，則可將此所得基板用作圖1中所說明之多層核心或基板108，且可重複整個程序以添加更多的基板層、電路及導電通路。
本發明之另一特徵供給不同形狀及長度之導電通路(例如，諸如元件402)。雖然各種說明將導電通路402展示為柱形導體，但可將導電通路402形成為具有不同形狀、大小及/或長度。
美國專利第6,713,685號揭示了使用雷射切除或電漿切除及/或微銑削以在基板上產生非圓形通路。然而，本發明避免了此等成本高及/或耗時之通路產生方法。實情為，本發明藉由影像轉印來產生導電通路402。舉例而言，如圖3所說明，用於導電通路之開口304可藉由將影像轉印至 光阻上且接著移除開口304上之光阻來形成。可接著將導電通路402電鍍或沈積於開口304中。此意謂：在單一影像轉印步驟中，在無任何額外工作之情況下，可將圓形、T-形或任一其他形狀之元件402一起或同時轉印。因此，各種形狀(諸如圓形、橢圓形、I-形、T-形、L-形、*-形或任一其他形狀)之導電通路可藉由此程序來產生。應注意，導電通路402之額外形狀亦可藉由多階段影像轉印程序而產生於光阻層302上。亦即，各種尺寸、形狀及/或大小之開口可藉由多階段程序而形成於光阻302上。此可允許產生在不同高度處具有不同尺寸之導電通路402。
圖12說明可形成於多層電路板之不同層之間的導電通路之各種形狀及類型。考慮第一層1204上之第一電路1002將連接至第二層1208上之第二電路1206的情況。習知技術將會將電路1202及1206兩者導引至每一層1204及1208上之相應位置，其中可為每一電路1202及1206而形成一互連焊墊1210及1212，且其中一通路或桿柱互連元件1214可連接焊墊1210及1212兩者。至焊墊位置1210及1212之此導引通常為必要的，因為該等焊墊傾向於具有一大於第一電路1202及第二電路1206中之跡線之寬度的直徑。另外，第一電路1202與第二電路1206之間的互連元件1214可能需要耦接至具有足夠之大小來提供適當電連接的互連焊墊1210及1212。因此，焊墊1210及1212上之通常較細的跡線在使用圓形桿柱或通路導電通路1214時可能無法提供適當連接點。
假定第一電路1202與第二電路1206在第一層1204及第二層1208之相應位置中相互交叉，則本發明可使用一狹長矩形導電通路1220來互連電路1202及1206兩者。亦即，狹長矩形導電通路1220可與電路1202及1206上之提供適當連接點1216及1218之電路跡線的寬度近似相同。
本發明之另一態樣提供用於儲存電荷之嵌入式元件。此情況下之電元件1222可能僅與一電路層1208進行接觸1224。電元件1222可使用先前所描述之同一程序來形成以形成導電通路。
本發明之其他實施例可在多層電路之間提供電磁屏蔽。一嵌入式屏蔽元件1226或1228可根據先前所描述之程序來形成以形成導電通路。嵌入式屏蔽元件1226或1228可用於屏蔽第一層1204上之跡線及/或電組件不受源自第一層1204或其他層1208之電干擾或磁場的影響。在一些實施例中，屏蔽元件1226或1228可耦接至一接地點或其可能不連接任一電路、電連接或接地。應注意，屏蔽元件1226及1228可經形成為水平/平行及/或垂直/正交於層1204及1208之平面以提供所要屏蔽。在本發明內，屏蔽元件1226及1228之其他定向亦為可能的。
圖13描述作為形成或建置多層電路板之程序之一部分的用於形成嵌入式導電通路之方法。將第一導電電路圖案形成於第一基板之第一表面上1302。將第一導電通路形成於第一表面上1304，其中將第一絕緣層及/或第一導電層形成於第一基板之第一表面、第一導電電路圖案及第一導電 通路上1306。移除第一絕緣層之一部分及/或第一導電層之一部分以暴露第一導電通路之至少一面1308。將第一導電底塗層形成於第一絕緣層及/或第一導電層上1310。
可將第一導電通路電耦接至第一導電電路圖案及/或形成於第一導電層或第一絕緣層上之第二導電電路圖案1312。若需要通路，則可將孔鑽取通過第一導電通路。應注意，在不脫離本發明之情況下，此等步驟可以各種次序或序列來執行。
在形成第一導電通路時，可將光阻層施加於第一表面上，該光阻在將形成有第一導電通路之位置處界定一開口。該光阻在第一導電通路形成之後被移除。
第一絕緣層及/或第一導電層可藉由將第一絕緣層及/或第一導電層擠壓於第一基板之第一表面上以使得將近似相同之壓力施加至第一導電通路以及第一表面而形成於第一基板之第一表面上。第一導電通路可在第一絕緣層及/或第一導電層上形成一突起。或者，第一導電層可藉由以一導電材料來種植第一絕緣層之第一暴露表面而加以形成。
在一些實施例中，一或多個導電通路可形成於第一基板之與第一表面相對的第二表面上。亦即，同一程序可在第一基板之第二表面上加以順序地或同時實施以形成一或多個導電通路。
另外，複數個導電通路可同時形成於第一表面上，其中該複數個導電通路中之至少兩個具有不同形狀，諸如橢圓形形狀、矩形形狀、正方形形狀、L-形形狀、T-形形狀或 交叉形形狀。
雖然已在隨附圖式中描述及展示了某些例示性實施例，但應理解，此等實施例僅說明廣泛發明且不對廣泛發明有限制，且本發明不限於所展示及描述之特定構造及配置，因為各種其他修改為可能的。熟習此項技術者應瞭解，在不脫離本發明之範疇及精神的情況下，可組態剛才所描述之較佳實施例的各種調適及修改。因此，應理解，在所附申請專利範圍之範疇內，可以不同於本文特定描述之方式的方式來實踐本發明。
102‧‧‧第一基板
104‧‧‧介電層
106‧‧‧導電電路圖案
108‧‧‧多層印刷佈線電路核心/基板
202‧‧‧導電底塗層
302‧‧‧光阻
304‧‧‧開口
402‧‧‧導電通路
702‧‧‧絕緣層
704‧‧‧導電層
706‧‧‧第二基板
708‧‧‧擠壓板
710‧‧‧壓縮焊墊
802‧‧‧突起/凸塊
804‧‧‧玻璃布加強物層
806‧‧‧頂部表面
1002‧‧‧第一電路
1104‧‧‧電路圖案
1202‧‧‧第一電路
1204‧‧‧電路/第一層
1206‧‧‧第二電路
1208‧‧‧第二層
1210‧‧‧互連焊墊
1212‧‧‧互連焊墊
1214‧‧‧互連元件
1216‧‧‧連接點
1218‧‧‧連接點
1220‧‧‧狹長矩形導電通路
1222‧‧‧電元件
1224‧‧‧接觸
1226‧‧‧嵌入式屏蔽元件
1228‧‧‧嵌入式屏蔽元件
圖1說明根據本發明之一實施例具有多層核心之第一基板的橫截面視圖。
圖2說明施加於介電層及導電電路圖案上之導電底塗層的橫截面視圖。
圖3說明第一基板之橫截面視圖，其中在導電底塗層上施加有光阻，此在假設定位有導電通路之位置上形成一開口。
圖4說明第一基板之橫截面視圖，其中一導電材料沈積於由光阻所產生之開口中以形成導電通路。
圖5說明如何自導電底塗層之表面移除光阻。
圖6說明在所暴露之導電底塗層移除之後的所得導電通路。
圖7說明在多層層壓擠壓之前第一基板及位於第一基板上之包括絕緣層及導電層之第二基板的橫截面視圖。
圖8說明在將具有突起或凸塊之第一基板及第二基板擠壓於嵌入式導電通路上之後所得電路板層的橫截面視圖。
圖9說明在將諸如砂磨或刷布之機械方法施加至第二基板之頂部表面以使其平坦之後所得電路板層的橫截面視圖。
圖10說明在第二表面上施加有導電底塗層之所得電路板層的橫截面視圖。
圖11說明電路圖案形成於導電底塗層上之橫截面視圖。
圖12說明可形成於多層電路板之不同層之間的導電通路之各種形狀及類型。
圖13描述作為形成或建置多層電路板之程序之一部分的用於形成嵌入式導電通路之方法。

Claims (24)

  1. 一種用於在一多層印刷電路板中製造一導電通路(via)之方法，其包含：提供一具有一最外(outermost)介電層之第一基板，該最外介電層具有一第一表面及一相對面；在該最外介電層之該第一表面上形成一第一導電電路圖案並在該最外介電層之該相對面上形成一或多個多層印刷佈線電路核心；在該第一表面上形成一第一導電通路，俾使該第一導電通路係經暴露並延伸超出該第一表面上一距離；在該第一表面、該第一導電電路圖案及該第一導電通路上形成一絕緣層及一導電層，該絕緣層鄰近於該第一表面，其中該第一導電通路係獨立地於形成該絕緣層及該導電層之前形成；及刨平橫越該絕緣層或該導電層中之至少一者之部分厚度，以暴露該第一導電通路之至少一端，其中該導電層及該所暴露之第一導電通路界定一第二表面，且其中該第一導電通路係一延伸穿越至少該絕緣層之個別(discrete)元件，且該絕緣層係平行於該導電層。
  2. 如請求項1之方法，其進一步包含：在該第二表面上形成一第一導電底塗層；在該第一導電底塗層上形成一第二導電電路圖案；及將該第一導電通路電耦接至該第一導電電路圖案或該第二導電電路圖案中之至少一者。
  3. 如請求項1之方法，其進一步包含：將一光阻層施加於該第一表面上，該光阻在將形成有該第一導電通路之位置處界定一開口；及在形成該第一導電通路之後移除該光阻。
  4. 如請求項1之方法，其中使該絕緣層及該導電層形成於該第一基板之該第一表面上將產生一突起，該突起係透過將該第一導電通路推擠於該絕緣層及該導電層上而形成，該突起升起於該第二表面之上並遠離該第一表面，其中該絕緣層及該導電層係進一步藉由下列步驟而形成：將該絕緣層及該導電層擠壓於該第一基板之該第一表面上，使得將近似相同之壓力係施加至該第一導電通路之該突起以及該第一表面。
  5. 如請求項1之方法，其中使該絕緣層及該導電層形成於該第一基板之該第一表面上將產生一突起，該突起係透過將該第一導電通路推擠於該絕緣層及該導電層上而形成，其中該絕緣層及該導電層係進一步藉由下列步驟而形成：將該絕緣層擠壓於該第一基板之該第一表面上，使得將近似相同之壓力施加至該第一導電通路之該突起以及該第一表面，該絕緣層具有一暴露表面；及以一導電材料植入該暴露表面以產生該導電層。
  6. 如請求項1之方法，其中該第一基板具有一與該第一表面相對之第三表面，且該方法進一步包含： 在該第三表面上形成一第二導電電路圖案；在該第二表面上形成一第二導電通路，俾使該第二導電通路係經暴露並延伸至該第一基板之該第三表面上一距離，該第二導電通路具有一大於該第三表面上之該第二導電電路圖案之高度的高度；在該第一基板之該第三表面、該第二導電電路圖案及該第二導電通路上形成一第二絕緣層及一第二導電層，該第二絕緣層鄰近於該第三表面，其中該第二導電通路係獨立地於形成該第二絕緣層及該第二導電層之前形成；刨平橫越該第二絕緣層或該第二導電層中之至少一者之部分厚度以暴露該第二導電通路之至少一端，其中該第二導電層及該所暴露之第二導電通路界定一平坦第四表面。
  7. 如請求項6之方法，其中該第一導電通路與該第二導電通路同時形成於相對之該第一表面與該第三表面上。
  8. 如請求項1之方法，其進一步包含：在該第一導電通路之任一末端處或其下方或上方將該第一導電通路電耦接至一或多個電路。
  9. 如請求項1之方法，其中該第一導電通路包括一導電金屬、一導電黏著劑或一導電膏中之至少一者。
  10. 如請求項1之方法，其進一步包含：在該第一表面上同時形成複數個導電通路，該複數個導電通路中之至少兩個具有不同形狀。
  11. 如請求項1之方法，其中該第一導電電路圖案為一可撓性電路、一印刷電路、基於金屬之印刷電路或其組合中之一者。
  12. 如請求項1之方法，其中該第一導電通路藉由一金屬之電沈積、導電黏著劑之沈積或導電材料之電沈積接著蝕刻出中之一者來形成。
  13. 如請求項1之方法，其中該第一導電通路具有一大於該絕緣層與該導電層之組合厚度的高度。
  14. 如請求項1之方法，其進一步包含：在該絕緣層中加入一加強層。
  15. 如請求項1之方法，其中於移除該絕緣層之一部分與該導電層之一部分之後，隨著該第一導電通路延伸至該第二表面，該第一導電通路透過該絕緣層與該導電層電性隔離。
  16. 如請求項1之方法，其中該第一導電通路係藉由下列步驟而形成：在該第一表面上沉積一第一層光敏材質；透過將該光敏材質之一部分暴露於光線中以於該第一層光敏材質中形成一第一開口；於該第一層光敏材質之該第一開口中形成該第一導電通路；及移除該第一層光敏材質之剩餘部份以暴露該第一導電通路。
  17. 如請求項1之方法，其中一突起係透過將該第一導電通 路推擠於該絕緣層及該導電層上而形成，該突起升起於該第二表面之上並遠離該第一表面，刨平該絕緣層或該導電層中之該至少一者以移除該突起而暴露該第一導電通路之一端。
  18. 如請求項1之方法，其中於形成該絕緣層及該導電層之前，該方法進一步包含形成：於該第一表面上方形成一被動組件(component)，俾使該被動組件係經暴露並延伸至該第一基板之該第一表面上一距離，該被動組件係與該第一導電通路同時形成。
  19. 如請求項18之方法，其中該被動組件係一電磁屏蔽或一能量儲存裝置。
  20. 如請求項18之方法，其中該被動組件經形成具有橢圓形形狀、矩形形狀、正方形形狀、L形形狀、T形形狀或交叉形形狀中之一者。
  21. 如請求項1之方法，其中該第一導電通路透過該絕緣層與該導電層電性隔離。
  22. 一種用於製造一嵌入於一多層印刷電路板之多層之間之導電通路之方法，其包含：提供一具有一最外介電層之第一基板，該最外介電層具有一第一表面及一相對面；在該最外介電層之該第一表面上形成一導電電路圖案並在該最外介電層之該相對面上形成一或多個多層印刷佈線電路核心；在該最外介電層及該導電電路圖案上塗佈一導電底塗 層；在該導電底塗層上沉積一第一層光敏材質；透過將該光敏材質之一部分暴露於光線中以於該第一層光敏材質中形成一或多個開口；於該第一層光敏材質之該等開口中形成多個導電通路；移除該第一層光敏材質之剩餘部份以暴露該等導電通路中之至少一者；及於該等導電通路上方及周圍形成一絕緣層。
  23. 如請求項22之方法，其進一步包含：刨平該等導電通路之一上表面以暴露該等導電通路中之一或多者之一表面。
  24. 如請求項22之方法，其進一步包含：將一導電層加至該介電層之一上表面；及刨平該等導電通路之一上表面至該導電層之上表面以暴露該等導電通路中之一或多者之一表面。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4420088B2 (ja) 2007-08-28 2010-02-24 株式会社デンソー 車輪位置検出用の送受信機、車輪位置検出装置およびそれを備えたタイヤ空気圧検出装置
US7776741B2 (en) * 2008-08-18 2010-08-17 Novellus Systems, Inc. Process for through silicon via filing
CN101770957B (zh) * 2008-12-31 2011-09-07 欣兴电子股份有限公司 线路基板工艺
CN101896038B (zh) * 2009-05-21 2012-08-08 南亚电路板股份有限公司 电路板结构及其制造方法
CN101958306B (zh) * 2009-07-14 2012-08-29 日月光半导体制造股份有限公司 内埋线路基板的制造方法
US8198547B2 (en) 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed pass-through components for printed circuit boards
US10472730B2 (en) 2009-10-12 2019-11-12 Novellus Systems, Inc. Electrolyte concentration control system for high rate electroplating
CN102104007B (zh) * 2009-12-21 2013-04-17 北大方正集团有限公司 一种特种电路板的制造方法和设备
US20120186080A1 (en) * 2011-01-26 2012-07-26 S.D. Warren Company Creating conductivized traces for use in electronic devices
US8790520B2 (en) * 2011-08-31 2014-07-29 Lexmark International, Inc. Die press process for manufacturing a Z-directed component for a printed circuit board
US20130341078A1 (en) 2012-06-20 2013-12-26 Keith Bryan Hardin Z-directed printed circuit board components having a removable end portion and methods therefor
US8943684B2 (en) 2011-08-31 2015-02-03 Lexmark International, Inc. Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board
US8816218B2 (en) * 2012-05-29 2014-08-26 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with vias having different dimensions
CN103517583B (zh) 2012-06-27 2016-09-28 富葵精密组件(深圳)有限公司 多层电路板及其制作方法
KR20140067723A (ko) * 2012-11-27 2014-06-05 삼성전기주식회사 절연층 도통방법
US9653370B2 (en) 2012-11-30 2017-05-16 Infineon Technologies Austria Ag Systems and methods for embedding devices in printed circuit board structures
TWI558276B (zh) * 2012-12-27 2016-11-11 鴻海精密工業股份有限公司 電路板
TWI589195B (zh) * 2014-05-09 2017-06-21 Sensitive and perforated circuit board and multilayer circuit board
MY181637A (en) 2016-03-31 2020-12-30 Qdos Flexcircuits Sdn Bhd Single layer integrated circuit package
US10692735B2 (en) 2017-07-28 2020-06-23 Lam Research Corporation Electro-oxidative metal removal in through mask interconnect fabrication

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2650471B1 (fr) 1989-07-27 1991-10-11 Bull Sa Procede de formation de piliers du reseau multicouche d'une carte de connexion d'au moins un circuit integre de haute densite
US5079069A (en) 1989-08-23 1992-01-07 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5155655A (en) 1989-08-23 1992-10-13 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
DE4108986A1 (de) 1990-03-19 1991-09-26 Hitachi Ltd Zusammengeschaltete, mehrschichtige platten und verfahren zu ihrer herstellung
CA2109687A1 (en) 1993-01-26 1995-05-23 Walter Schmidt Method for the through plating of conductor foils
EP0647090B1 (en) 1993-09-03 1999-06-23 Kabushiki Kaisha Toshiba Printed wiring board and a method of manufacturing such printed wiring boards
US6025995A (en) * 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
US6063647A (en) 1997-12-08 2000-05-16 3M Innovative Properties Company Method for making circuit elements for a z-axis interconnect
US6713685B1 (en) 1998-09-10 2004-03-30 Viasystems Group, Inc. Non-circular micro-via
JP3183653B2 (ja) * 1999-08-26 2001-07-09 ソニーケミカル株式会社 フレキシブル基板
JP4322402B2 (ja) 2000-06-22 2009-09-02 大日本印刷株式会社 プリント配線基板及びその製造方法
JP2002374068A (ja) 2001-06-14 2002-12-26 Kyocera Chemical Corp 多層プリント配線板の製造方法
JP2003051678A (ja) 2001-08-03 2003-02-21 Kyocera Chemical Corp 多層プリント配線板および多層プリント配線板の製造方法
US20030064325A1 (en) 2001-10-03 2003-04-03 Unitech Printed Circuit Board Corp. Method of manufacturing printed circuit board having wiring layers electrically connected via solid cylindrical copper interconnecting bodies
KR100462835B1 (ko) 2002-10-24 2004-12-23 대덕전자 주식회사 금속 범프를 이용한 인쇄 회로 기판 제조 방법
US7320173B2 (en) 2003-02-06 2008-01-22 Lg Electronics Inc. Method for interconnecting multi-layer printed circuit board
JP4479180B2 (ja) * 2003-07-25 2010-06-09 凸版印刷株式会社 多層回路板の製造方法
JP2006012870A (ja) * 2004-06-22 2006-01-12 Satoshi Ishiguro スタックビア構造多層配線基板の製造方法

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