TWI520661B - 電路模組及其製造方法 - Google Patents

電路模組及其製造方法 Download PDF

Info

Publication number
TWI520661B
TWI520661B TW102126084A TW102126084A TWI520661B TW I520661 B TWI520661 B TW I520661B TW 102126084 A TW102126084 A TW 102126084A TW 102126084 A TW102126084 A TW 102126084A TW I520661 B TWI520661 B TW I520661B
Authority
TW
Taiwan
Prior art keywords
region
wiring
shield
layer
circuit module
Prior art date
Application number
TW102126084A
Other languages
English (en)
Other versions
TW201440584A (zh
Inventor
麥谷英兒
島村雅哉
北崎健三
甲斐岳彥
Original Assignee
太陽誘電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 太陽誘電股份有限公司 filed Critical 太陽誘電股份有限公司
Publication of TW201440584A publication Critical patent/TW201440584A/zh
Application granted granted Critical
Publication of TWI520661B publication Critical patent/TWI520661B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/285—Permanent coating compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H05K1/095—Dispersed materials, e.g. conductive pastes or inks for polymer thick films, i.e. having a permanent organic polymeric binder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Description

電路模組及其製造方法
本發明係關於一種具有電磁屏蔽(electromagnetic shield)功能的電路模組及其製造方法。
已知有一種在基板上安裝有複數個電子元件且搭載於各種電子機器的電路模組。在此種電路模組中，一般是採用具有防止電磁波往模組外部洩漏及電磁波從外部侵入之電磁屏蔽功能的構成。
再者，伴隨安裝於電路模組內的電子元件之多樣化、高功能化，亦有提出各種用以防止此等複數個電子元件間之電磁干擾的方案。例如在專利文獻1中，有記載一種電路模組，其係在基板上的二個電子元件之間形成有貫通模製樹脂層(molded resin layer)並到達電路基板的狹縫(slit)，且在狹縫內填充有導電性樹脂。又，在專利文獻2中，有記載一種模組，其係藉由安裝於電路基板之複數個導體元件、或是填充於模製樹脂所形成之溝槽的導體糊 (paste)或導體塗料，來形成電路方塊間的屏蔽導體壁。
〔先行技術文獻〕 〔專利文獻〕
專利文獻1：日本特開2010-225620號公報(段落[0034])
專利文獻2：日本特開2012-019091號公報(段落[0023]、[0034])
然而在專利文獻1所記載之構成中，因在貫通模製樹脂層的狹縫之形成中採用切割法，故而狹縫之形狀被限制於直線狀，而無法形成曲折或是分歧的狹縫。內部屏蔽之形狀受限，且在元件之安裝布局上有所限制。再者因在切割法中無法高精度地控制狹縫之深度，故而難以進行狹縫之底部與狹縫正下方之配線層的電性接觸。
另一方面，在專利文獻2所記載之構成中，因屏蔽導體壁係藉由安裝於電路基板上的複數個導體元件所構成，故而無法抑制因元件數及安裝工時之增加所引起的生產成本之上升。
又，在專利文獻2中，有記載藉由模製樹脂之雷射加 工來形成填充有導體糊或導體塗料之溝槽。雖然在此方法中是調整雷射光之強度來形成上述溝槽，但是當雷射光強度過高時就無法迴避帶給基板上之配線的損傷，當雷射光強度過低時模製樹脂之加工效率就會降低且無法確保生產性，故而有難以設定最佳雷射強度的問題。
有鑑於如上之情事，本發明之目的係在於提供一種屏蔽形狀之設計自由度較高且可以確保配線層與屏蔽間之電性連接的電路模組及其製造方法。
為了達成上述目的，本發明之一形態的電路模組係具備配線基板、複數個電子元件、封裝層、導電性屏蔽及導體層。
前述配線基板係具有：包含第1區域和第2區域的安裝面；以及與前述安裝面呈相反側的端子面。
前述複數個電子元件係安裝於前述第1區域和前述第2區域。
前述封裝層係被覆前述複數個電子元件，由絕緣性材料所構成，且具有沿著前述第1區域與前述第2區域之邊界所形成的溝槽部。
前述導電性屏蔽係具有：被覆前述封裝層之外表面的第1屏蔽部；以及設置於前述溝槽部的第2屏蔽部。
前述導體層係具有：設置於前述安裝面且將前述端子 面和前述第2屏蔽部電性連接的配線部；以及設置於前述配線部且將前述配線部之與前述第2屏蔽部的連接區域予以局部加厚的加厚部。
又，本發明之一形態的電路模組之製造方法，包含：準備配線基板之步驟，該配線基板係在安裝面上之第1區域和第2區域安裝有複數個電子元件，且在前述第1區域與前述第2區域之邊界的至少一部分安裝有金屬元件。
在前述安裝面形成用以被覆前述複數個電子元件之由絕緣性材料所構成的封裝層。
在前述封裝層之表面照射雷射光，藉此沿著前述第1區域與前述第2區域之邊界在前述封裝層形成前述金屬元件露出之深度的溝槽部。
在前述溝槽部內填充導電性樹脂，且以導電性樹脂來被覆前述封裝層之外表面，藉此形成導電性屏蔽。
再者，本發明之另一形態的電路模組之製造方法，包含：準備配線基板之步驟，該配線基板係在安裝面上之第1區域和第2區域安裝有複數個電子元件，且在前述第1區域與前述第2區域之邊界的至少一部分具有由金屬層所加厚的導體層。
在前述安裝面形成用以被覆前述複數個電子元件之由絕緣性材料所構成的封裝層。
在前述封裝層之表面照射第1雷射光，藉此沿著前述 第1區域與前述第2區域之邊界在前述封裝層形成前述導體層即將露出之深度的溝槽部。
在前述導體層之設置有前述金屬層的區域之正上方位置的前述溝槽部之底部照射第2雷射光，藉此使前述區域透過前述溝槽部而露出。
在前述溝槽部內填充導電性樹脂，且以導電性樹脂來被覆前述封裝層之外表面，藉此形成導電性屏蔽。
2‧‧‧配線基板
2a‧‧‧安裝面
2b‧‧‧端子面
2c‧‧‧段差部
2A‧‧‧第1區域
2B‧‧‧第2區域
2C‧‧‧第3區域
3‧‧‧電子元件
4‧‧‧封裝層
5‧‧‧導電性屏蔽
10、20‧‧‧導體層
11‧‧‧配線部
12、22‧‧‧加厚部
12A‧‧‧加厚部
23a‧‧‧上層配線部
23b‧‧‧下層配線部
23c‧‧‧內層配線部
23v‧‧‧穿孔導體
24‧‧‧交叉點
24a‧‧‧第1GND端子
24b‧‧‧第2GND端子
25‧‧‧集合基板
31至33‧‧‧電子元件
41‧‧‧溝槽部
41a‧‧‧第1溝槽部
41b‧‧‧第2溝槽部
41v‧‧‧穿孔
42‧‧‧絕緣層
51‧‧‧第1屏蔽部
52‧‧‧第2屏蔽部
100、200‧‧‧電路模組
120‧‧‧金屬元件
220‧‧‧金屬層
C‧‧‧切割槽
L‧‧‧分離線
圖1係顯示本發明第1實施形態之電路模組的立體圖。
圖2係上述電路模組之俯視圖。
圖3係上述電路模組中之安裝有電子元件的電路基板之俯視圖。
圖4係圖2之[A]-[A]線方向剖面圖。
圖5係圖2之[B]-[B]線方向剖面圖。
圖6係說明上述電路模組之製造方法。
圖7係說明上述電路模組之製造方法，(A)係顯示電子元件之配置步驟的俯視圖；(B)為其主要部分剖面圖。
圖8係說明上述電路模組之製造方法，(A)係顯示封裝層之形成步驟的俯視圖；(B)為其主要部分剖面圖。
圖9係說明上述電路模組之製造方法，(A)係顯示半切割(half-cut)步驟的俯視圖；(B)為其主要部分剖面圖。
圖10係說明上述電路模組之製造方法，(A)係顯示溝槽部之形成步驟的俯視圖；(B)為其主要部分剖面圖。
圖11係說明上述電路模組之製造方法，(A)係顯示導電性屏蔽之形成步驟的俯視圖；(B)為其主要部分剖面圖。
圖12係說明上述電路模組之製造方法，(A)係顯示單體化步驟的俯視圖；(B)為其主要部分剖面圖。
圖13係顯示本發明第2實施形態之電路模組的主要部分剖面圖。
圖14係顯示上述電路模組之其他的主要部分剖面圖。
圖15係說明上述電路模組之製造方法，(A)係顯示第1雷射加工處理的主要部分剖面圖；(B)係顯示第2雷射加工處理的主要部分剖面圖。
本發明之一實施形態的電路模組係具備配線基板、複數個電子元件、封裝層、導電性屏蔽及導體層。
前述配線基板係具有：包含第1區域和第2區域的安裝面；以及與前述安裝面呈相反側的端子面。
前述複數個電子元件係安裝於前述第1區域和前述第2區域。
前述封裝層係被覆前述複數個電子元件，由絕緣性材料所構成，且具有沿著前述第1區域與前述第2區域之邊界所形成的溝槽部。
前述導電性屏蔽係具有：被覆前述封裝層之外表面的第1屏蔽部；以及設置於前述溝槽部的第2屏蔽部。
前述導體層係具有：設置於前述安裝面且將前述端子 面和前述第2屏蔽部電性連接的配線部；以及設置於前述配線部且將前述配線部之與前述第2屏蔽部的連接區域予以局部加厚的加厚部。
因加厚部係具有將配線部之與第2屏蔽部的連接區域予以局部加厚的功能，故而在藉由雷射加工形成樹脂層之溝槽部的情況，能迴避因雷射光之照射所引起的配線部之燒損。亦即，雖然雷射光在配線部之至少設置有加厚部的區域比其他的區域還更早到達，但是因該加厚部取代配線部並接受切削加工，故而可以從雷射照射之切割或是燒損中有效地保護配線部。藉此，因能確保配線部與設置於溝槽部的第2屏蔽部之電性連接，並且可以將溝槽部形成任意的形狀，故而能提高屏蔽形狀之設計自由度。
前述加厚部亦可設置於前述溝槽部之端部附近。
所謂溝槽部之端部係指溝槽部之起始端或是終端、亦即以雷射加工來形成溝槽部時的雷射光之照射開始位置或是照射結束位置之意。又，所謂溝槽部之端部附近係包含該端部之正下方位置和其周邊位置。
前述加厚部亦可設置於前述溝槽部所曲折或所分歧的部位之正下方。
由於此種位置比其他的位置被雷射光照射的次數較多，故而配線部所受到的影響較大。因此當在溝槽部之曲 折部位存在配線部的情況時，能夠藉由在對應該曲折部位的配線部上設置加厚部，而從雷射光之照射中保護配線部。
在此，在溝渠部所曲折的部位係包含有溝槽部平緩地或是急劇地折彎的屈曲部位、或平緩地拐彎的彎曲部位等。又，在溝槽部所分歧的部位係包含有複數個溝槽部交叉的部位、或結合成T字狀的部位等。
前述加厚部亦可為包含形成於前述連接區域之焊錫、銅、鎳、或黃銅的金屬層。
因焊錫、銅、鎳、黃銅等對雷射光具有較高的反射率，故而可以使作為加厚部的金屬層發揮作為反射層的功能。藉此可以從雷射光中有效地保護配線部。
前述加厚部亦可為安裝於前述連接區域的金屬元件。
亦即加厚部亦可由與配線部不同之構件所構成，藉此可以按照屏蔽形狀在配線部上之所期望位置設置加厚部，且可以更進一步提高設計自由度。又，因金屬元件為電性良導體，故而可以實現第2屏蔽部與配線部之優異的電性連接。再者，由於上述金屬元件沒有必要安裝於位在第2屏蔽部之正下方的配線部全區域，所以可以抑制元件數及安裝工時之增加。
前述加厚部亦可為形成於前述連接區域的通孔 (through-hole via)。
即便是藉由此種構成，亦可以局部地加厚配線部，故而可以從雷射光之照射中有效地保護配線部。
前述第2屏蔽部既可為填充於前述溝槽部內的導電性樹脂硬化物，又可為沉積於前述溝槽部之內壁的鍍覆膜或濺鍍膜。
本發明之一實施形態的電路模組之製造方法係包含：準備配線基板之步驟，該配線基板係在安裝面上之第1區域和第2區域安裝有複數個電子元件，且在前述第1區域與前述第2區域之邊界的至少一部分安裝有金屬元件。
在前述安裝面形成用以被覆前述複數個電子元件之由絕緣性材料所構成的封裝層。
在前述封裝層之表面照射雷射光，藉此沿著前述第1區域與前述第2區域之邊界在前述封裝層形成前述金屬元件露出之深度的溝槽部。
在前述溝槽部內填充導電性樹脂，且以導電性樹脂來被覆前述封裝層之外表面，藉此形成導電性屏蔽。
再者，本發明之另一實施形態的電路模組之製造方法係包含：準備配線基板之步驟，該配線基板係在安裝面上之第1區域和第2區域安裝有複數個電子元件，且在前述第1區域與前述第2區域之邊界的至少一部分具有由金屬 層所加厚的導體層。
在前述安裝面形成用以被覆前述複數個電子元件之由絕緣性材料所構成的封裝層。
在前述封裝層之表面照射第1雷射光，藉此沿著前述第1區域與前述第2區域之邊界在前述封裝層形成前述導體層即將露出之深度的溝槽部。
在前述導體層之設置有前述金屬層的區域之正上方位置的前述溝槽部之底部照射第2雷射光，藉此使前述區域透過前述溝槽部而露出。
在前述溝槽部內填充導電性樹脂，且以導電性樹脂來被覆前述封裝層之外表面，藉此形成導電性屏蔽。
依據上述各電路模組之製造方法，由於在溝槽部之形成中採用雷射加工法，所以例如與以切割(dicing)法來形成溝槽部的情況相比較，還可以將溝槽部形成任意的形狀。藉此可以提高屏蔽形狀之設計自由度。又，因在溝槽部之形成區域的至少一部分設置有金屬元件或金屬層，故而可以從雷射光之照射中保護配線基板及形成於配線基板之表面的配線部。
以下，一邊參照圖式，一邊說明本發明之實施形態。
<第1實施形態>
圖1至圖4係顯示本發明之一實施形態的電路模組， 其中圖1為立體圖；圖2為俯視圖；圖3為安裝有電子元件的電路基板之俯視圖；圖4為圖2之[A]-[A]線方向剖面圖；然後圖5為圖2之[B]-[B]線方向剖面圖。
另外在各圖中，X、Y及Z之各軸係顯示彼此正交的三軸方向，其中Z軸方向係對應電路模組之厚度方向。另外為了容易理解，各部之構成係誇大顯示，且各圖中構件之大小或構件間之大小比率，並不一定做對應限定。
[電路模組之構成]
本實施形態之電路模組100係具有配線基板2、複數個電子元件3、封裝層4、導電性屏蔽5及導體層10。
電路模組100係整體由大致長方體形狀所構成。大小並未被特別限定，例如，沿著X軸方向及Y軸方向之長度係分別由10mm至50mm所構成，在本實施形態中一邊係構成約35mm之大致正方形。又，厚度亦未被特別限定，例如由1mm至3mm所構成，在本實施形態中係由約2mm所構成。
電路模組100係在配線基板2上配置有複數個電子元件3，且以被覆其等的方式形成有封裝層4及導電性屏蔽5。以下，就電路模組100之各部的構成加以說明。
(配線基板)
配線基板2係具有：例如構成為與電路模組100整體之尺寸相同的大致正方形之安裝面2a；以及其相反側的端子面2b，且由厚度例如約0.4mm之玻璃環氧系多層配線基板所構成。構成配線基板2之絕緣層的材料，並未被限於上述之玻璃環氧系材料，亦能夠採用例如絕緣性陶瓷材料等。
配線基板2之配線層，典型上是由銅箔所構成，且分別配置於配線基板2之表面、背面及內層部。上述配線層分別被圖案化成預定形狀，藉此分別構成：配置於安裝面2a的上層配線部23a、配置於端子面2b的下層配線部23b、以及配置於上層配線部23a與下層配線部23b之間的內層配線部23c。上層配線部23a係包含可供電子元件3安裝的焊墊(land)部，下層配線部23b係包含與可供電路模組100安裝的電子機器之控制基板(省略圖示)連接的外部連接端子。各層之配線部係分別透過穿孔(via)導體23v而彼此電性連接。
又，上述配線層係包含連接於接地(GND)電位的第1GND端子24a及第2GND端子24b。第1GND端子24a係與形成於配線基板2之上面周緣部的段差部2c鄰接所配置，且與配置於段差部2c的第1屏蔽部51(導電性屏蔽5)之內面連接。第1GND端子24a既可形成作為上層配線部 23a之一部分，又可形成作為內層配線部23c之一部分。
第2GND端子24b係透過內層配線部23c與第1GND端子24a連接。第2GND端子24b係形成作為下層配線部23b之一部分，且連接於上述控制基板之接地配線。
安裝面2a係藉由第2屏蔽部52(導電性屏蔽5)而劃分成複數個區域，在本實施形態中，具有第1區域2A、第2區域2B及第3區域2C。圖示之例中雖然第1至第3區域2A至2C分別形成大小、形狀不同的矩形狀，但是亦可由如三角形狀或五角形以上之其他的多角形狀、或可由圓形狀、橢圓形狀之任意的幾何學形狀所形成。又，在安裝面2a上所劃分的區域數並未被限定於上述之三個，亦可為二個或四個以上。
(電子元件)
複數個電子元件3分別安裝於安裝面2a上之第1、第2及第3區域2A至2C。典型上，複數個電子元件3係可包含有積體電路(Integrated Circuit：IC)、電容器、電感器、電阻、晶體振盪器、雙工器(duplexer)、濾波器、功率放大器等之各種元件。
在此等之元件中係包含有動作時會在周圍產生電磁波的元件、或容易受到該電磁波之影響的元件。典型上，如 此等之元件係安裝於能藉由第2屏蔽部52(導電性屏蔽5)而分隔之互為不同的區域上。以下，亦將安裝於第1區域2A上的單數個或複數個電子元件3稱為電子元件31，且亦將安裝於第2區域2B上的單數個或複數個電子元件3稱為電子元件32。而且亦將安裝於第3區域2C上的單數個或複數個電子元件3稱為電子元件33。
複數個電子元件3，典型上是藉由焊錫、接著劑、搭接線(bonding wire)等，分別安裝於安裝面2a上。
(封裝層)
封裝層4係為了被覆複數個電子元件31、32，而由形成於安裝面2a上的絕緣性材料所構成。封裝層4係藉由第2屏蔽部52，分割成第1區域2A側、第2區域2B側以及第3區域2C側。在實施形態中，封裝層4係例如由添加有氧化矽或氧化鋁之環氧樹脂等的絕緣性樹脂所構成。封裝層4之形成方法並未被特別限定，例如能藉由模製成形法所形成。
封裝層4係具有沿著第1區域2A、第2區域2B以及第3區域2C之邊界所形成的溝槽部41。溝槽部41係由從封裝層4之上面沿著Z軸方向的預定深度所形成。在本實施形態中，溝槽部41係由其底面到達配置於安裝面2a的導體層10之上面的深度所形成。
雖然溝槽部41之形成方法並未被特別限定，但是如後述般在本實施形態中藉由雷射加工技術來形成溝槽部41。
(導電性屏蔽)
導電性屏蔽5係具有第1屏蔽部51以及第2屏蔽部52。第1屏蔽部51以被覆封裝層4之外表面(指包含封裝層4之上面及側面的表面；以下皆相同)的方式所構成，也發揮作為電路模組100之外部構裝屏蔽。第2屏蔽部52係設置於封裝層4之溝槽部41，且發揮作為電路模組100之內部構裝屏蔽。
導電性屏蔽5係由填充於封裝層4之外表面及溝槽部41之內部的導電性樹脂材料之硬化物所構成，更具體而言，例如可採用添加有Ag(銀)或Cu(銅)等之導電性粒子的環氧樹脂。或者，導電性屏蔽5亦可為沉積於封裝層4之外表面及溝槽部41之內壁的鍍覆膜或濺鍍膜。
藉由此種構成，能夠以同一步驟形成第1屏蔽部51及第2屏蔽部52。又，能夠一體形成第1屏蔽部51和第2屏蔽部52。
(導體層)
導體層10係具有配線部11以及加厚部12。
配線部11係設置於安裝面2a，尤其是形成於第1至第3區域2A至2C之邊界部的至少一部分。亦即配線部11只要具有至少一部分與第2屏蔽部52連接的區域(連接區域)即可，例如，配線部11既可僅形成於第2屏蔽部52之正下方區域，亦可形成於除此以外的區域。
配線部11係構成上層配線部23a之一部分，典型上是具有與上層配線部23a同等的厚度(例如10μm至15μm)。雖未圖示，但配線部11亦可透過穿孔導體23v及內層配線部23c來與端子面2b上之第2GND端子24b連接。
配線部11雖然典型上是由銅配線所形成，但是亦可在其上施加NiAu鍍覆。藉此可以提高對雷射光之反射率，且在形成溝槽部41時可以減低雷射損傷。
加厚部12係設置於與封裝層4之溝槽部41相對向的配線部11上之至少一部分，且為了局部加厚配線部11之與第2屏蔽部52的連接區域而設置。加厚部12係用以在溝槽部41之形成步驟中從雷射光之照射中保護配線部11，且例如圖5所示般設置溝槽部41之端部41a的附近。
在此，所謂溝槽部41之端部41a係指溝槽部41之起始端或是終端、亦即以雷射加工形成溝槽部41時的雷射光 之照射開始位置或是照射結束位置。所謂端部41a附近係包含該端部41a之正下方位置及其周邊位置。作為在端部41a之正下方位置設置有加厚部12之例，係可列舉配線部11位在端部41a之正下方的情況；而作為在端部41a正下方之周邊位置設置有加厚部12之例，係可列舉配線部11位在端部41a正下方之周邊位置之例。
加厚部12亦可設置於溝槽部41所曲折的部位或是溝槽部41所分歧的部位(以下，亦稱為曲折部位等)之正下方。由於此種位置比其他的位置被雷射光照射的次數較多，故而當配線部11位在該位置的情況時，該配線部11所受的影響較大。因此當在溝槽部41之曲折部位等存在配線部11的情況時，藉由在對應該曲折部位等之配線部11上設置加厚部12，就能夠從雷射光之照射中保護配線部11。
在此，在溝槽部41所曲折的部位係包含有溝槽部41平緩地或是急劇地折彎的屈曲部位、或平緩地拐彎的彎曲部位等。又，在溝槽部41所分歧的部位係包含有複數個溝槽部交叉的部位、或結合成T字狀的部位等。例如，將在第1及第2區域2A、2B之邊界線、與第2及第3區域2B、2C之邊界線的交叉點24設置有加厚部12A時的狀態顯示於圖2及圖3中。
在本實施形態中，加厚部12係由安裝於配線部11上之與第2屏蔽部52之連接區域的金屬元件120所構成(圖4、圖5)。金屬元件120係透過焊錫或導電性糊接合於配線部11，藉此與配線部11電性且機械性連接。金屬元件120較佳是固定於配線部11上，藉此能防止不小心的位置變動。
金屬元件120之構成材料並未被特別限定，例如由焊錫、銅、鎳或黃銅等之金屬元件所構成。又，作為金屬元件120，可以使用對被用於溝槽部41之形成的雷射光具有較高之反射率特性的金屬材料，藉此從雷射光之照射中有效地保護配線部11之上述連接區域。
又，以與配線部11不同構件之金屬元件120來構成加厚部12，藉此可以按照第2屏蔽部52之形狀在配線部11上之所期望位置設置加厚部12，故可以更進一步提高設計自由度。又，因金屬元件120為電性的良導體，故而可以實現第2屏蔽部52與配線部11之優異的電性連接。再者，由於金屬元件120並沒有必要安裝於位在第2屏蔽部52之正下方的配線部11的全區域，所以可以抑制元件數及安裝工時之增加。
雖然金屬元件120(加厚部12)之厚度並未被特別限定，但是至少需要以下的厚度：可以防止因在溝槽部41 之形成時被照射的雷射光所造成的溝槽部41正下方的配線部11之熔斷或是過剩之切削的厚度。又雖然加厚部12形成越厚，正下方的配線部11之保護效果就越高，但是要將溝槽部41形成所期望深度會變得困難，其結果，恐有因第2屏蔽部52之高度亦變低而使得屏蔽效果降低之虞。亦即加厚部12之厚度係能夠適當設定在可以確保配線部11之保護功能和取決於第2屏蔽部52之所期望屏蔽效果的範圍內。
另一方面，如圖5所示，亦可在第2屏蔽部52之底部(即溝槽部41之底部)與配線部11之間夾設有絕緣層42。絕緣層42典型上是由與構成封裝層4之樹脂材料相同的材料或是該樹脂材料之分解生成物所構成。亦即絕緣層42既可為以雷射加工法形成溝槽部41時殘留於配線部11之表面的封裝層4之一部分，又可為因雷射照射熱所產生的封裝層構成材料之分解生成物。
雖然絕緣層42會阻礙第2屏蔽部5與配線部11之間的導通，但是能透過加厚部12(金屬元件120)確保兩者間之優異的導通，故而不會給屏蔽功能帶來妨礙。又，以絕緣層42夾設於配線部11之表面的方式形成溝槽部41，藉此可以防止雷射光直接照射於配線部11，故可以謀求配線部11之保護。
雖然金屬元件120(加厚部12)之大小亦未被特別限定，但是例如由比用於溝槽部41之形成的雷射光之光點直徑還更為大的面積所形成。又，金屬元件120係由可以被覆溝槽部41正下方之配線部11(連接區域)的大小所形成，藉此可以謀求配線部11之保護的實效。典型上，金屬元件120係能由比溝槽部41之寬度(溝槽寬)還更為大的寬度所形成。
[電路模組之製造方法]
其次，就本實施形態的電路模組100之製造方法加以說明。
圖6至圖12係說明電路模組100之製造方法。又，在圖7至圖12之各圖中，(A)為俯視圖，(B)為從X軸方向觀看到的主要部分剖面圖。本實施形態的電路模組之製造方法係具有集合基板之準備步驟、電子元件之安裝步驟、封裝層之形成步驟、半切割步驟、溝槽部之形成步驟、導電性屏蔽之形成步驟及裁斷步驟。以下，就各步驟加以說明。
(集合基板之準備步驟)
圖6係顯示集合基板25之構成的示意俯視圖。集合基板25係由表面附加有複數片配線基板2的大面積之基板所構成。圖6係顯示劃分複數個配線基板2的分離線L。該分離線L既可為虛擬的，亦可實際上藉由印刷等描繪於集 合基板25上。
在集合基板25上，經由後述之各步驟而形成有導電性屏蔽5，且在最後之裁斷步驟中沿著分離線L進行裁斷(全切割)，能藉此從一片集合基板25製作出複數個電路模組100。又，雖然未圖示，但是在集合基板25之內部，於構成配線基板2之各自的每一區域，形成有預定之配線圖案(11、23a、23b、23c、23v、24a、24b等)。
另外在圖示之例中，雖然已顯示從一片集合基板25切割出四片配線基板2之例，但是被切割出的配線基板2之片數並未被特別限定。例如，在使用由約150mm四方之大致正方形所成的基板作為集合基板25的情況時，約35mm四方之配線基板2係分別逐四個共計16個排列於X軸方向及Y軸方向。又，作為集合基板25，典型上係採用一邊各為100mm至200mm左右之矩形狀的基板。
(電子元件之安裝步驟)
圖7(A)及(B)係說明電子元件3(31至33)之安裝步驟以及金屬元件120之配置步驟，且顯示在集合基板25(配線基板2)上配置有電子元件31至33及金屬元件120的態樣。
在本步驟中，複數個電子元件31至33係分別安裝於各安裝面2a上之第1區域2A、第2區域2B以及第3區域 2C。作為電子元件31至33之安裝方法，係例如採用迴焊(reflow)方式。具體而言，首先，焊錫糊藉由網版印刷法等塗佈於安裝面2a上之預定的焊墊部，其次，複數個電子元件31至33透過焊錫糊分別搭載於預定的焊墊部。之後，將搭載有電子元件31至33的集合基板25朝向迴焊爐裝入，藉由對焊錫糊進行迴焊，使得各電子元件31至33電性及機械性接合於安裝面2a上。
(金屬元件之配置步驟)
在本步驟中更進一步在各安裝面2a配置有複數個金屬元件120。各金屬元件120係分別配置於位在各區域2A至2C之邊界線上的配線部11上之預定區域(與第2屏蔽部52之連接區域)。此等的區域係對應後述的溝槽部41之形成位置，尤其是在本實施形態中，係對應溝槽部41之端部附近。本步驟係與上述的電子元件31至33之安裝步驟同時藉由迴焊方式安裝於安裝面2a(圖7(B))。
(封裝層之形成步驟)
圖8(A)及(B)係說明封裝層4之形成步驟，且顯示封裝層4形成於安裝面2a上的態樣。
封裝層4係以被覆複數個電子元件31至33和金屬元件120的方式，形成於集合基板25之安裝面2a上。封裝層4之形成方法並未被特別限定，例如能夠適用使用模具 的模製成形法、不使用模具的封膠(potting)成形法等。又，亦可在將液狀或糊狀之封閉樹脂材料藉由旋塗法、網版印刷法塗佈於安裝面2a上之後，才施加熱處理使其硬化。
(半切割步驟)
圖9(A)及(B)係說明半切割步驟。在本步驟中，係例如藉由切割機(dicer)，沿著分離線L，形成有從封裝層4之上面到達集合基板25之內部的深度之切割槽C。切割槽C係形成集合基板25(配線基板2)之段差部2c。雖然切割槽C之深度並未被特別限定，但是由可以將集合基板25上之第1GND端子24a予以分斷的深度所形成。
(溝槽部之形成步驟)
圖10(A)及(B)係說明溝槽部41之形成步驟。溝槽部41係沿著各安裝面2a上之第1至第3區域2A至2C間的邊界所形成。亦即溝槽部41係具有：沿著第1區域2A與第2、第3區域2B、2C之邊界而形成的第1溝槽部41a；以及沿著第2區域2B與第3區域2C之邊界而形成的第2溝槽部41b。
在溝槽部41之形成中，係採用雷射加工法。作為雷射光，典型上，係採用CO2(碳酸氣體)雷射、YAG(yttrium aluminum garnet：釔鋁柘榴石)雷射等。雷射光既可為連續波，亦可為脈衝波。雷射光係從封裝層4之上面側照射於 第2屏蔽部52之設置區域。雷射光之照射區域的樹脂材料係可藉由局部熔融或是蒸散而去除。雷射光係例如在封裝層4之上面以一定功率及速度進行掃描，藉此能形成深度大致均等的溝槽部41。掃描次數並未被限於1次，亦可重覆複數次。
雖然溝槽部41之寬度並未被特別限定，但是該寬度變得越小，構成第2屏蔽部52的導電性樹脂之填充性就越降低，而當該寬度變得越大，電子元件3之安裝區域就會變得越窄，並且越無法對應模組之小型化。在本實施形態中，溝槽部41之寬度係設定在0.05mm至0.3mm之大小。
溝槽部41之深度，典型上是形成溝槽部41之底部到達安裝面2a之附近的深度。在本實施形態中，溝槽部41係由到達金屬元件120之深度所形成。藉此能使金屬元件120露出之深度的溝槽部41，沿著各區域2A至2C之邊界形成於封裝層4。此時，金屬元件120亦可藉由雷射光之照射來切削上面。總之，只要可以藉由金屬元件120取代其正下方的配線部11並接受雷射照射，來阻止因配線部11之斷路不良、配線部11之形狀變化所引起的電阻值之增加即可。
再者依據本實施形態，因金屬元件120係設置於溝槽部41(41a、41b)之端部附近，故而可以從雷射光中有效地 保護位在雷射光之照射量較多的溝槽部41之起始端及終端的配線部11。
溝槽部41之形成順序並未被特別限定，既可在形成第1溝槽部41a之後才形成第2溝槽部41b，亦可在形成第2溝槽部41b之後才形成第1溝槽部41a。又，雷射光之振盪波長、振盪功率等並未被特別限定，能夠按照構成封裝層4的樹脂材料、金屬元件120之雷射光耐性等而適當設定。作為一例，設定為可以用每一掃描之深度為0.1mm至0.4mm左右的加工速率來去除樹脂的雷射功率。
(導電性屏蔽之形成步驟)
圖11(A)及(B)係說明導電性屏蔽5之形成步驟。導電性屏蔽5係形成於封裝層4上。藉此，形成有：被覆封裝層4之外表面的第1屏蔽部51；以及設置於溝槽部41之第2屏蔽部52。
在本實施形態中，導電性屏蔽5係藉由將導電性樹脂或是導電性塗料塗佈或是填充於封裝層4之表面所形成。形成方法並未被特別限定，例如能夠適用使用模具的模製成形法、不使用模具的封膠成形法等。又，亦可在將液狀或糊狀之封閉樹脂材料藉由旋塗法、網版印刷法塗佈於封裝層4上之後，才施加熱處理使其硬化。又，亦可為了提高導電性樹脂填充於溝槽部41之填充效率，而在真空環境 中實施該步驟。
第2屏蔽部52係填充於溝槽部41內。藉此，與在溝槽部41之底面露出的金屬元件120接合。在本實施形態中，因第1屏蔽部51和第2屏蔽部52係分別由同一材料所構成，故而能確保第1屏蔽部51與第2屏蔽部52之間的電性導通、和兩屏蔽部51、52間的所期望接合強度。
構成第1屏蔽部51的導電性樹脂，亦填充於封裝層4上所形成的切割槽C，藉此與面對切割槽C的基板2上之第1GND端子24a接合。藉此，第1屏蔽部51和第1GND端子24a能電性及機械性彼此連接。
在導電性屏蔽5之形成中，亦可採用鍍覆法或是濺鍍法等之真空成膜方法。前者之情況，可以藉由將集合基板25浸漬於鍍覆浴中，且使鍍覆膜沉積於封裝層4之外表面及溝槽部41之內壁面，來形成導電性屏蔽5。後者之情況，可以藉由將集合基板25裝填於真空室，且濺鍍由導電性材料所構成之靶材(target)以使濺鍍膜沉積於封裝層4之外表面及溝槽部41之內壁面，來形成導電性屏蔽5。在此情況下，溝槽部41之內部就不需要以鍍覆膜或濺鍍膜來填充。
(裁斷步驟)
圖12(A)及(B)係說明裁斷步驟。在本步驟中，藉由集 合基板25沿著分離線L而全切割(full cut)，使得複數個電路模組100單體化。在進行分離時，例如可使用切割機等。在本實施形態中，係構成為：因亦在切割槽C內填充有導電性屏蔽5，故而在以分離線L進行分離時，配線基板2和導電性屏蔽5(第1屏蔽部51)具有同一裁斷面。藉此，製作出具備被覆封裝層4之表面(上面及側面)和配線基板2之側面之一部分的導電性屏蔽5之電路模組100。
[本實施形態之作用]
藉由以上之各步驟，能製造出電路模組100。依據本實施形態的電路模組之製造方法，可以製造具備導電性屏蔽5的電路模組100，該導電性屏蔽5係具有：防止電磁波往模組外部洩漏及電磁波從外部侵入的第1屏蔽部51；以及防止模組內部的複數個電子元件間之電磁干擾的第2屏蔽部52。
又，依據本實施形態，因在設置有第2屏蔽部52的封裝層4之溝槽部41的形成中採用雷射加工法，故而與用切割法形成該溝槽部的情況相比較，還可以將溝槽部41形成任意的形狀(例如，屈曲形狀、鋸齒形狀、彎曲形狀等)。藉此可以提高第2屏蔽部52之設計自由度。
又，一般而言，在藉由雷射切割而在封裝層形成溝槽的情況，要進行不對存在於溝槽底部的配線圖案帶來損傷 而確實地僅加工樹脂用的最佳雷射功率之調整是極為困難的。又，因在溝槽底部殘留有污跡(smear)(樹脂或填充劑(filler)之殘渣)，故而需要去污跡(desmear)處理作為後段步驟。去污跡處理通常雖然採用以乾蝕刻(dry etching)進行物理性去除的方法、或使用強鹼性之藥水等進行化學性去除的方法，但是溝槽的深寬比(aspect ratio)(寬度/深度)若變得越大則處理就變得越困難。因此，即便是在溝槽內填充導電性樹脂，亦會阻礙與其正下方之配線圖案的電性連接，故而有無法確保優異之屏蔽性能的情況。
因此在本實施形態中，係藉由以配線部11和加厚部12(金屬元件120)來構成將第2屏蔽部52導引至GND端子的導體層10，而在形成溝槽部41時以取決於雷射的過剩條件來加工加厚部12，藉此不會殘留污跡地使加厚部12露出於溝槽部41之底部，進而從雷射照射中保護配線部11。藉此可以確保設置於溝槽部41的第2屏蔽部52與配線部11之間的電性導通，並且不會因雷射而燒斷配線部11，故可以穩定且輕易地形成溝槽部41。
又，在本實施形態中，係採用在特別重視屏蔽效果的重要部位事先配置加厚部12(金屬元件120)以加厚配線部11的手段。藉此，由於雷射至少在設置有該加厚部12之區域比其他的區域還更早到達，所以如上述般即便因雷射而使得加厚部12多少被削去，亦可以防止其下方之配線部 11被燒斷。又，在其他的區域則藉由剛要進行雷射加工之前就停止的效果使其不受到損傷。
再者，在本實施形態中由於藉由雷射加工法形成溝槽部41，故而與用切割法形成溝槽部的情況相比較還能獲得較高的深度精度。又，因溝槽部41正下方之配線部11係由對雷射光具有高反射率特性的材料(焊錫、銅、鎳、黃銅、鍍金等)所構成，故而從雷射損傷中有效地保護配線部11。如此地依據本實施形態由於可以在溝槽部41之正下方形成配線部11，故而可以提高配線設計自由度高的電路模組100。
<第2實施形態>
圖13及圖14係顯示本發明第2實施形態之電路模組的主要部分之側剖面圖，且分別對應圖4及圖5所示的剖面圖。以下，主要就與第1實施形態不同的構成加以說明，而就與上述實施形態同樣的構成則附記同樣的符號且省略或簡化其說明。
本實施形態之電路模組200與第1實施形態之不同點係在於：將配線部11之與第2屏蔽部52的連接區域予以局部加厚的加厚部之構成。亦即，本實施形態之導體層20，係具有：設置於配線基板2之安裝面2a且將端子面2b和第2屏蔽部52電性連接的配線部11；以及設置於配 線部11且將配線部11之與第2屏蔽部52的連接區域予以局部加厚的加厚部22，而加厚部22係由金屬層220所構成。
金屬層220係埋設於配線基板2之絕緣層中，且連接於配線部11之一部分的區域。上述一部分的區域，典型上是與第1實施形態同樣可列舉溝槽部41之端部41a附近、或是溝槽部41所曲折或所分岐的部位之正下方。
金屬層220亦可為將配線部11連接於內層配線部23c的通孔。在此情況下，上述通孔係由內部以導電材料所填充的栓塞(plug)結構之穿孔(via)所構成。
金屬層220係具有將配線部11之厚度予以局部加厚的功能。雖然導電材料之種類並沒有被特別限定，但是較佳為焊錫、銅、鎳、黃銅等的金屬材料。
金屬層220係具有即便正上方之配線部11因雷射光而局部被切削亦足夠可以迴避導體層20之斷路不良等之程度的體積。藉此可以確保第2屏蔽部52與第2GND端子24b之電性導通。因而金屬層220之厚度、大小係由可以確保上述導體層20之功能的厚度、大小所形成。具體而言，金屬層220之厚度係例如由配線部11之厚度以上所形成。
其次，就電路模組200之製造方法加以說明。圖15(A)及(B)係說明電路模組200之製造方法的主要部分之剖面圖，且顯示溝槽部41之形成步驟。
另外，在集合基板之準備步驟中，係準備具有事先在配線部11之預定區域設置有金屬層22之導體層20的配線基板2(集合基板25)。又，因電子元件之安裝步驟、封裝層之形成步驟、半切割步驟、導電性屏蔽之形成步驟、裁斷步驟等係與上述第1實施形態同樣，故而在此省略說明。
在本實施形態中，溝槽部41係經由第1雷射加工處理以及第2雷射加工處理所形成。
如圖15(A)所示，在第1雷射加工處理中，在封裝層4之表面照射第1雷射光，藉此沿著各區域2A至2C之邊界在封裝層4形成有導體層20即將露出之深度的溝槽部41。
在第1雷射加工處理中，為了要形成有接近封裝層4之大致總厚度的深度之溝槽部41，第1雷射光係採用一邊在配線部11之表面留下預定厚度之絕緣層42一邊可以效率佳地形成溝槽部41的振盪條件。絕緣層42之厚度並未被特別限定，例如為5μm至10μm。在第1雷射光中係採用例如CO2雷射。因CO2雷射的樹脂與金屬之吸收係數的 差異較大，故而可以效率佳地形成溝槽部41。
如圖15(B)所示，在第2雷射加工處理中，在導體層20之設置有金屬層220的區域之正上方位置的溝槽部41之底部照射第2雷射光，藉此使得該區域透過溝槽部41而露出。
在第2雷射加工處理中，在被覆設置有金屬層220的配線部11之各區域的絕緣層42照射第2雷射光，藉此分別形成有連絡溝槽部41和配線部11之穿孔41v。藉此在第2屏蔽部52之形成步驟中填充於溝槽部41的導電性樹脂會透過穿孔41v來與導體層20連接，且能確保第2屏蔽部52之優異的屏蔽效果。
第2雷射光係設定為足以加工薄皮狀之絕緣層42的雷射功率。藉此可以減低正下方的配線部11之雷射損傷。在第2雷射光中係採用例如YAG雷射。藉此，可以不在穿孔41v產生污跡地加工絕緣層42。
如上所述地形成設置有第2屏蔽部52的溝槽部41。即便是在本實施形態中亦可以獲得與上述第1實施形態同樣的作用。依據本實施形態，由於加厚部22由設置於配線部11之底部的金屬層220所構成，故而可以確保安裝面2a之電子元件的安裝區域，藉此可以謀求模組之小型化。
以上，雖然已就本發明之實施形態加以說明，但是本發明並未被限定於此，能夠基於本發明之技術思想進行各種變化。
例如在以上之各實施形態中，雖然已將構成導體層10、20的配線部11形成作為配線基板2之上層配線部23a的一部分，但是並未被限定於此，亦可由與上層配線部23a不同的配線層所構成。在此情況下，亦可使用比上層配線部23a還更為厚的配線層來構成配線部11，藉此可以從雷射照射中更進一步提高配線部11之耐久性。
又在以上之第2實施形態中，雖然金屬層22係設置於配線部11之下面(底部)，但是亦可在配線部之上面設置有金屬層來取代之。在此情況下，金屬層係扮演與第1實施形態所示之金屬元件同樣的功能，且可以獲得與第1實施形態同樣的作用效果。
再者在以上之實施形態中，雖然已說明配線基板2由印刷配線基板所構成之例，但是並未被限定於此，例如亦可用矽基板等的半導體基板來構成配線基板。又，電子元件3亦可為MEMS(Micro Electro Mechanical System：微機電系統)元件等的各種致動器(actuator)。
2‧‧‧配線基板
2a‧‧‧安裝面
2b‧‧‧端子面
2c‧‧‧段差部
4‧‧‧封裝層
5‧‧‧導電性屏蔽
10‧‧‧導體層
11‧‧‧配線部
12‧‧‧加厚部
23a‧‧‧上層配線部
23b‧‧‧下層配線部
23c‧‧‧內層配線部
23v‧‧‧穿孔導體
24a‧‧‧第1GND端子
24b‧‧‧第2GND端子
31、32‧‧‧電子元件
41‧‧‧溝槽部
51‧‧‧第1屏蔽部
52‧‧‧第2屏蔽部
100‧‧‧電路模組
120‧‧‧金屬元件

Claims (9)

  1. 一種電路模組，具備：配線基板，係具有：安裝面，係包含第1區域和第2區域；以及端子面，係與前述安裝面呈相反側；複數個電子元件，係安裝於前述第1區域和前述第2區域；封裝層，係被覆前述複數個電子元件，由絕緣性材料所構成，且具有沿著前述第1區域與前述第2區域之邊界所形成的溝槽部；導電性屏蔽，係由具有第1屏蔽部以及第2屏蔽部之導電性樹脂的硬化物所構成，該第1屏蔽部係被覆前述封裝層之外表面，該第2屏蔽部係設置於前述溝槽部；以及導體層，係具有：配線部，設置於前述安裝面且將前述端子面和前述第2屏蔽部電性連接；以及複數個加厚部，設置於前述配線部且將前述配線部之與前述第2屏蔽部的連接區域予以局部加厚；且前述複數個加厚部的厚度較前述複數個電子元件的高度還小。
  2. 如請求項1所記載之電路模組，其中，前述加厚部係設置於前述溝槽部之端部附近。
  3. 如請求項1所記載之電路模組，其中，前述加厚部係設置於前述溝槽部所曲折的部位之正下方。
  4. 如請求項1所記載之電路模組，其中，前述加厚部係設置於前述溝槽部所分歧的部位之正下方。
  5. 如請求項1至4中之任一項所記載之電路模組，其中，前述加厚部係包含形成於前述連接區域之焊錫、銅、或鎳的金屬層。
  6. 如請求項1至4中之任一項所記載之電路模組，其中，前述加厚部係安裝於前述連接區域的金屬元件。
  7. 如請求項5所記載之電路模組，其中，前述金屬層係形成於前述連接區域的通孔。
  8. 一種電路模組之製造方法，包含：準備配線基板之步驟，該配線基板係在安裝面上之第1區域和第2區域安裝有複數個電子元件，且在前述第1區域與前述第2區域之邊界安裝有具有厚度較前述複數個電子元件的高度還小之複數個金屬元件；在前述安裝面形成用以被覆前述複數個電子元件之由絕緣性材料所構成的封裝層之步驟；在前述封裝層之表面照射雷射光，藉此沿著前述第1區域與前述第2區域之邊界在前述封裝層形成前述金屬元件露出之深度的溝槽部之步驟；以及在前述溝槽部內填充導電性樹脂，且以導電性樹脂來被覆前述封裝層之外表面，藉此形成導電性屏蔽之步驟。
  9. 一種電路模組之製造方法，包含： 準備配線基板之步驟，該配線基板係在安裝面上之第1區域和第2區域安裝有複數個電子元件，且在前述第1區域與前述第2區域之邊界具備具有厚度較前述複數個電子元件的高度還小之由金屬層所加厚的複數個導體層；在前述安裝面形成用以被覆前述複數個電子元件之由絕緣性材料所構成的封裝層之步驟；在前述封裝層之表面照射第1雷射光，藉此沿著前述第1區域與前述第2區域之邊界在前述封裝層形成前述導體層即將露出之深度的溝槽部之步驟；在前述導體層之設置有前述金屬層的區域之正上方位置的前述溝槽部之底部照射第2雷射光，藉此使前述區域透過前述溝槽部而露出之步驟；以及在前述溝槽部內填充導電性樹脂，且以導電性樹脂來被覆前述封裝層之外表面，藉此形成導電性屏蔽之步驟。
TW102126084A 2013-04-02 2013-07-22 電路模組及其製造方法 TWI520661B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013076887A JP5767268B2 (ja) 2013-04-02 2013-04-02 回路モジュール及びその製造方法

Publications (2)

Publication Number Publication Date
TW201440584A TW201440584A (zh) 2014-10-16
TWI520661B true TWI520661B (zh) 2016-02-01

Family

ID=51620653

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102126084A TWI520661B (zh) 2013-04-02 2013-07-22 電路模組及其製造方法

Country Status (4)

Country Link
US (1) US9455209B2 (zh)
JP (1) JP5767268B2 (zh)
CN (1) CN104105387B (zh)
TW (1) TWI520661B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP2016149386A (ja) * 2015-02-10 2016-08-18 パイオニア株式会社 半導体装置、電子装置、及び半導体装置の製造方法
US10624214B2 (en) * 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
KR20160120074A (ko) * 2015-04-07 2016-10-17 (주)와이솔 반도체 패키지 및 그 제조 방법
JP6511947B2 (ja) * 2015-05-11 2019-05-15 株式会社村田製作所 高周波モジュール
JP6837432B2 (ja) * 2015-05-11 2021-03-03 株式会社村田製作所 高周波モジュール
WO2016195026A1 (ja) * 2015-06-04 2016-12-08 株式会社村田製作所 高周波モジュール
JP2017162989A (ja) * 2016-03-09 2017-09-14 イビデン株式会社 電子部品内蔵基板およびその製造方法
JP6621708B2 (ja) * 2016-05-26 2019-12-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法
KR101808605B1 (ko) * 2016-12-22 2018-01-18 김재범 전파 전달이 가능하거나 방열특성을 가지는 전도층이 코팅된 비전도성 프레임
TWI624915B (zh) * 2017-04-25 2018-05-21 力成科技股份有限公司 封裝結構
WO2019004332A1 (ja) * 2017-06-29 2019-01-03 株式会社村田製作所 高周波モジュール
JP7028254B2 (ja) * 2017-11-20 2022-03-02 株式会社村田製作所 高周波モジュール
CN111587485B (zh) 2018-01-05 2023-12-05 株式会社村田制作所 高频模块
CN111937136B (zh) * 2018-07-24 2023-02-28 拓自达电线株式会社 屏蔽封装体及屏蔽封装体的制造方法
TW202022063A (zh) * 2018-09-13 2020-06-16 日商昭和電工股份有限公司 導電性墨及碳配線基板
CN110972389B (zh) * 2018-09-29 2023-07-21 鹏鼎控股(深圳)股份有限公司 电路板
US11832391B2 (en) * 2020-09-30 2023-11-28 Qualcomm Incorporated Terminal connection routing and method the same
CN112103282B (zh) * 2020-11-03 2021-02-05 甬矽电子(宁波)股份有限公司 ***封装结构和***封装结构的制备方法
CN112492744B (zh) * 2020-11-20 2022-02-11 深圳市金晟达电子技术有限公司 一种结构加强型可调节5g通信用线路板
TWI754526B (zh) * 2021-01-25 2022-02-01 蘇政緯 可屏蔽電磁干擾之電路板製造方法
WO2022178650A1 (zh) * 2021-02-25 2022-09-01 苏政纬 可屏蔽电磁干扰的电路板制造方法
US20220285286A1 (en) * 2021-03-03 2022-09-08 Qualcomm Technologies Inc. Package comprising metal layer configured for electromagnetic interference shield and heat dissipation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5577716B2 (ja) * 2010-01-22 2014-08-27 株式会社村田製作所 回路モジュール及び回路モジュールの製造方法
JP2011187677A (ja) * 2010-03-09 2011-09-22 Panasonic Corp モジュール
JP2012019091A (ja) * 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末
US8654537B2 (en) * 2010-12-01 2014-02-18 Apple Inc. Printed circuit board with integral radio-frequency shields
WO2012101920A1 (ja) * 2011-01-27 2012-08-02 株式会社村田製作所 回路モジュール及びその製造方法
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
JP5851439B2 (ja) * 2013-03-07 2016-02-03 株式会社東芝 高周波半導体用パッケージ
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP5576548B1 (ja) * 2013-07-10 2014-08-20 太陽誘電株式会社 回路モジュール及びその製造方法
JP5756500B2 (ja) * 2013-08-07 2015-07-29 太陽誘電株式会社 回路モジュール
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
JP5466785B1 (ja) * 2013-08-12 2014-04-09 太陽誘電株式会社 回路モジュール及びその製造方法
JP2015072935A (ja) * 2013-09-03 2015-04-16 太陽誘電株式会社 回路モジュール及びその製造方法
JP5550159B1 (ja) * 2013-09-12 2014-07-16 太陽誘電株式会社 回路モジュール及びその製造方法
JP5576543B1 (ja) * 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
JP2015115557A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法
JP6017492B2 (ja) * 2014-04-24 2016-11-02 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
TWI611533B (zh) * 2014-09-30 2018-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法

Also Published As

Publication number Publication date
TW201440584A (zh) 2014-10-16
CN104105387A (zh) 2014-10-15
US9455209B2 (en) 2016-09-27
US20140293550A1 (en) 2014-10-02
JP2014203881A (ja) 2014-10-27
CN104105387B (zh) 2017-11-24
JP5767268B2 (ja) 2015-08-19

Similar Documents

Publication Publication Date Title
TWI520661B (zh) 電路模組及其製造方法
JP5466785B1 (ja) 回路モジュール及びその製造方法
JP6387278B2 (ja) 回路モジュール及びその製造方法
JP5550159B1 (ja) 回路モジュール及びその製造方法
JP5576548B1 (ja) 回路モジュール及びその製造方法
JP5480923B2 (ja) 半導体モジュールの製造方法及び半導体モジュール
JP5756500B2 (ja) 回路モジュール
JP5622906B1 (ja) 回路モジュールの製造方法
US20130271928A1 (en) Circuit module and method of manufacturing the same
JP5576543B1 (ja) 回路モジュール
JP5517379B1 (ja) 回路モジュール
JP5576542B1 (ja) 回路モジュール及び回路モジュールの製造方法
JP2015072935A (ja) 回路モジュール及びその製造方法
TW201603236A (zh) 電子元件之製造方法
JP2010238994A (ja) 半導体モジュールおよびその製造方法
TW202414780A (zh) 半導體器件及其製造方法