JP5550159B1 - 回路モジュール及びその製造方法 - Google Patents

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Abstract

【課題】シールド形状の設計自由度が高く、配線層とシールド間の電気的接続を確保できる回路モジュール及びその製造方法を提供する。
【解決手段】回路モジュール１００は、配線基板２と、複数の電子部品３と、封止層４と、導電性シールド５とを具備する。配線基板２は、第１の領域と第２の領域とを含む実装面２ａと、上記各領域の境界に沿って実装面２ａ上に形成された導体パターン１０と、実装面２ａ上に形成され実装面２ａ及び導体パターン１０を被覆する絶縁性の保護層６とを有する。複数の電子部品３は、上記各領域に実装される。封止層４は、複数の電子部品３を被覆し絶縁性材料で構成され、保護層６を貫通して導体パターン１０の表面に達する深さの溝部４１を有する。導電性シールド５は、封止層４の外表面を被覆する第１のシールド部５１と、溝部４１に設けられ導体パターン１０と電気的に接続する第２のシールド部５２とを有する。
【選択図】図２

Description

本発明は、電磁シールド機能を有する回路モジュール及びその製造方法に関する。
基板上に複数の電子部品が実装され、各種電子機器に搭載される回路モジュールが知られている。このような回路モジュールには、一般に、モジュール外部への電磁波の漏洩及び外部からの電磁波の侵入を防止する電磁シールド機能を有する構成が採用される。
さらに、回路モジュール内に実装される電子部品の多様化、高機能化に伴い、これら複数の電子部品間の電磁的な干渉を防止するための工夫も種々提案されている。例えば特許文献１には、モールド樹脂層を貫通して回路基板に達するスリットが基板上の２つの電子部品の間に形成され、スリット内に導電性樹脂が充填された回路モジュールが記載されている。また特許文献２には、回路ブロック間のシールド導体壁が、回路基板に実装された複数の導体部品によって、あるいは、モールド樹脂に形成された溝に充填された導体ペースト又は導体塗料によって形成されたモジュールが記載されている。
特開２０１０−２２５６２０号公報 特開２０１２−０１９０９１号公報
しかしながら特許文献１に記載の構成では、モールド樹脂層を貫通するスリットの形成にダイシング法が採用されているため、スリットの形状が直線的なものに限られ、曲折あるいは分岐したスリットを形成できない。内部シールドの形状が限定的となり、部品の実装レイアウトに制限がある。さらにダイシング法ではスリットの深さを高精度に制御することができないため、スリットの底部とスリット直下の配線層との電気的なコンタクトが困難である。
一方、特許文献２に記載の構成では、回路基板上に実装された複数の導体部品によってシールド導体壁が構成されているため、部品点数及び実装工数の増加による生産コストの上昇を抑えられない。
また特許文献２には、導体ペースト又は導体塗料が充填される溝をモールド樹脂のレーザ加工によって形成することが記載されている。一般に、モールド樹脂層を構成する材料としては、マトリックス樹脂としてエポキシ樹脂が用いられ、線膨張を小さくするために充填材としてシリカフィラーが用いられている。このようなモールド樹脂層にレーザーカットにより溝を形成する場合、レーザーアブレーションによって樹脂中のシリカフィラーが融解してガラスとなり、溝内部に再付着する。このため、溝内に導電性ペーストを充填しても、その直下の配線パターンとの電気的接続が阻害されるため、良好なシールド性能を確保することができない場合があった。
以上のような事情に鑑み、本発明の目的は、シールド形状の設計自由度が高く、配線層とシールド間の電気的接続を確保できる回路モジュール及びその製造方法を提供することにある。
上記目的を達成するため、本発明の一形態に係る回路モジュールは、配線基板と、複数の電子部品と、封止層と、導電性シールドとを具備する。
上記配線基板は、第１の領域と第２の領域とを含む実装面と、上記第１の領域と上記第２の領域との境界に沿って上記実装面上に形成された導体パターンと、上記実装面上に形成され上記実装面及び上記導体パターンを被覆する絶縁性の保護層とを有する。
上記複数の電子部品は、上記第１の領域と上記第２の領域とに実装される。
上記封止層は、上記複数の電子部品を被覆し、絶縁性材料で構成され、上記保護層を貫通して上記導体パターンの表面に達する深さの溝部を有する。
上記導電性シールドは、上記封止層の外表面を被覆する第１のシールド部と、上記溝部に設けられ上記導体パターンと電気的に接続する第２のシールド部とを有する。
また本発明の一形態に係る回路モジュールの製造方法は、第１の領域と第２の領域とを含む実装面上に、上記第１の領域と上記第２の領域との境界に沿って上記実装面上に導体パターンが形成された配線基板を準備することを含む。
上記実装面上に上記実装面及び上記導体パターンを被覆する絶縁性材料で構成された保護層が形成される。
上記第１の領域と上記第２の領域とに複数の電子部品が実装される。
上記実装面に上記複数の電子部品を被覆する絶縁性材料で構成された封止層が形成される。
上記封止層の表面にレーザ光を照射することで、上記保護層を貫通して上記導体パターンの表面に達する深さの溝部が形成される。
上記溝部内に導電性樹脂を充填し、上記封止層の外表面を導電性樹脂で被覆することで導電性シールドが形成される。
本発明の一実施形態に係る回路モジュールの平面図である。 図１の［Ａ］−［Ａ］線方向断面図である。 上記回路モジュールの要部の拡大断面図である。 上記回路モジュールの製造方法を説明する図である。 上記回路モジュールの製造方法を説明する図であって、（Ａ）は電子部品の配置工程を示す平面図、（Ｂ）はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、（Ａ）は封止層の形成工程を示す平面図、（Ｂ）はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、（Ａ）はハーフカット工程を示す平面図、（Ｂ）はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、（Ａ）は溝部の形成工程を示す平面図、（Ｂ）はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、（Ａ）は導電性シールドの形成工程を示す平面図、（Ｂ）はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、（Ａ）は個片化工程を示す平面図、（Ｂ）はその要部断面図である。 本発明の第２の実施形態に係る回路モジュールの縦断面図である。
本発明の一実施形態に係る回路モジュールは、配線基板と、複数の電子部品と、封止層と、導電性シールドとを具備する。
上記配線基板は、第１の領域と第２の領域とを含む実装面と、上記第１の領域と上記第２の領域との境界に沿って上記実装面上に形成された導体パターンと、上記実装面上に形成され上記実装面及び上記導体パターンを被覆する絶縁性の保護層とを有する。
上記複数の電子部品は、上記第１の領域と上記第２の領域とに実装される。
上記封止層は、上記複数の電子部品を被覆する絶縁性材料で構成され、上記保護層を貫通して上記導体パターンの表面に達する深さの溝部を有する。
上記導電性シールドは、上記封止層の外表面を被覆する第１のシールド部と、上記溝部に設けられ上記導体パターンと電気的に接続する第２のシールド部とを有する。
上記封止層は、上記保護層を貫通して上記導体パターンの表面に達する深さの上記溝部を有する。上記溝部は、典型的にはレーザ加工により形成され、上記導体パターンは上記保護層により被覆されているため、レーザ光は上記保護層を貫通して上記導体パターンの表面に達する。この際、上記保護層を構成する材料はフィラー成分が少ない又はフィラーを含有しないため、上記導体パターン上にレーザ照射後のスミア（樹脂の残渣）の付着が少なく済む。
これにより、後工程のデスミア処理を必要とせずに、上記導体パターンと上記第２のシールド部との間の安定した電気的接続を確保することが可能となる。
上記保護層は上記導体パターンの直上で第１の厚みを有し、上記封止層は上記導体パターンの直上で第２の厚みを有し、上記溝部は上記第１の厚みと上記第２の厚みとの和の深さを有していてもよい。
上記溝部の内周壁面は、上記封止層の材料で構成された第１の内周壁面と、上記保護層の材料で構成された第２の内周壁面とを有していてもよい。
上記導体パターンは、Ｃｕで構成されていてもよい。これにより、例えばＣＯ２レーザ等のレーザ光を用いることで上記溝部を形成する場合、ＣｕはＣＯ２レーザの吸収率が低いため、導体パターン表面を保護することなくレーザ光の照射による導体パターンへのダメージを低減することが可能となる。
上記導体パターンは、Ｃｕで構成された第１の金属層と、上記第１の金属層の表面に形成されたＡｕ又はＡｇで構成された第２の金属層とを有していてもよい。これにより、例えばＡｕ又はＡｇが他の金属よりも高い反射率特性と低い吸収率特性とを有する波長（例えば５００ｎｍ以上）のレーザ光を用いることで上記溝部を形成する場合、レーザ光の照射による上記第１の金属層へのダメージを低減することが可能となる。
上記導体パターンは、Ｃｕよりも融点の高い金属材料で構成される第３の金属層を、上記第１の金属層と上記第２の金属層との間に配置してもよい。これにより、導体パターンの耐熱性が高まり、レーザ光の照射によって上記第２の金属層が焼損した場合でも上記第３の金属層が上記第１の金属層を保護することが可能となる。
上記溝部は、レーザ加工により形成されてもよい。レーザ光としては、気体レーザ、固定レーザ、半導体レーザ等の加工用レーザとして用いられる種々のレーザ光が採用可能であるが、典型的には、Ｎｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ4レーザ、ＣＯ2レーザ等が採用される。これにより、溝部を任意の形状に形成することが可能となる。
本発明の一実施形態に係る回路モジュールの製造方法は、第１の領域と第２の領域とを含む実装面上に、上記第１の領域と上記第２の領域との境界に沿って上記実装面上に導体パターンが形成された配線基板を準備することを含む。
上記実装面上に上記実装面及び上記導体パターンを被覆する絶縁性材料で構成された保護層が形成される。
上記第１の領域と上記第２の領域とに複数の電子部品が実装される。
上記実装面に上記複数の電子部品を被覆する絶縁性材料で構成された封止層が形成される。
上記封止層の表面にレーザ光を照射することで、上記保護層を貫通して上記導体パターンの表面に達する深さの溝部が形成される。
上記溝部内に導電性樹脂を充填し、上記封止層の外表面を導電性樹脂で被覆することで導電性シールドが形成される。
上記回路モジュールの製造方法によれば、上記封止層の表面にレーザ光を照射することで、レーザ光が上記封止層と上記保護層の両層を貫通し、上記封止層の上面から上記導体パターンの表面に達する深さの溝部を形成することができる。
これにより、レーザ光が上記封止層を構成する材料と比べて材料中のフィラー成分が少ない又はフィラーを含有しない上記保護層を貫通後に上記導体パターン表面に達するため、上記導体パターン上にレーザ照射後のスミア（樹脂の残渣）の付着が少なく済む。よって、後工程のデスミア処理を必要とせずに、上記導体パターンと上記第２のシールド部との間の安定した電気的接続を確保することが可能となる。
上記溝部を形成する工程は、上記封止層の表面にＣＯ２レーザ光を照射することで形成することができる。ＣＯ２レーザ光は、典型的なレーザ光と比べ波長が大きいため金属への吸収率が比較的低く、これにより導体パターン表面を保護することなくレーザ光の照射による導体パターンへのダメージを低減することが可能となる。特に、導体パターン表面がＣＯ２レーザの吸収率が低いＣｕで構成されている場合は導体パターンへのダメージを大きく低減することが可能となる。
以下、図面を参照しながら、本発明の実施形態を説明する。
＜第１の実施形態＞
図１〜３は、本発明の一実施形態に係る回路モジュールを示す図であり、図１は上面図、図２は、図１の［Ａ］−［Ａ］線方向断面図、そして図３は、図２の拡大断面図である。
なお各図において、Ｘ，Ｙ及びＺの各軸は相互に直交する３軸方向を示しており、このうちＺ軸方向は回路モジュールの厚み方向に対応する。なお理解容易のため、各部の構成は誇張して示されており、各図において部材の大きさや部材間の大きさの比率は、必ずしも対応しているとは限らない。
［回路モジュールの構成］
本実施形態に係る回路モジュール１００は、配線基板２と、複数の電子部品３（３１〜３３）と、封止層４と、導電性シールド５とを有する。
回路モジュール１００は、全体として略直方体形状で構成される。大きさは特に限定されず、例えば、Ｘ軸方向及びＹ軸方向に沿った長さがそれぞれ１０ｍｍ〜５０ｍｍで構成され、本実施形態において一辺が約３５ｍｍの略正方形に構成される。また、厚みも特に限定されず、例えば１ｍｍ〜３ｍｍで構成され、本実施形態において約２ｍｍで構成される。
回路モジュール１００においては、配線基板２上の実装面２ａと上層配線パターン２３ａを被覆するように保護層６が形成され、複数の電子部品３が配置され、それらを被覆するように封止層４及び導電性シールド５が形成される。以下、回路モジュール１００の各部の構成について説明する。
（配線基板）
配線基板２は、例えば回路モジュール１００全体の寸法と同一の略正方形に構成された実装面２ａと、その反対側の端子面２ｂとを有し、厚みが例えば約０．４ｍｍのガラスエポキシ系多層配線基板で構成される。配線基板２の絶縁層を構成する材料は、上述のガラスエポキシ系材料に限られず、例えば絶縁性セラミック材料等も採用可能である。
配線基板２の配線層は、典型的にはＣｕ等の導電性材料で構成され、配線基板２の表面、裏面及び内層部にそれぞれ配置される。上記配線層は、それぞれ所定形状にパターニングされることで、実装面２ａに配置された上層配線パターン２３ａ、端子面２ｂに配置された下層配線パターン２３ｂ、及び、それらの間に配置された内層配線パターン２３ｃをそれぞれ構成する。上層配線パターン２３ａは、電子部品３が実装されるランド部と、第２のシールド部５２（導電性シールド５）と接続される導体パターン１０とを含む。下層配線パターン２３ｂは、回路モジュール１００が実装される電子機器の制御基板（図示略）と接続される外部接続端子を含む。上記配線層の各層はそれぞれビア導体２３ｖを介して相互に電気的に接続される。
また上記配線層は、グランド（ＧＮＤ）電位に接続される第１のＧＮＤ端子２４ａ及び第２のＧＮＤ端子２４ｂを含む。第１のＧＮＤ端子２４ａは、配線基板２の上面周縁部に形成された段差部２ｃに隣接して配置され、段差部２ｃに配置された第１のシールド部５１（導電性シールド５）の内面と接続される。第１のＧＮＤ端子２４ａは、上層配線パターン２３ａの一部として形成されてもよいし、内層配線パターン２３ｃの一部として形成されてもよい。
第２のＧＮＤ端子２４ｂは、内層配線パターン２３ｃを介して第１のＧＮＤ端子２４ａと接続される。第２のＧＮＤ端子２４ｂは、下層配線パターン２３ｂの一部として形成され、上記制御基板のグランド配線に接続される。
実装面２ａは、第２のシールド部５２（導電性シールド５）によって複数の領域に区画されており、本実施形態では、第１の領域２Ａと、第２の領域２Ｂと、第３の領域２Ｃとを有する。図示の例において第１〜第３の領域２Ａ〜２Ｃは、それぞれ大きさ、形状の異なる矩形状に形成されるが、三角形状や五角形以上の他の多角形状、さらには円形状、楕円形状のような任意の幾何学形状で形成されてもよい。また実装面２ａ上に区画される領域数は、上述の３つに限られず、２つ又は４つ以上であってもよい。
導体パターン１０は、上層配線パターン２３ａの一部を構成し、典型的にはＣｕ等の導電性材料で構成され、本実施形態ではＣｕで構成される。これにより、後述する溝部４１を形成する場合に、例えばＣＯ２レーザ等のレーザ光を用いると、ＣＯ２レーザの吸収率が低い特性を有するＣｕにより、導体パターン１０表面を保護することなくレーザ光の照射による導体パターン１０へのダメージを低減することが可能となる。
導体パターン１０は、上記実装面２ａ上の各領域の境界に沿って形成され、シールド部５２と電気的に接続される。導体パターン１０の厚みは特に限定されず、例えば１０μｍ〜１５μｍの厚みを有する。導体パターン１０は、ビア導体２３ｖ及び内層配線部２３ｃを介して端子面２ｂ上の第２のＧＮＤ端子２４ｂと接続される。
実装面２ａ及び上層配線層は、液体の絶縁性材料により被覆された後、パターニングされることで保護層６が形成され、保護層６には電子部品３実装のためのランドが露出している。保護層６は、封止層４の構成材料と比べてシリカ成分の少ない絶縁性材料により構成され、典型的には、フィラーを含有しない、ソルダレジスト等の感光性樹脂材料あるいは非感光性の樹脂材料で構成される。これにより、後述する溝部４１の形成の際に導体パターン１０表面へのスミアの残留を少なくすることが可能となる。
（電子部品）
複数の電子部品３は、実装面２ａ上の第１、第２及び第３の領域２Ａ〜２Ｃ上にそれぞれ実装されている。典型的には、複数の電子部品３としては、集積回路（ＩＣ）、コンデンサ、インダクタ、抵抗、水晶振動子、デュプレクサ、フィルタ、パワーアンプ等の各種部品が含まれる。
これらの部品には、動作時に電磁波を周囲に発生する部品や、当該電磁波の影響を受け易い部品が含まれる。典型的には、これらのような部品は第２のシールド部５２（導電性シールド５）によって仕切られた相互に異なる領域上に実装される。以下、第１の領域２Ａ上に実装された単数又は複数の電子部品３を電子部品３１とも称し、第２の領域２Ｂ上に実装された単数又は複数の電子部品３を電子部品３２とも称する。そして第３の領域２Ｃ上に実装された単数又は複数の電子部品３を電子部品３３とも称する。
複数の電子部品３は、典型的には、はんだ、接着剤、異方性接着シート、ボンディングワイヤ等により、実装面２ａ上にそれぞれ実装される。
（封止層）
封止層４は、複数の電子部品３１，３２及び保護層６を被覆するように実装面２ａ上に形成された絶縁性材料で構成される。封止層４は、溝部４１に設けられた第２のシールド部５２により、第１の領域２Ａ側と第２の領域２Ｂ側と第３の領域２Ｃ側とに分割される。実施形態において封止層４は、典型的には、例えばシリカやアルミナが添加されたエポキシ樹脂等の絶縁性樹脂で構成される。封止層４の形成方法は特に限定されず、例えばモールド成形法によって形成される。
溝部４１は、封止層４の上面から高さ方向（Ｚ軸方向）に沿った所定の深さで形成され、典型的には、封止層４と保護層６を貫通して導体パターン１０の表面に達する深さとなっている。本実施形態では、図３に示すように溝部４１は、導体パターン１０の直上の保護層６の厚みＨ１（第１の厚み）と、導体パターン１０の直上の封止層４の厚みＨ２（第２の厚み）との和の深さを有している。また、溝部４１は、封止層４の材料で構成された第１の内周壁面４ａと、保護層６の材料で構成された第２の内周壁面６ａとを有している。
溝部４１の形成方法は特に限定されないが、本実施形態ではレーザ加工技術によって溝部４１が形成される。加工用レーザは特に限定されないが、本実施形態では、ＣＯ２レーザ（波長１０６４０ｎｍ）が用いられる。
（導電性シールド）
導電性シールド５は、第１のシールド部５１と、第２のシールド部５２とを有する。第１のシールド部５１は、封止層４の外表面（封止層４の上面及び側面を含む表面をいう。以下同様。）を被覆するように構成され、回路モジュール１００の外装シールドとして機能する。第２のシールド部５２は、封止層４の溝部４１に設けられ、回路モジュール１００の内装シールドとして機能する。
導電性シールド５は、封止層４の外表面及び溝部４１の内部に充填された導電性樹脂材料の硬化物からなり、より具体的には、例えばＡｇやＣｕ等の導電性粒子が添加されたエポキシ樹脂が採用される。あるいは、導電性シールド５は、封止層４の外表面及び溝部４１の内壁に堆積されたメッキ膜又はスパッタ膜であってもよい。
このような構成により、第１のシールド部５１及び第２のシールド部５２を同一工程で形成することが可能となる。また、第１のシールド部５１と第２のシールド部５２とを一体的に形成することが可能となる。
［回路モジュールの製造方法］
次に、本実施形態の回路モジュール１００の製造方法について説明する。
図４〜１０は、回路モジュール１００の製造方法を説明する図である。また図５〜１０の各図において、（Ａ）は上面図、（Ｂ）はＸ軸方向から見た要部断面図である。本実施形態に係る回路モジュールの製造方法は、集合基板の準備工程と、電子部品の実装工程と、封止層の形成工程と、ハーフカット工程と、溝部の形成工程と、導電性シールドの形成工程と、裁断工程とを有する。以下、各工程について説明する。
（集合基板の準備工程）
図４は、集合基板２５の構成を模式的に示す上面図である。集合基板２５は、複数枚の配線基板２が面付けされた大面積の基板で構成される。図４に複数の配線基板２を区画する分離ラインＬを示す。この分離ラインＬは仮想的なものであってもよいし、集合基板２５上に実際に印刷等により描かれていてもよい。
配線基板２上の実装面及び上層配線層には液体の絶縁性材料が塗布され、プリベークされた後、パターニングされることにより電子部品３実装のためのランド部上の絶縁性材料が部分的に除去される。パターニングされた絶縁性材料をポストベークして硬化させることで保護層６が形成される。絶縁性材料のパターニングは、例えばフォトリソグラフィによってすることができる。
集合基板２５上には、後述する各工程を経て導電性シールド５までが形成され、最後の裁断工程において分離ラインＬに沿って裁断（フルカット）されることで、１枚の集合基板２５から複数の回路モジュール１００が作製される。また、図示されていないが、集合基板２５の内部には、配線基板２を構成するそれぞれの領域毎に、所定の配線パターンが形成されている。
なお図示の例では、一枚の集合基板２５から４枚の配線基板２が切り出される例を示しているが、切り出される配線基板２の枚数は特に限定されない。例えば、集合基板２５として、約１５０ｍｍ四方の略正方形で構成される基板を用いた場合には、約３５ｍｍ四方の配線基板２が、Ｘ軸方向及びＹ軸方向にそれぞれ４個ずつ、計１６個配列される。また集合基板２５として、典型的には、一辺がそれぞれ１００ｍｍ〜２００ｍｍ程度の矩形状の基板が採用される。
（電子部品の実装工程）
図５は、電子部品３（３１〜３３）の実装工程を説明する図であり、集合基板２５（配線基板２）上に電子部品３１〜３３が配置された態様を示す。
本工程では、複数の電子部品３１〜３３が、各実装面２ａ上の第１の領域２Ａと第２の領域２Ｂと第３の領域２Ｃとにそれぞれ実装される。電子部品３１〜３３の実装方法としては、例えばリフロー方式が採用される。具体的には、まず、はんだペーストが実装面２ａ上の所定のランド部にスクリーン印刷法等により塗布され、次に、はんだペーストを介して複数の電子部品３１〜３３が所定のランド部にそれぞれ搭載される。その後、電子部品３１〜３３が搭載された集合基板２５をリフロー炉へ装入し、はんだペーストをリフローすることで、各電子部品３１〜３３が実装面２ａ上に電気的・機械的に接合される。
（封止層の形成工程）
図６（Ａ），（Ｂ）は、封止層４の形成工程を説明する図であり、封止層４が実装面２ａ上に形成された態様を示す。
封止層４は、複数の電子部品３１〜３３を被覆するように、集合基板２５の実装面２ａ上に形成される。封止層４の形成方法は特に限定されず、例えば、型を用いたモールド成形法、型を用いないポッティング成形法等が適用可能である。また、液状又はペースト状の封止樹脂材料をスピンコート法、スクリーン印刷法により実装面２ａ上に塗布した後、熱処理を施して硬化させてもよい。
（ハーフカット工程）
図７（Ａ），（Ｂ）は、ハーフカット工程を説明する図である。本工程では、例えばダイサーにより、分離ラインＬに沿って、封止層４の上面から集合基板２５の内部に達する深さのカット溝Ｃが形成される。カット溝Ｃは、集合基板２５（配線基板２）の段差部２ｃを形成する。カット溝Ｃの深さは特に限定されないが、集合基板２５上のＧＮＤ端子２４ａを分断できる深さで形成される。
（溝部の形成工程）
図８（Ａ），（Ｂ）は、溝部４１の形成工程を説明する図である。溝部４１は、各実装面２ａ上の領域２Ａ〜２Ｃ間の境界に沿って形成される。すなわち溝部４１は、第１の領域２Ａと第２、第３の領域２Ｂ，２Ｃとの境界に沿って形成される第１の溝部４１ａと、第２の領域２Ｂと第３の領域２Ｃとの境界に沿って形成される第２の溝部４１ｂとを有する。
溝部４１の形成はレーザ光の照射によって実施され、レーザ光としては、気体レーザ、固定レーザ、半導体レーザ等の加工用レーザとして用いられる種々のレーザ光が採用可能である。典型的には、Ｎｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ4レーザ、ＣＯ2レーザ等が採用され、本実施形態ではＣＯ２レーザが用いられる。
レーザ光は連続波でもよいしパルス波でもよい。レーザ光は、封止層４の上面側から第２のシールド部５２の設置領域に照射される。レーザ光の照射領域の樹脂材料は、部分的に溶融あるいは蒸散することで除去される。本実施形態では、レーザ光が保護層６を貫通後、導体パターン１０の表面に達する。保護層６の材料は、封止層４の材料よりも含有するシリカ成分が少ないため、導体パターン１０上にレーザ照射後のスミア（樹脂の残渣）の付着が少なく済む。レーザ光は、例えば、封止層４の上面において一定パワー及び速度で走査され、これによりほぼ均等な深さで溝部４１が形成される。スキャン回数は１度に限られず、複数回繰り返されてもよい。
溝部４１の幅は特に限定されないが、当該幅が小さくなるほど第２のシールド部５２を構成する導電性樹脂の充填性が低下し、当該幅が大きくなるほど電子部品３の実装領域が狭くなるとともにモジュールの小型化に対応できなくなる。本実施形態では溝部４１の幅は、０．０５ｍｍ〜０．３ｍｍの大きさに設定される。
溝部４１の深さは、典型的には、封止層４の上面から保護層６を貫通して導体パターン１０の表面に達する深さとなるように形成される。これにより、封止層４に導体パターン１０の表面が露出する深さの溝部４１が、各領域２Ａ〜２Ｃの境界に沿って形成される。
溝部４１の形成手順は特に限定されず、第１の溝部４１ａの形成後に第２の溝部４１ｂが形成されてもよいし、第２の溝部４１ｂの形成後に第１の溝部４１ａが形成されてもよい。また、溝部４１はハーフカット工程の前に形成されてもよい。
（導電性シールドの形成工程）
図９（Ａ），（Ｂ）は、導電性シールド５の形成工程を説明する図である。導電性シールド５は、封止層４上に形成される。これにより、封止層４の外表面を被覆する第１のシールド部５１と、溝部４１に設けられる第２のシールド部５２とが形成される。
本実施形態において、導電性シールド５は、導電性樹脂あるいは導電性塗料を封止層４の表面に塗布あるいは充填することで形成される。形成方法は特に限定されず、例えば、型を用いたモールド成形法、型を用いないポッティング成形法等が適用可能である。また、液状又はペースト状の封止樹脂材料をスピンコート法、スクリーン印刷法により封止層４上に塗布した後、熱処理を施して硬化させてもよい。また、溝部４１への導電性樹脂の充填効率を高めるため、当該工程は真空雰囲気中で実施されてもよい。
第２のシールド部５２は、溝部の形成工程において形成された溝部４１内に充填される。これにより、溝部４１の底面にて露出された導体パターン１０の表面と接合される。本実施形態においては、第１のシールド部５１と第２のシールド部５２とがそれぞれ同一の材料で構成されているため、シールド部間の電気的導通と、所期の接合強度が確保される。
導電性シールド５の形成には、メッキ法あるいはスパッタ法等の真空成膜方法が採用されてもよい。前者の場合、集合基板２５をメッキ浴中に浸漬し、封止層４の外表面及び溝部４１の内壁面にメッキ膜を堆積させることで、導電性シールド５を形成することができる。後者の場合、集合基板２５を真空チャンバに装填し、導電性材料からなるターゲットをスパッタして封止層４の外表面及び溝部４１の内壁面にスパッタ膜を堆積させることで、導電性シールド５を形成することができる。この場合、溝部４１の内部はメッキ膜又はスパッタ膜で充填される必要はない。
（裁断工程）
図１０（Ａ），（Ｂ）は、裁断工程を説明する図である。本工程においては、集合基板２５が分離ラインＬに沿ってフルカットされることにより、複数の回路モジュール１００が個片化される。分離に際しては、例えばダイサー等が用いられる。本実施形態において、カット溝Ｃ内にも導電性シールド５が充填されるため、分離ラインＬにて分離した際に、配線基板２と導電性シールド５（第１のシールド部５１）とが同一の裁断面を有するように構成される。これにより、封止層４の表面（上面及び側面）と配線基板２の側面の一部を被覆する導電性シールド５を備えた回路モジュール１００が作製される。
［本実施形態の作用］
以上の各工程により、回路モジュール１００が製造される。本実施形態に係る回路モジュールの製造方法によれば、モジュール外部への電磁波の漏洩及び外部からの電磁波の侵入を防止する第１のシールド部５１と、モジュール内部における複数の電子部品間の電磁的な干渉を防止する第２のシールド部５２とを有する導電性シールド５を備えた回路モジュール１００を製造することができる。
本実施形態によれば、封止層４に形成された溝部４１が、封止層４の上面から保護層６を貫通して導体パターン１０の表面に達する深さを有する。保護層６を構成する材料は、封止層４を構成する材料と比べてシリカフィラー等のシリカ成分が少ないため、レーザ加工による溝部４１の形成工程において、レーザ照射後の導体パターン１０の表面にスミアの付着が少なく済む。
これにより、スミアを取り除くデスミア処理を実施することなく、導体パターン１０と溝部４１に設けられた第２のシールド部５２との間の安定な電気的接続を確保することが可能となる。
また本実施形態の溝部４１を形成する工程は、レーザ加工に用いるレーザ光にＣＯ２レーザ光を採用している。ＣＯ２レーザ光は、典型的なレーザ光と比べ波長が大きいため金属への吸収率が比較的低く、これにより導体パターンの表面を保護することなくレーザ光の照射による導体パターンへのダメージを低減することが可能となる。特に、本実施形態では導体パターン１０がＣＯ２レーザの吸収率が低いＣｕで構成されているので、導体パターン１０へのダメージを大きく低減することが可能となる。
また本実施形態によれば、第２のシールド部５２が設けられる封止層４の溝部４１の形成にレーザ加工法が採用されているため、ダイシング法で当該溝部を形成する場合と比較して、溝部４１を任意の形状（例えば、屈曲形状、ジグザグ形状、湾曲形状等）に形成できる。これにより第２のシールド部５２の設計自由度が高められる。
＜第２の実施形態＞
図１１は、本発明の第２の実施形態に係る回路モジュールの縦断面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略又は簡略化する。
本実施形態の回路モジュール２００は、実装面２ａ上に設けられた導体パターン及び溝部が第１の実施形態と異なる構造となっている。
図１１に示すように、本実施形態の導体パターン２０は、Ｃｕで構成された第１の金属層２１と、導体パターン２０の最表層に配置されＡｕ又はＡｇで構成された第２の金属層２２と、第１の金属層２１と第２の金属層２２の間に配置されＣｕよりも融点の高い金属材料で構成された第３の金属層２３を有する。
第１の金属層２１は、Ｃｕで構成され、第１の実施形態の導体パターン１０に相当する。
第２の金属層２２は、レーザ光に対して高反射率特性を有するＡｕ又はＡｇで構成される。第２の金属層２２の厚みは特に限定されず、溝部４１の加工用レーザから第１の金属層２１を保護できる厚みで形成され、例えば１μｍ〜１０μｍである。
第３の金属層２３は、Ｃｕで構成される第１の金属層２１よりも融点の高い金属材料で構成され、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｃｒ（クロム）等が挙げられる。第３の金属層２３の厚みも特に限定されず、例えば１μｍ〜１０μｍである。第３の金属層２３は、導体パターン２０の耐熱性を高めるとともに、上記加工用レーザの照射により第２の金属層２２が焼損した場合にレーザ光の照射から第１の金属層２１を保護する機能を有する。なお第３の金属層２３は、必要に応じて省略されてもよい。
図１１に示すように、本実施形態の溝部４２は、封止層４の上面から保護層６を貫通して導体パターン２０の表面（第２の金属層２２の表面）に達する深さを有する。
次に、回路モジュール２００の製造方法について説明する。なお、電子部品の実装工程、封止層の形成工程、ハーフカット工程、導電性シールドの形成工程、裁断工程については第１の実施形態と同様であるため、ここでは説明を省略する。
本実施形態において導体パターン２０は、集合基板の準備工程において形成され、溝部４２は溝部の形成工程において形成される。
本実施形態の集合基板の準備工程では、実装面２ａ上にパターニングされた第１の金属層２１の表面に、電解メッキ法等で第３の金属層２３と第２の金属層２２とが順に積層され、導体パターン２０が形成される。次に、液体の絶縁性材料を実装面２ａ及び導体パターン２０上に塗布し、パターニング後硬化することで保護層６を形成する。この工程により、導体パターン２０は保護層６によって被覆される。
また、溝部の形成工程では、封止層４の上面側から照射されるレーザ光が保護層６を貫通後、導体パターン２０の表面に達する。封止層４の上面から導体パターン２０の表面までの深さの溝部４２が形成される。
以上のようにして回路モジュール２００が作製される。本実施形態においても上述の第１の実施形態と同様の作用効果を得ることができる。本実施形態によれば、第２のシールド部５２をＧＮＤ端子へ導く導体パターン２０の最表層がレーザ光に対して高反射率特性を有するＡｕ又はＡｇで構成される。このため、レーザダメージから第１の金属層２１を効果的に保護し、さらに第２の金属層２２がレーザ照射によって切削されても、第１の金属層２１よりも熱に強い第３の金属層２３により、第１の金属層２１を保護することができる。
これにより、レーザ光により第１の金属層２１を焼き切ることなく溝部４２を安定かつ容易に形成することができる。したがって、ＣＯ2レーザ加工用レーザとしてＣＯ2レーザだけでなく、これよりも短波長のＮｄ：ＹＡＧレーザ等のようなレーザ光を用いたとしても、導体パターン２０の焼損を効果的に防止することができる。
また、導体パターン２０を形成する場合、典型的にはレジスト材をパターニングした溝にメッキやスパッタ法等により溝内に金属を堆積させる方法を用いる。しかし、この方法ではその後の工程で導体パターン２０表面上に封止層が形成されるため、レーザ加工による溝部形成工程で導体パターン２０上にスミアが付着する。
そこで本実施形態では、導体パターン２０の形成後に導体パターン２０を保護層６で被覆し、レーザ加工により溝部４２を形成することで、導体パターン２０上のスミアの付着を少なくすることができ、導体パターン２０と第２のシールド部５２との間の安定な電気的接続を確保することが可能となっている。
以上、本発明の実施形態について説明したが、本発明はこれに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
例えば本実施形態では、配線基板２がプリント配線基板で構成される例を説明したが、これに限られず、例えばシリコン基板等の半導体基板で配線基板が構成されてもよい。また、電子部品３はＭＥＭＳ（Micro Electro Mechanical System）部品等の各種アクチュエータであってもよい。
２…配線基板
３（３１〜３３）…電子部品
４…封止層
５…導電性シールド
６…保護層
Ｈ１…第１の厚み
Ｈ２…第２の厚み
４ａ…第１の内周壁面
６ａ…第２の内周壁面
１０，２０…導体パターン
２１…第１の金属層
２２…第２の金属層
２３…第３の金属層
４１，４２…溝部
５１…第１のシールド部
５２…第２のシールド部
１００，２００…回路モジュール

Claims (8)

  1. 第１の領域と第２の領域とを含む実装面と、前記第１の領域と前記第２の領域との境界に沿って前記実装面上に形成された導体パターンと、前記実装面上に形成され前記実装面及び前記導体パターンを被覆する絶縁性の保護層とを有する配線基板と、
    前記第１の領域と前記第２の領域とに実装された複数の電子部品と、
    前記複数の電子部品を被覆し、フィラーを含有した絶縁性の樹脂材料からなる封止層であって、レーザ光の走査により前記樹脂材料と前記保護層とを部分的に溶融あるいは蒸散することで形成された、前記導体パターンの表面に達する深さの溝部を有する絶縁性の封止層と、
    前記封止層の外表面を被覆する第１のシールド部と、前記溝部に設けられ前記導体パターンと電気的に接続する第２のシールド部とを有する導電性シールドと
    を具備する回路モジュール。
  2. 請求項１に記載の回路モジュールであって、
    前記保護層は、前記導体パターンの直上で第１の厚みを有し、
    前記封止層は、前記導体パターンの直上で第２の厚みを有し、
    前記溝部は、前記第１の厚みと前記第２の厚みとの和の深さを有する
    回路モジュール。
  3. 請求項１又は２に記載の回路モジュールであって、
    前記溝部の内周壁面は、前記封止層の材料で構成された第１の内周壁面と、
    前記保護層の材料で構成された第２の内周壁面とを有する
    回路モジュール。
  4. 請求項１〜３のいずれか１項に記載の回路モジュールであって、
    前記導体パターンは、Ｃｕで構成されている
    回路モジュール。
  5. 請求項１〜３のいずれか１項に記載の回路モジュールであって、
    前記導体パターンは、
    Ｃｕで構成された第１の金属層と、
    前記第１の金属層の表面に形成されたＡｕ又はＡｇで構成された第２の金属層とを含む
    回路モジュール。
  6. 請求項５に記載の回路モジュールであって、
    前記導体パターンは、前記第１の金属層と前記第２の金属層との間に配置された第３の金属層をさらに有し、
    前記第３の金属層はＣｕよりも融点の高い金属材料で構成される
    回路モジュール。
  7. 第１の領域と第２の領域とを含む実装面上に、前記第１の領域と前記第２の領域との境界に沿って前記実装面上に導体パターンが形成された配線基板を準備し、
    前記実装面上に前記実装面及び前記導体パターンを被覆する絶縁性材料で構成された保護層を形成し、
    前記第１の領域と前記第２の領域とに複数の電子部品を実装し、
    前記実装面上に前記複数の電子部品を被覆する絶縁性材料で構成された封止層を形成し、
    前記封止層の表面にレーザ光を照射することで、前記保護層を貫通して前記導体パターンの表面に達する深さの溝部を形成し、
    前記溝部内に導電性樹脂を充填し、前記封止層の外表面を導電性樹脂で被覆することで導電性シールドを形成する
    回路モジュールの製造方法。
  8. 請求項７に記載の回路モジュールの製造方法であって、
    前記溝部は、前記封止層の表面にＣＯ２レーザ光を照射することで形成される
    回路モジュールの製造方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP6400108B2 (ja) * 2014-08-26 2018-10-03 三菱電機株式会社 高周波モジュール
WO2016040184A1 (en) 2014-09-08 2016-03-17 Samumed, Llc 3-(3h-imidazo[4,5-b]pyridin-2-yl)-1h-pyrazolo[3,4-c]pyridine and therapeutic uses thereof
WO2016144039A1 (en) 2015-03-06 2016-09-15 Samsung Electronics Co., Ltd. Circuit element package, manufacturing method thereof, and manufacturing apparatus thereof
JP6511947B2 (ja) * 2015-05-11 2019-05-15 株式会社村田製作所 高周波モジュール
WO2016195026A1 (ja) * 2015-06-04 2016-12-08 株式会社村田製作所 高周波モジュール
CN105163491B (zh) * 2015-09-17 2018-03-06 北京代尔夫特电子科技有限公司 一种可穿戴电子设备的封装方法
US10134682B2 (en) 2015-10-22 2018-11-20 Avago Technologies International Sales Pte. Limited Circuit package with segmented external shield to provide internal shielding between electronic components
US10163808B2 (en) 2015-10-22 2018-12-25 Avago Technologies International Sales Pte. Limited Module with embedded side shield structures and method of fabricating the same
US20170117229A1 (en) * 2015-10-22 2017-04-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Circuit package with trench features to provide internal shielding between electronic components
US9807866B2 (en) * 2015-11-30 2017-10-31 Intel Corporation Shielding mold for electric and magnetic EMI mitigation
JP6715672B2 (ja) 2016-04-25 2020-07-01 株式会社村田製作所 回路モジュール
US10477737B2 (en) 2016-05-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method of a hollow shielding structure for circuit elements
US10477687B2 (en) 2016-08-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method for EMI shielding structure
CN114980523A (zh) * 2016-08-19 2022-08-30 奈科斯特金技术私人有限公司 用于制造印刷电路板的方法
KR102551657B1 (ko) * 2016-12-12 2023-07-06 삼성전자주식회사 전자파 차폐구조 및 그 제조방법
US10510667B2 (en) 2016-12-21 2019-12-17 Intel Corporation Conductive coating for a microelectronics package
WO2018168591A1 (ja) * 2017-03-13 2018-09-20 株式会社村田製作所 モジュール
US10594020B2 (en) 2017-07-19 2020-03-17 Samsung Electronics Co., Ltd. Electronic device having antenna element and method for manufacturing the same
KR102373931B1 (ko) 2017-09-08 2022-03-14 삼성전자주식회사 전자파 차폐구조
US11177226B2 (en) * 2018-09-19 2021-11-16 Intel Corporation Flexible shield for semiconductor devices
US20200098700A1 (en) * 2018-09-21 2020-03-26 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
WO2020071492A1 (ja) * 2018-10-05 2020-04-09 株式会社村田製作所 モジュール
DE102019130898A1 (de) 2019-08-16 2021-02-18 Infineon Technologies Ag Zweistufige laserbearbeitung eines verkapselungsmittels eines halbleiterchipgehäuses
KR20220020018A (ko) * 2020-08-11 2022-02-18 삼성전기주식회사 부품 패키지 및 이에 이용되는 인쇄회로기판

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294701A (ja) * 2005-04-06 2006-10-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012019091A (ja) * 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140575A (en) * 1997-10-28 2000-10-31 3Com Corporation Shielded electronic circuit assembly
JP3757971B2 (ja) * 2003-10-15 2006-03-22 カシオ計算機株式会社 半導体装置の製造方法
JP2006202969A (ja) * 2005-01-20 2006-08-03 Taiyo Yuden Co Ltd 半導体装置およびその実装体
JP2010225620A (ja) * 2009-03-19 2010-10-07 Panasonic Corp 回路モジュール
US8654537B2 (en) * 2010-12-01 2014-02-18 Apple Inc. Printed circuit board with integral radio-frequency shields
JP5466785B1 (ja) * 2013-08-12 2014-04-09 太陽誘電株式会社 回路モジュール及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294701A (ja) * 2005-04-06 2006-10-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012019091A (ja) * 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末

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