JP5767268B2 - 回路モジュール及びその製造方法 - Google Patents

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Description

本発明は、電磁シールド機能を有する回路モジュール及びその製造方法に関する。
基板上に複数の電子部品が実装され、各種電子機器に搭載される回路モジュールが知られている。このような回路モジュールには、一般に、モジュール外部への電磁波の漏洩及び外部からの電磁波の侵入を防止する電磁シールド機能を有する構成が採用される。
さらに、回路モジュール内に実装される電子部品の多様化、高機能化に伴い、これら複数の電子部品間の電磁的な干渉を防止するための工夫も種々提案されている。例えば特許文献1には、モールド樹脂層を貫通して回路基板に達するスリットが基板上の2つの電子部品の間に形成され、スリット内に導電性樹脂が充填された回路モジュールが記載されている。また特許文献2には、回路ブロック間のシールド導体壁が、回路基板に実装された複数の導体部品によって、あるいは、モールド樹脂に形成された溝に充填された導体ペースト又は導体塗料よって形成されたモジュールが記載されている。
特開2010−225620号公報(段落[0034]) 特開2012−019091号公報(段落[0023]、[0034])
しかしながら特許文献1に記載の構成では、モールド樹脂層を貫通するスリットの形成にダイシング法が採用されているため、スリットの形状が直線的なものに限られ、曲折あるいは分岐したスリットを形成できない。内部シールドの形状が限定的となり、部品の実装レイアウトに制限がある。さらにダイシング法ではスリットの深さを高精度に制御することができないため、スリットの底部とスリット直下の配線層との電気的なコンタクトが困難である。
一方、特許文献2に記載の構成では、回路基板上に実装された複数の導体部品によってシールド導体壁が構成されているため、部品点数及び実装工数の増加による生産コストの上昇を抑えられない。
また特許文献2には、導体ペースト又は導体塗料が充填される溝をモールド樹脂のレーザ加工によって形成することが記載されている。この方法ではレーザ光の強度を調整して上記溝を形成するようにしているが、レーザ光強度が高すぎると基板上の配線に与えるダメージを回避することができず、レーザ光強度が低すぎるとモールド樹脂の加工効率が低下し生産性を確保できないため、最適なレーザ強度の設定が困難であるという問題がある。
以上のような事情に鑑み、本発明の目的は、シールド形状の設計自由度が高く、配線層とシールド間の電気的接続を確保できる回路モジュール及びその製造方法を提供することにある。
上記目的を達成するため、本発明の一形態に係る回路モジュールは、配線基板と、複数の電子部品と、封止層と、導電性シールドと、導体層とを具備する。
前記配線基板は、第1の領域と第2の領域とを含む実装面と、前記実装面とは反対側の端子面とを有する。
前記複数の電子部品は、前記第1の領域と前記第2の領域とに実装される。
前記封止層は、前記複数の電子部品を被覆し、絶縁性材料で構成され、前記第1の領域と前記第2の領域との境界に沿って形成された溝部を有する。
前記導電性シールドは、前記封止層の外表面を被覆する第1のシールド部と、前記溝部に設けられた第2のシールド部とを有する。
前記導体層は、前記実装面に設けられ前記端子面と前記第2のシールド部とを電気的に接続する配線部と、前記配線部に設けられ前記配線部の前記第2のシールド部との接続領域を部分的に厚くする厚付け部とを有する。
また本発明の一形態に係る回路モジュールの製造方法は、実装面上の第1の領域と第2の領域とに複数の電子部品が実装され、前記第1の領域と前記第2の領域との境界の少なくとも一部に金属部品が実装された配線基板を準備することを含む。
前記実装面に前記複数の電子部品を被覆する絶縁性材料で構成された封止層が形成される。
前記封止層の表面にレーザ光を照射することで、前記封止層に前記金属部品が露出する深さの溝部が前記第1の領域と前記第2の領域との境界に沿って形成される。
前記溝部内に導電性樹脂を充填し、前記封止層の外表面を導電性樹脂で被覆することで導電性シールドが形成される。
さらに本発明の他の形態に係る回路モジュールの製造方法は、実装面上の第1の領域と第2の領域とに複数の電子部品が実装され、前記第1の領域と前記第2の領域との境界の少なくとも一部に金属層で厚付けされた導体層を有する配線基板を準備することを含む。
前記実装面に前記複数の電子部品を被覆する絶縁性材料で構成された封止層が形成される。
前記封止層の表面に第1のレーザ光を照射することで、前記封止層に前記導体層が露出する直前の深さの溝部が前記第1の領域と前記第2の領域との境界に沿って形成される。
前記導体層の前記金属層が設けられる領域の直上位置における前記溝部の底部に第2のレーザ光を照射することで、前記領域が前記溝部を介して露出される。
前記溝部内に導電性樹脂を充填し、前記封止層の外表面を導電性樹脂で被覆することで導電性シールドが形成される。
本発明の第1の実施形態に係る回路モジュールを示す斜視図である。 上記回路モジュールの平面図である。 上記回路モジュールにおける電子部品が実装された回路基板の平面図である。 図2の[A]−[A]線方向断面図である。 図2の[B]−[B]線方向断面図である。 上記回路モジュールの製造方法を説明する図である。 上記回路モジュールの製造方法を説明する図であって、(A)は電子部品の配置工程を示す平面図、(B)はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、(A)は封止層の形成工程を示す平面図、(B)はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、(A)はハーフカット工程を示す平面図、(B)はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、(A)は溝部の形成工程を示す平面図、(B)はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、(A)は導電性シールドの形成工程を示す平面図、(B)はその要部断面図である。 上記回路モジュールの製造方法を説明する図であって、(A)は個片化工程を示す平面図、(B)はその要部断面図である。 本発明の第2の実施形態に係る回路モジュールを示す要部断面図である。 上記回路モジュールを示す他の要部断面図である。 上記回路モジュールの製造方法を説明する図であって、(A)は第1のレーザ加工処理を示す要部断面図、(B)は第2のレーザ加工処理を示す要部断面図である。
本発明の一実施形態に係る回路モジュールは、配線基板と、複数の電子部品と、封止層と、導電性シールドと、導体層とを具備する。
前記配線基板は、第1の領域と第2の領域とを含む実装面と、前記実装面とは反対側の端子面とを有する。
前記複数の電子部品は、前記第1の領域と前記第2の領域とに実装される。
前記封止層は、前記複数の電子部品を被覆し、絶縁性材料で構成され、前記第1の領域と前記第2の領域との境界に沿って形成された溝部を有する。
前記導電性シールドは、前記封止層の外表面を被覆する第1のシールド部と、前記溝部に設けられた第2のシールド部とを有する。
前記導体層は、前記実装面に設けられ前記端子面と前記第2のシールド部とを電気的に接続する配線部と、前記配線部に設けられ前記配線部の前記第2のシールド部との接続領域を部分的に厚くする厚付け部とを有する。
厚付け部は、配線部の第2のシールド部との接続領域を部分的に厚くする機能を有するため、樹脂層の溝部をレーザ加工によって形成する場合に、レーザ光の照射による配線部の焼損が回避される。すなわち、配線部の少なくとも厚付け部が設けられる領域においては他の領域よりも早くレーザ光が到達するが、当該厚付け部が配線部に代わって切削加工を受けるため、レーザ照射による切断あるいは焼損から配線部を効果的に保護することができる。これにより、配線部と溝部に設けられた第2のシールド部との電気的な接続が確保されるとともに、溝部を任意の形状に形成できるようになるためシールド形状の設計自由度が高められる。
前記厚付け部は、前記溝部の端部近傍に設けられてもよい。
溝部の端部とは、溝部の始端あるいは終端、すなわち溝部をレーザ加工で形成する際のレーザ光の照射開始位置あるいは照射終了位置をいう。また、溝部の端部近傍とは、当該端部の直下位置とその周辺位置を含む。
前記厚付け部は、前記溝部が曲折する部位あるいは分岐する部位の直下に設けられてもよい。
このような位置は他の位置よりもレーザ光が幾度と照射されるため、配線部の受ける影響が大きい。このため溝部の曲折部位に配線部が存在する場合には、当該曲折部位に対応する配線部上に厚付け部を設けることで、レーザ光の照射から配線部を保護することが可能になる。
ここで、溝部が曲折する部位には、溝部が緩くあるいは鋭く折れ曲がった屈曲部位や、緩くカーブした湾曲部位等が含まれる。また、溝部が分岐する部位には、複数の溝部が交差する部位や、T字状に結合される部位等が含まれる。
前記厚付け部は、前記接続領域に形成された半田、銅、ニッケル又は真鍮を含む金属層であってもよい。
半田、銅、ニッケル、真鍮等は、レーザ光に対して高い反射率を有するため、厚付け部としての金属層を反射層として機能させることができる。これによりレーザ光から配線部を効果的に保護することができる。
前記厚付け部は、前記接続領域に実装された金属部品であってもよい。
すなわち厚付け部は配線部とは別の部材で構成されてもよく、これによりシールド形状に応じて配線部上の所望の位置に厚付け部を設けることができ、設計自由度を更に向上させることができる。また、金属部品は電気の良導体であるため、第2のシールド部と配線部との良好な電気的接続を実現できる。さらに上記金属部品は第2のシールド部の直下に位置する配線部全域にわたって実装される必要はないので、部品点数及び実装工数の増加を抑制することができる。
前記厚付け部は、前記接続領域に形成されたスルーホールビアであってもよい。
このような構成によっても、配線部を部分的に厚くすることができるため、レーザ光の照射から配線部を効果的に保護することができる。
前記第2のシールド部は、前記溝部内に充填された導電性樹脂の硬化物であってもよいし、前記溝部の内壁に堆積されたメッキ膜又はスパッタ膜であってもよい。
本発明の一実施形態に係る回路モジュールの製造方法は、実装面上の第1の領域と第2の領域とに複数の電子部品が実装され、前記第1の領域と前記第2の領域との境界の少なくとも一部に金属部品が実装された配線基板を準備することを含む。
前記実装面に前記複数の電子部品を被覆する絶縁性材料で構成された封止層が形成される。
前記封止層の表面にレーザ光を照射することで、前記封止層に前記金属部品が露出する深さの溝部が前記第1の領域と前記第2の領域との境界に沿って形成される。
前記溝部内に導電性樹脂を充填し、前記封止層の外表面を導電性樹脂で被覆することで導電性シールドが形成される。
さらに本発明の他の実施形態に係る回路モジュールの製造方法は、実装面上の第1の領域と第2の領域とに複数の電子部品が実装され、前記第1の領域と前記第2の領域との境界の少なくとも一部に金属層で厚付けされた導体層を有する配線基板を準備することを含む。
前記実装面に前記複数の電子部品を被覆する絶縁性材料で構成された封止層が形成される。
前記封止層の表面に第1のレーザ光を照射することで、前記封止層に前記導体層が露出する直前の深さの溝部が前記第1の領域と前記第2の領域との境界に沿って形成される。
前記導体層の前記金属層が設けられる領域の直上位置における前記溝部の底部に第2のレーザ光を照射することで、前記領域が前記溝部を介して露出される。
前記溝部内に導電性樹脂を充填し、前記封止層の外表面を導電性樹脂で被覆することで導電性シールドが形成される。
上記各回路モジュールの製造方法によれば、溝部の形成にレーザ加工法を採用しているので、例えばダイシング法で溝部を形成する場合と比較して、溝部を任意の形状に形成できるようになる。これによりシールド形状の設計自由度を高めることができる。また、溝部の形成領域の少なくとも一部に金属部品または金属層が設けられているため、レーザ光の照射から配線基板及びその表面に形成された配線部を保護することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
<第1の実施形態>
図1〜図4は、本発明の一実施形態に係る回路モジュールを示す図であり、図1は斜視図、図2は平面図、図3は、電子部品が実装された回路基板の平面図、図4は、図2の[A]−[A]線方向断面図、そして図5は、図2の[B]−[B]線方向断面図である。
なお各図において、X,Y及びZの各軸は相互に直交する3軸方向を示しており、このうちZ軸方向は回路モジュールの厚み方向に対応する。なお理解容易のため、各部の構成は誇張して示されており、各図において部材の大きさや部材間の大きさの比率は、必ずしも対応しているとは限らない。
[回路モジュールの構成]
本実施形態に係る回路モジュール100は、配線基板2と、複数の電子部品3と、封止層4と、導電性シールド5と、導体層10とを有する。
回路モジュール100は、全体として略直方体形状で構成される。大きさは特に限定されず、例えば、X軸方向及びY軸方向に沿った長さがそれぞれ10mm〜50mmで構成され、本実施形態において一辺が約35mmの略正方形に構成される。また、厚みも特に限定されず、例えば1mm〜3mmで構成され、本実施形態において約2mmで構成される。
回路モジュール100は、配線基板2上に複数の電子部品3が配置され、それらを被覆するように封止層4及び導電性シールド5が形成される。以下、回路モジュール100の各部の構成について説明する。
(配線基板)
配線基板2は、例えば回路モジュール100全体の寸法と同一の略正方形に構成された実装面2aと、その反対側の端子面2bとを有し、厚みが例えば約0.4mmのガラスエポキシ系多層配線基板で構成される。配線基板2の絶縁層を構成する材料は、上述のガラスエポキシ系材料に限られず、例えば絶縁性セラミック材料等も採用可能である。
配線基板2の配線層は、典型的には銅箔で構成され、配線基板2の表面、裏面及び内層部にそれぞれ配置される。上記配線層は、それぞれ所定形状にパターニングされることで、実装面2aに配置された上層配線部23a、端子面2bに配置された下層配線部23b、及び、それらの間に配置された内層配線部23cをそれぞれ構成する。上層配線部23aは、電子部品3が実装されるランド部を含み、下層配線部23bは、回路モジュール100が実装される電子機器の制御基板(図示略)と接続される外部接続端子を含む。各層の配線部はそれぞれビア導体23vを介して相互に電気的に接続される。
また上記配線層は、グランド(GND)電位に接続される第1のGND端子24a及び第2のGND端子24bを含む。第1のGND端子24aは、配線基板2の上面周縁部に形成された段差部2cに隣接して配置され、段差部2cに配置された第1のシールド部51(導電性シールド5)の内面と接続される。第1のGND端子24aは、上層配線部23aの一部として形成されてもよいし、内層配線部23cの一部として形成されてもよい。
第2のGND端子24bは、内層配線部23cを介して第1のGND端子24aと接続される。第2のGND端子24bは、下層配線部23bの一部として形成され、上記制御基板のグランド配線に接続される。
実装面2aは、第2のシールド部52(導電性シールド5)によって複数の領域に区画されており、本実施形態では、第1の領域2Aと、第2の領域2Bと、第3の領域2Cとを有する。図示の例において第1〜第3の領域2A〜2Cは、それぞれ大きさ、形状の異なる矩形状に形成されるが、三角形状や五角形以上の他の多角形状、さらには円形状、楕円形状のような任意の幾何学形状で形成されてもよい。また実装面2a上に区画される領域数は、上述の3つに限られず、2つ又は4つ以上であってもよい。
(電子部品)
複数の電子部品3は、実装面2a上の第1、第2及び第3の領域2A〜2C上にそれぞれ実装されている。典型的には、複数の電子部品3としては、集積回路(IC)、コンデンサ、インダクタ、抵抗、水晶振動子、デュプレクサ、フィルタ、パワーアンプ等の各種部品が含まれる。
これらの部品には、動作時に電磁波を周囲に発生する部品や、当該電磁波の影響を受け易い部品が含まれる。典型的には、これらのような部品は第2のシールド部52(導電性シールド5)によって仕切られた相互に異なる領域上に実装される。以下、第1の領域2A上に実装された単数又は複数の電子部品3を電子部品31とも称し、第2の領域2B上に実装された単数又は複数の電子部品3を電子部品32とも称する。そして第3の領域2C上に実装された単数又は複数の電子部品3を電子部品33とも称する。
複数の電子部品3は、典型的には、はんだ、接着剤、ボンディングワイヤ等により、実装面2a上にそれぞれ実装される。
(封止層)
封止層4は、複数の電子部品31,32を被覆するように実装面2a上に形成された絶縁性材料で構成される。封止層4は、第2のシールド部52により、第1の領域2A側と第2の領域2B側と第3の領域2C側とに分割される。実施形態において封止層4は、例えばシリカやアルミナが添加されたエポキシ樹脂等の絶縁性樹脂で構成される。封止層4の形成方法は特に限定されず、例えばモールド成形法によって形成される。
封止層4は、第1の領域2Aと第2の領域2Bと第3の領域2Cとの境界に沿って形成された溝部41を有する。溝部41は、封止層4の上面からZ軸方向に沿った所定の深さで形成される。本実施形態では、溝部41は、その底面が実装面2aに配置された導体層10の上面に達する深さで形成される。
溝部41の形成方法は特に限定されないが、後述するように本実施形態ではレーザ加工技術によって溝部41が形成される。
(導電性シールド)
導電性シールド5は、第1のシールド部51と、第2のシールド部52とを有する。第1のシールド部51は、封止層4の外表面(封止層4の上面及び側面を含む表面をいう。以下同様。)を被覆するように構成され、回路モジュール100の外装シールドとして機能する。第2のシールド部52は、封止層4の溝部41に設けられ、回路モジュール100の内装シールドとして機能する。
導電性シールド5は、封止層4の外表面及び溝部41の内部に充填された導電性樹脂材料の硬化物からなり、より具体的には、例えばAgやCu等の導電性粒子が添加されたエポキシ樹脂が採用される。あるいは、導電性シールド5は、封止層4の外表面及び溝部41の内壁に堆積されたメッキ膜又はスパッタ膜であってもよい。
このような構成により、第1のシールド部51及び第2のシールド部52を同一工程で形成することが可能となる。また、第1のシールド部51と第2のシールド部52とを一体的に形成することが可能となる。
(導体層)
導体層10は、配線部11と、厚付け部12とを有する。
配線部11は、実装面2aに設けられ、特に第1〜第3の領域2A〜2Cの境界部の少なくとも一部に形成される。すなわち配線部11は、第2のシールド部52と少なくとも一部が接続される領域(接続領域)を有していればよく、例えば、配線部11が第2のシールド部52の直下領域にのみ形成されてもよいし、それ以外の領域にも形成されていてもよい。
配線部11は、上層配線部23aの一部を構成し、典型的には上層配線部23aと同等の厚み(例えば10μm〜15μm)を有する。配線部11は、図示せずともビア導体23v及び内層配線部23cを介して端子面2b上の第2のGND端子24bと接続される。
配線部11は、典型的には、銅配線で形成されるが、その上にNiAuメッキが施されてもよい。これによりレーザ光に対する反射率が高まり、溝部41の形成時にレーザダメージを低減することができる。
厚付け部12は、封止層4の溝部41と対向する配線部11上の少なくとも一部に設けられ、配線部11の第2のシールド部52との接続領域を部分的に厚くするために設けられる。厚付け部12は、溝部41の形成工程においてレーザ光の照射から配線部11を保護するためもので、例えば図5に示すように溝部41の端部41aの近傍に設けられる。
ここで、溝部41の端部41aとは、溝部41の始端あるいは終端、すなわち溝部41をレーザ加工で形成する際のレーザ光の照射開始位置あるいは照射終了位置をいう。端部41a近傍とは、当該端部41aの直下位置とその周辺位置を含む。端部41aの直下位置に厚付け部12が設けられる例としては、端部41aの直下に配線部11が位置する場合が挙げられ、端部41a直下の周辺位置に厚付け部12が設けられる例としては、端部41a直下の周辺位置に配線部11が位置する例が挙げられる。
厚付け部12は、溝部41が曲折する部位あるいは溝部41が分岐する部位(以下、曲折部位等ともいう。)の直下に設けられてもよい。このような位置は他の位置よりもレーザ光が幾度と照射されるため、当該位置に配線部11が位置する場合に、当該配線部11の受ける影響が大きい。このため溝部41の曲折部位等に配線部11が存在する場合には、当該曲折部位等に対応する配線部11上に厚付け部12を設けることで、レーザ光の照射から配線部11を保護することが可能になる。
ここで、溝部41が曲折する部位には、溝部41が緩くあるいは鋭く折れ曲がった屈曲部位や、緩くカーブした湾曲部位等が含まれる。また、溝部41が分岐する部位には、複数の溝部が交差する部位や、T字状に結合される部位等が含まれる。例えば、第1及び第2の領域2A,2Bの境界線と、第2及び第3の領域2B,2Cの境界線との交点24に厚付け部12Aが設けられときの様子を図2及び図3に示す。
本実施形態において厚付け部12は、配線部11上の第2のシールド部52との接続領域に実装された金属部品120で構成される(図4、図5)。金属部品120は、配線部11に対して半田や導電性ペーストを介して接合されることで、配線部11と電気的かつ機械的に接続される。金属部品120は、配線部11上に固定されることが好ましく、これにより不用意な位置変動が防止される。
金属部品120の構成材料は特に限定されず、例えば、半田、銅、ニッケル又は真鍮等の金属部品で構成される。また金属部品120として、溝部41の形成に使用されるレーザ光に対して高い反射率特性を有する金属材料を用いることで、配線部11の上記接続領域をレーザ光の照射から効果的に保護することができる。
また厚付け部12を配線部11とは別部材の金属部品120で構成することにより、第2のシールド部52の形状に応じて配線部11上の所望の位置に厚付け部12を設けることができ、設計自由度を更に向上させることができる。また、金属部品120は電気の良導体であるため、第2のシールド部52と配線部11との良好な電気的接続を実現できる。さらに金属部品120は第2のシールド部52の直下に位置する配線部11全域にわたって実装される必要はないので、部品点数及び実装工数の増加を抑制することができる。
金属部品120(厚付け部12)の厚みは特に限定されないが、少なくとも、溝部41の形成時に照射されるレーザ光によって、溝部41直下の配線部11の溶断あるいは過剰な切削を防止できる厚みが必要とされる。また厚付け部12は厚く形成するほど、直下の配線部11の保護効果は高まるが、溝部41を所望の深さに形成することが困難となり、その結果、第2のシールド部52の高さも低くなることでシールド効果が低下するおそれがある。すなわち厚付け部12の厚みは、配線部11の保護機能と第2のシールド部52による所期のシールド効果を確保できる範囲に適宜設定可能である。
一方、図5に示すように、第2のシールド部52の底部(すなわち溝部41の底部)と配線部11との間には、絶縁層42が介在していてもよい。絶縁層42は、典型的には、封止層4を構成する樹脂材料と同一の材料又は当該樹脂材料の分解生成物で構成される。すなわち絶縁層42は、レーザ加工法で溝部41を形成した際に配線部11の表面に残留した封止層4の一部であってもよいし、レーザ照射熱による封止層構成材料の分解生成物であってもよい。
絶縁層42は第2のシールド部52と配線部11との間の導通を阻害するものの、厚付け部12(金属部品120)を介して両者間の良好な導通が確保されるため、シールド機能に支障を来たすことはない。また、絶縁層42が配線部11の表面に介在するように溝部41を形成することで、レーザ光が直接配線部11へ照射されることを防止し、配線部11の保護を図ることができる。
金属部品120(厚付け部12)の大きさも特に限定されないが、例えば、溝部41の形成に用いられるレーザ光のスポット径よりも大きな面積で形成される。また金属部品120は、溝部41直下の配線部11(接続領域)を被覆できる大きさで形成されることで、配線部11の保護の実効を図ることができる。典型的には、金属部品120は、溝部41の幅(溝幅)よりも大きな幅で形成される。
[回路モジュールの製造方法]
次に、本実施形態の回路モジュール100の製造方法について説明する。
図6〜12は、回路モジュール100の製造方法を説明する図である。また図7〜図12の各図において、(A)は上面図、(B)はX軸方向から見た要部断面図である。本実施形態に係る回路モジュールの製造方法は、集合基板の準備工程と、電子部品の実装工程と、封止層の形成工程と、ハーフカット工程と、溝部の形成工程と、導電性シールドの形成工程と、裁断工程と、を有する。以下、各工程について説明する。
(集合基板の準備工程)
図6は、集合基板25の構成を模式的に示す上面図である。集合基板25は、複数枚の配線基板2が面付けされた大面積の基板で構成される。図6に複数の配線基板2を区画する分離ラインLを示す。この分離ラインLは仮想的なものであってもよいし、集合基板25上に実際に印刷等により描かれていてもよい。
集合基板25上には、後述する各工程を経て導電性シールド5までが形成され、最後の裁断工程において分離ラインLに沿って裁断(フルカット)されることで、1枚の集合基板25から複数の回路モジュール100が作製される。また、図示されていないが、集合基板25の内部には、配線基板2を構成するそれぞれの領域毎に、所定の配線パターン(11、23a,23b,23c,23v,24a、24b等)が形成されている。
なお図示の例では、一枚の集合基板25から4枚の配線基板2が切り出される例を示しているが、切り出される配線基板2の枚数は特に限定されない。例えば、集合基板25として、約150mm四方の略正方形で構成される基板を用いた場合には、約35mm四方の配線基板2が、X軸方向及びY軸方向にそれぞれ4個ずつ、計16個配列される。また集合基板25として、典型的には、一辺がそれぞれ100mm〜200mm程度の矩形状の基板が採用される。
(電子部品の実装工程)
図7(A),(B)は、電子部品3(31〜33)の実装工程と、金属部品120の配置工程とを説明する図であり、集合基板25(配線基板2)上に電子部品31〜33及び金属部品120が配置された態様を示す。
本工程では、複数の電子部品31〜33が、各実装面2a上の第1の領域2Aと第2の領域2Bと第3の領域2Cとにそれぞれ実装される。電子部品31〜33の実装方法としては、例えばリフロー方式が採用される。具体的には、まず、はんだペーストが実装面2a上の所定のランド部にスクリーン印刷法等により塗布され、次に、はんだペーストを介して複数の電子部品31〜33が所定のランド部にそれぞれ搭載される。その後、電子部品31〜33が搭載された集合基板25をリフロー炉へ装入し、はんだペーストをリフローすることで、各電子部品31〜33が実装面2a上に電気的・機械的に接合される。
(金属部品の配置工程)
本工程では更に、各実装面2aに複数の金属部品120が配置される。各金属部品120は、各領域2A〜2Cの境界線上に位置する配線部11上の所定領域(第2のシールド部52との接続領域)にそれぞれ配置される。これらの領域は、後述する溝部41の形成位置に対応し、特に本実施形態では、溝部41の端部近傍に対応する。本工程は、上述の電子部品31〜33の実装工程と同時にリフロー方式によって実装面2aに実装される(図7(B))。
(封止層の形成工程)
図8(A),(B)は、封止層4の形成工程を説明する図であり、封止層4が実装面2a上に形成された態様を示す。
封止層4は、複数の電子部品31〜33と金属部品120とを被覆するように、集合基板25の実装面2a上に形成される。封止層4の形成方法は特に限定されず、例えば、型を用いたモールド成形法、型を用いないポッティング成形法等が適用可能である。また、液状又はペースト状の封止樹脂材料をスピンコート法、スクリーン印刷法により実装面2a上に塗布した後、熱処理を施して硬化させてもよい。
(ハーフカット工程)
図9(A),(B)は、ハーフカット工程を説明する図である。本工程では、例えばダイサーにより、分離ラインLに沿って、封止層4の上面から集合基板25の内部に達する深さのカット溝Cが形成される。カット溝Cは、集合基板25(配線基板2)の段差部2cを形成する。カット溝Cの深さは特に限定されないが、集合基板25上のGND端子24aを分断できる深さで形成される。
(溝部の形成工程)
図10(A),(B)は、溝部41の形成工程を説明する図である。溝部41は、各実装面2a上の領域2A〜2C間の境界に沿って形成される。すなわち溝部41は、第1の領域2Aと第2、第3の領域2B,2Cとの境界に沿って形成される第1の溝部41aと、第2の領域2Bと第3の領域2Cとの境界に沿って形成される第2の溝部41bとを有する。
溝部41の形成には、レーザ加工法が用いられる。レーザ光としては、典型的には、CO2(炭酸ガス)レーザ、YAGレーザ等が用いられる。レーザ光は連続波でもよいしパルス波でもよい。レーザ光は、封止層4の上面側から第2のシールド部52の設置領域に照射される。レーザ光の照射領域の樹脂材料は、部分的に溶融あるいは蒸散することで除去される。レーザ光は、例えば、封止層4の上面において一定パワー及び速度で走査され、これによりほぼ均等な深さで溝部41が形成される。スキャン回数は1度に限られず、複数回繰り返されてもよい。
溝部41の幅は特に限定されないが、当該幅が小さくなるほど第2のシールド部52を構成する導電性樹脂の充填性が低下し、当該幅が大きくなるほど電子部品3の実装領域が狭くなるとともにモジュールの小型化に対応できなくなる。本実施形態では溝部41の幅は、0.05mm〜0.3mmの大きさに設定される。
溝部41の深さは、典型的には、溝部41の底部が実装面2aの近傍に達する深さに形成される。本実施形態では溝部41は、金属部品120に達する深さで形成される。これにより封止層4に金属部品120が露出する深さの溝部41が、各領域2A〜2Cの境界に沿って形成される。この際、金属部品120は、レーザ光の照射により上面が切削されてもよい。要は、金属部品120がその直下の配線部11の代わりにレーザ照射を受けることで、配線部11のオープン不良、配線部11の形状変化による抵抗値の増加を阻止できればよい。
さらに本実施形態によれば、金属部品120が溝部41(41a,41b)の端部近傍に設けられているため、レーザ光の照射量が比較的多い溝部41の始端及び終端に位置する配線部11をレーザ光から効果的に保護することができる。
溝部41の形成手順は特に限定されず、第1の溝部41aの形成後に第2の溝部41bが形成されてもよいし、第2の溝部41bの形成後に第1の溝部41aが形成されてもよい。またレーザ光の発振波長、発振パワー等は特に限定されず、封止層4を構成する樹脂材料、金属部品120のレーザ光耐性等に応じて適宜設定可能である。一例として、1スキャン当たりの深さが0.1mm〜0.4mm程度の加工レートで樹脂を除去できるレーザパワーに設定される。
(導電性シールドの形成工程)
図11(A),(B)は、導電性シールド5の形成工程を説明する図である。導電性シールド5は、封止層4上に形成される。これにより、封止層4の外表面を被覆する第1のシールド部51と、溝部41に設けられる第2のシールド部52と、が形成される。
本実施形態において、導電性シールド5は、導電性樹脂あるいは導電性塗料を封止層4の表面に塗布あるいは充填することで形成される。形成方法は特に限定されず、例えば、型を用いたモールド成形法、型を用いないポッティング成形法等が適用可能である。また、液状又はペースト状の封止樹脂材料をスピンコート法、スクリーン印刷法により封止層4上に塗布した後、熱処理を施して硬化させてもよい。また、溝部41への導電性樹脂の充填効率を高めるため、当該工程を真空雰囲気中で実施されてもよい。
第2のシールド部52は、溝部41内に充填される。これにより、溝部41の底面にて露出された金属部品120と接合される。本実施形態においては、第1のシールド部51と第2のシールド部52とがそれぞれ同一の材料で構成されているため、第1のシールド部51と第2のシールド部52との間の電気的導通と、両シールド部51,52間の所期の接合強度が確保される。
第1のシールド部51を構成する導電性樹脂は、封止層4に形成されたカット溝Cにも充填されることにより、カット溝Cに臨む基板2上のGND端子24aと接合される。これにより、第1のシールド部51とGND端子24aとが電気的・機械的に相互に接続される。
導電性シールド5の形成には、メッキ法あるいはスパッタ法等の真空成膜方法が採用されてもよい。前者の場合、集合基板25をメッキ浴中に浸漬し、封止層4の外表面及び溝部41の内壁面にメッキ膜を堆積させることで、導電性シールド5を形成することができる。後者の場合、集合基板25を真空チャンバに装填し、導電性材料からなるターゲットをスパッタして封止層4の外表面及び溝部41の内壁面にスパッタ膜を堆積させることで、導電性シールド5を形成することができる。この場合、溝部41の内部はメッキ膜又はスパッタ膜で充填される必要はない。
(裁断工程)
図12(A),(B)は、裁断工程を説明する図である。本工程においては、集合基板25が分離ラインLに沿ってフルカットされることにより、複数の回路モジュール100が個片化される。分離に際しては、例えばダイサー等が用いられる。本実施形態において、カット溝C内にも導電性シールド5が充填されるため、分離ラインLにて分離した際に、配線基板2と導電性シールド5(第1のシールド部51)とが同一の裁断面を有するように構成される。これにより、封止層4の表面(上面及び側面)と配線基板2の側面の一部を被覆する導電性シールド5を備えた回路モジュール100が作製される。
[本実施形態の作用]
以上の各工程により、回路モジュール100が製造される。本実施形態に係る回路モジュールの製造方法によれば、モジュール外部への電磁波の漏洩及び外部からの電磁波の侵入を防止する第1のシールド部51と、モジュール内部における複数の電子部品間の電磁的な干渉を防止する第2のシールド部52とを有する導電性シールド5を備えた回路モジュール100を製造することができる。
また本実施形態によれば、第2のシールド部52が設けられる封止層4の溝部41の形成にレーザ加工法が採用されているため、ダイシング法で当該溝部を形成する場合と比較して、溝部41を任意の形状(例えば、屈曲形状、ジグザグ形状、湾曲形状等)に形成できる。これにより第2のシールド部52の設計自由度が高められる。
また一般に、レーザカットにより封止層に溝を形成する場合、溝底部に存在する配線パターンにダメージを与えずに確実に樹脂のみを加工するための最適なレーザパワーの調整は困難を極める。また、溝底部にスミア(樹脂やフィラーの残渣)が残留するため、後工程としてデスミア処理が必要とされる。デスミア処理は、通常、ドライエッチングで物理的に除去する方法や、強アルカリ性の薬液等を用いて化学的に除去する方法が採用されるが、溝のアスペクト比(幅/深さ)が大きくなるほど処理が困難となる。このため、溝内に導電性樹脂を充填しても、その直下の配線パターンとの電気的接続が阻害されるため、良好なシールド性能を確保することができない場合があった。
そこで本実施形態では、第2のシールド部52をGND端子へ導く導体層10を配線部11と厚付け部12(金属部品120)で構成することで、溝部41の形成時に厚付け部12をレーザによる過剰な条件で加工することでスミアを残留させることなく厚付け部12を溝部41の底部に露出させ、さらに配線部11をレーザ照射から保護するようにしている。これにより溝部41に設けられる第2のシールド部52と配線部11との間の電気的導通を確保することができるとともに、レーザにより配線部11を焼き切ることなく溝部41を安定かつ容易に形成することができる。
また本実施形態においては、特にシールド効果が重視される要所にあらかじめ厚付け部12(金属部品120)を配置して配線部11を厚付けするという手段を採用している。これにより、少なくともこの厚付け部12の設けられる領域では他の領域よりも早くレーザが到達するので、上述のようにレーザで厚付け部12が多少削られたとしてもその下の配線部11が焼き切られることを防止できる。また他の領域においてはレーザ加工を寸止めする効果によりダメージを受けることがない。
さらに本実施形態ではレーザ加工法により溝部41を形成するようにしているため、ダイシング法で溝部を形成する場合と比較して高い深さ精度が得られる。また溝部41直下の配線部11がレーザ光に対して高反射率特性を有する材料(半田、銅、ニッケル、真鍮、金メッキ等)で構成されるため、レーザダメージから配線部11を効果的に保護される。このように本実施形態によれば溝部41の直下に配線部11を形成できるため、配線設計自由度の高い回路モジュール100を提供することができる。
<第2の実施形態>
図13及び図14は、本発明の第2の実施形態に係る回路モジュールを示す要部の側断面図であり、それぞれ図4及び図5に示した断面図に対応する。以下、第1の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態の回路モジュール200は、配線部11の第2のシールド部52との接続領域を部分的に厚くする厚付け部の構成が第1の実施形態と異なる。すなわち本実施形態の導体層20は、配線基板2の実装面2aに設けられ端子面2bと第2のシールド部52とを電気的に接続する配線部11と、配線部11に設けられ配線部11の第2のシールド部52との接続領域を部分的に厚くする厚付け部22とを有し、厚付け部22は金属層220で構成される。
金属層220は、配線基板2の絶縁層に埋設され、配線部11の一部の領域に接続される。上記一部の領域は、典型的には、第1の実施形態と同様に溝部41の端部41a近傍、あるいは、溝部41が曲折あるいは曲折する部位の直下が挙げられる。
金属層220は、配線部11を内層配線部23cへ接続するするスルーホールビアであってもよい。この場合、上記スルーホールビアは、内部が導電材料で充填されたプラグ構造のビアで構成される。
金属層220は、配線部11の厚みを部分的に厚くする機能を有する。導電材料の種類は特に限定されないが、半田、銅、ニッケル、真鍮等の金属材料が好ましい。
金属層220は、直上の配線部11がレーザ光により部分的に切削されたとしても導体層20のオープン不良等を回避できる程度の十分な体積を有する。これにより第2のシールド部52と第2のGND端子24bとの電気的導通を確保することができる。したがって金属層220の厚み、大きさは、上記導体層20の機能を確保できる厚み、大きさで形成される。具体的に、金属層220の厚みは、例えば配線部11の厚み以上で形成される。
次に、回路モジュール200の製造方法について説明する。図15(A),(B)は、回路モジュール200の製造方法を説明する要部の断面図であって、溝部41の形成工程を示している。
なお、集合基板の準備工程においては、あらかじめ配線部11の所定領域に金属層22が設けられた導体層20を有する配線基板2(集合基板25)が用意される。また、電子部品の実装工程、封止層の形成工程、ハーフカット工程、導電性シールドの形成工程、裁断工程等は上述の第1の実施形態と同様であるため、ここでは説明を省略する。
本実施形態において溝部41は、第1のレーザ加工処理と、第2のレーザ加工処理とを経て形成される。
第1のレーザ加工処理では、図15(A)に示すように、封止層4の表面に第1のレーザ光を照射することで、封止層4に導体層20が露出する直前の深さの溝部41が各領域2A〜2Cの境界に沿って形成される。
第1のレーザ加工処理では、封止層4のほぼ全厚に近い深さの溝部41が形成されるため、第1のレーザ光としては、配線部11の表面に所定厚みの絶縁層42を残しつつ効率よく溝部41を形成できる発振条件が採用される。絶縁層42の厚みは特に限定されず、例えば5μm〜10μmである。第1のレーザ光には例えばCO2レーザが採用される。CO2レーザは樹脂と金属との吸収係数の差が大きいため、効率よく溝部41を形成することができる。
第2のレーザ加工処理では、図15(B)に示すように、導体層20の金属層220が設けられる領域の直上位置における溝部41の底部に第2のレーザ光を照射することで、当該領域が溝部41を介して露出させられる。
第2のレーザ加工処理では、金属層220が設けられる配線部11の各領域を被覆する絶縁層42に第2のレーザ光を照射することで、溝部41と配線部11とを連絡するビア41vがそれぞれ形成される。これにより第2のシールド部52の形成工程において溝部41に充填される導電性樹脂がビア41vを介して導体層20と接続され、第2のシールド部52の良好なシールド効果が確保される。
第2のレーザ光は、薄皮状の絶縁層42を加工できるのに十分なレーザパワーに設定される。これにより直下の配線部11のレーザダメージを低減することができる。第2のレーザ光には例えばYAGレーザが用いられる。これによりビア41vにスミアを生じさせることなく絶縁層42を加工することができる。
以上のようにして第2のシールド部52が設けられる溝部41が形成される。本実施形態においても上述の第1の実施形態と同様の作用効果を得ることができる。本実施形態によれば、厚付け部22が配線部11の底部に設けられた金属層220で構成されているため、実装面2aの電子部品の実装領域を確保でき、これによりモジュールの小型化を図ることができる。
以上、本発明の実施形態について説明したが、本発明はこれに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
例えば以上の各実施形態では、導体層10,20を構成する配線部11を配線基板2の上層配線部23aの一部として形成したが、これに限られず、上層配線部23aとは別の配線層で構成されてもよい。この場合、上層配線部23aよりも厚い配線層を用いて配線部11が構成されてもよく、これによりレーザ照射から配線部11の耐久性をさらに高めることができる。
また以上の第2の実施形態では、金属層22が配線部11の下面(底部)に設けられたが、これに代えて、配線部の上面に金属層が設けられてもよい。この場合、金属層は、第1の実施形態で示した金属部品と同様な機能を果たし、第1の実施形態と同様な作用効果を得ることができる。
さらに以上の実施形態では、配線基板2がプリント配線基板で構成される例を説明したが、これに限られず、例えばシリコン基板等の半導体基板で配線基板が構成されてもよい。また、電子部品3はMEMS(Micro Electro Mechanical System)部品等の各種アクチュエータであってもよい。
2…配線基板
3…電子部品
4…封止層
5…導電性シールド
10,20…導体層
11…配線部
12,22…厚付け部
41…溝部
51…第1のシールド部
52…第2のシールド部
100,200…回路モジュール
120…金属部品
220…金属層

Claims (7)

  1. 第1の領域と第2の領域とを含む実装面と、前記実装面とは反対側の端子面とを有する配線基板と、
    前記第1の領域と前記第2の領域とに実装された複数の電子部品と、
    前記複数の電子部品を被覆し、絶縁性材料で構成され、前記第1の領域と前記第2の領域との境界に沿って形成された溝部と前記溝部の底部に形成された絶縁層とを有する封止層と、
    前記封止層の外表面を被覆する第1のシールド部と、前記溝部に設けられた第2のシールド部とを有する、導電性樹脂の硬化物で構成された導電性シールドと、
    前記実装面に設けられ前記端子面と前記第2のシールド部とを電気的に接続する配線部と、前記配線部に設けられ前記配線部の前記第2のシールド部との接続領域を部分的に厚くする複数の厚付け部とを有し、前記配線基板の厚み方向における前記複数の厚付け部の前記配線部からの高さが前記絶縁層の厚みよりも大きい導体層と
    を具備する回路モジュール。
  2. 請求項1に記載の回路モジュールであって、
    前記厚付け部は、前記溝部の端部近傍に設けられる
    回路モジュール。
  3. 請求項1に記載の回路モジュールであって、
    前記厚付け部は、前記溝部が曲折する部位の直下に設けられる
    回路モジュール。
  4. 請求項1に記載の回路モジュールであって、
    前記厚付け部は、前記溝部が分岐する部位の直下に設けられる
    回路モジュール。
  5. 請求項1〜4のいずれか1項に記載の回路モジュールであって、
    前記厚付け部は、前記接続領域に形成された半田、銅、又はニッケルを含む金属層である
    回路モジュール。
  6. 請求項1〜4のいずれか1項に記載の回路モジュールであって、
    前記厚付け部は、前記接続領域に実装された金属部品である
    回路モジュール。
  7. 実装面上の第1の領域と第2の領域とに複数の電子部品が実装され、前記第1の領域と前記第2の領域との境界に複数の金属部品が実装された配線基板を準備し、
    前記実装面に前記複数の電子部品を被覆する絶縁性材料で構成された封止層を形成し、
    前記封止層の表面にレーザ光を照射することで、前記封止層に前記金属部品が露出し前記実装面の近傍に達する深さの溝部を前記第1の領域と前記第2の領域との境界に沿って形成し、
    前記溝部内に導電性樹脂を充填し、前記封止層の外表面を導電性樹脂で被覆することで導電性シールドを形成する
    回路モジュールの製造方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP2016149386A (ja) * 2015-02-10 2016-08-18 パイオニア株式会社 半導体装置、電子装置、及び半導体装置の製造方法
US10624214B2 (en) * 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
KR20160120074A (ko) * 2015-04-07 2016-10-17 (주)와이솔 반도체 패키지 및 그 제조 방법
JP6511947B2 (ja) * 2015-05-11 2019-05-15 株式会社村田製作所 高周波モジュール
CN107535081B (zh) * 2015-05-11 2021-02-02 株式会社村田制作所 高频模块
JP6414637B2 (ja) * 2015-06-04 2018-10-31 株式会社村田製作所 高周波モジュール
JP2017162989A (ja) * 2016-03-09 2017-09-14 イビデン株式会社 電子部品内蔵基板およびその製造方法
JP6621708B2 (ja) * 2016-05-26 2019-12-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法
KR101808605B1 (ko) * 2016-12-22 2018-01-18 김재범 전파 전달이 가능하거나 방열특성을 가지는 전도층이 코팅된 비전도성 프레임
TWI624915B (zh) * 2017-04-25 2018-05-21 力成科技股份有限公司 封裝結構
KR102408079B1 (ko) 2017-06-29 2022-06-13 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
WO2019098316A1 (ja) * 2017-11-20 2019-05-23 株式会社村田製作所 高周波モジュール
JP7111112B2 (ja) * 2018-01-05 2022-08-02 株式会社村田製作所 高周波モジュール
TW202008534A (zh) 2018-07-24 2020-02-16 日商拓自達電線股份有限公司 屏蔽封裝體及屏蔽封裝體之製造方法
TW202022063A (zh) * 2018-09-13 2020-06-16 日商昭和電工股份有限公司 導電性墨及碳配線基板
CN110972389B (zh) * 2018-09-29 2023-07-21 鹏鼎控股(深圳)股份有限公司 电路板
US11832391B2 (en) * 2020-09-30 2023-11-28 Qualcomm Incorporated Terminal connection routing and method the same
CN112103282B (zh) * 2020-11-03 2021-02-05 甬矽电子(宁波)股份有限公司 ***封装结构和***封装结构的制备方法
CN112492744B (zh) * 2020-11-20 2022-02-11 深圳市金晟达电子技术有限公司 一种结构加强型可调节5g通信用线路板
TWI754526B (zh) * 2021-01-25 2022-02-01 蘇政緯 可屏蔽電磁干擾之電路板製造方法
WO2022178650A1 (zh) * 2021-02-25 2022-09-01 苏政纬 可屏蔽电磁干扰的电路板制造方法
US20220285286A1 (en) * 2021-03-03 2022-09-08 Qualcomm Technologies Inc. Package comprising metal layer configured for electromagnetic interference shield and heat dissipation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5577716B2 (ja) * 2010-01-22 2014-08-27 株式会社村田製作所 回路モジュール及び回路モジュールの製造方法
JP2011187677A (ja) * 2010-03-09 2011-09-22 Panasonic Corp モジュール
JP2012019091A (ja) * 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末
US8654537B2 (en) * 2010-12-01 2014-02-18 Apple Inc. Printed circuit board with integral radio-frequency shields
WO2012101920A1 (ja) * 2011-01-27 2012-08-02 株式会社村田製作所 回路モジュール及びその製造方法
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
JP5851439B2 (ja) * 2013-03-07 2016-02-03 株式会社東芝 高周波半導体用パッケージ
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP5576548B1 (ja) * 2013-07-10 2014-08-20 太陽誘電株式会社 回路モジュール及びその製造方法
JP5756500B2 (ja) * 2013-08-07 2015-07-29 太陽誘電株式会社 回路モジュール
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
JP5466785B1 (ja) * 2013-08-12 2014-04-09 太陽誘電株式会社 回路モジュール及びその製造方法
JP2015072935A (ja) * 2013-09-03 2015-04-16 太陽誘電株式会社 回路モジュール及びその製造方法
JP5550159B1 (ja) * 2013-09-12 2014-07-16 太陽誘電株式会社 回路モジュール及びその製造方法
JP5576543B1 (ja) * 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
JP2015115557A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法
JP6017492B2 (ja) * 2014-04-24 2016-11-02 Towa株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
TWI611533B (zh) * 2014-09-30 2018-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法

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