TWI520343B - 雙溝槽式的功率半導體元件及其製造方法 - Google Patents

Description

雙溝槽式的功率半導體元件及其製造方法

本發明有關於一種半導體元件結構及其製造方法，且特別是關於一種溝槽功率半導體元件及其製造方法。

相較於傳統的平面式功率半導體，其導通電流是沿著平行基材表面的走向流動，溝槽式功率半導體則是將閘極設置於溝槽內，以改變閘極通道的位置，使得導通電流沿著垂直於基材的方向流動。因而可以縮小元件尺寸，提高元件的積集度(integration)。常見的功率半導體包括金氧半導體場效應電晶體(MOSFET)、絕緣閘二極電晶體(IGBT)等。

本發明實施例提供一種雙溝槽式的功率半導體元件，包括一基材、位於所述基材內的一第一溝槽、位於所述基材內的一第二溝槽、一第一導電型的漂移區、一第一介電層、一第一閘極結構、一第二導電型的第一摻雜層以及一第一導電型的源極區。漂移區位於所述第一溝槽與所述第二溝槽之間與下方。第一介電層覆蓋所述第一溝槽的內側表面，第一閘極結構位於所述第一溝槽內。第一摻雜層位於所述漂移區內且緊鄰所述第二溝槽，其中所述第二導電型的電性與所述第一導電型的電性相反。源極區位於所述漂移區的上部分。

本發明實施例提供一種雙溝槽式功率半導體元件的製造方法之製造方法，包括下列步驟：提供一基材，所述基材具有一第一 導電型的漂移區；形成一第一溝槽於所述基材內；形成一第二溝槽於所述基材內，所述漂移區位於所述第一溝槽與所述第二溝槽之間；形成一第二導電型的第一摻雜層於所述漂移區內，所述第一摻雜層緊鄰所述第二溝槽，且所述第二導電型的電性與所述第一導電型的電性相反；形成一第一介電層覆蓋所述第一溝槽的內側表面；形成一第一閘極結構於所述第一溝槽內；以及形成一第一導電型的源極區於所述漂移區的上部分。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。

110‧‧‧基板

120‧‧‧磊晶層

130‧‧‧第一溝槽

132‧‧‧第一介電層

134‧‧‧第一閘極結構

140‧‧‧第二溝槽

142‧‧‧第二介電層

144‧‧‧第二閘極結構

146‧‧‧虛擬閘極結構

150‧‧‧第一摻雜層

160‧‧‧第二摻雜層

170‧‧‧源極區

180‧‧‧源極金屬層

190‧‧‧汲極金屬層

200‧‧‧硬質遮罩

300‧‧‧光阻層

圖1為本發明一實施例之雙溝槽式的功率半導體元件的剖面示意圖；圖2為本發明另一實施例之雙溝槽式的功率半導體元件的剖面示意圖；圖3A至圖3H為本發明一實施例之雙溝槽式的功率半導體元件在製造過程中的剖面示意圖；圖4A至圖4E為本發明另一實施例之雙溝槽式的功率半導體元件在製造過程中的剖面示意圖。

請參圖1，圖1為本發明一實施例之雙溝槽式的功率半導體元件的剖面示意圖。功率半導體元件包括N型基板110、N型磊晶層120、第一溝槽130、第二溝槽140、第一介電層132、第一閘極結構134、虛擬閘極結構146、P型的第一摻雜層150、N型的源極區170、源極金屬層180及汲極金屬層190。基板110與形成於基板110上的磊晶層120構成功率半導體元件的基材，其中所述基材的材料例如包括碳化矽。N型基板110可作為功率半導體元件的汲極區，N型磊晶層120可作為功率半導體元件的漂移區。 第一溝槽130及第二溝槽140皆位於功率半導體元件的基材內。第一介電層132覆蓋第一溝槽130的內側表面，第一閘極結構134位於第一溝槽130內。虛擬閘極結構146位於第二溝槽140內，虛擬閘極結構146可包括填入第二溝槽140內的絕緣材料。P型的第一摻雜層150位於漂移區內且緊鄰第二溝槽140。源極區170位於漂移區的上部分。

請參圖2，圖2為本發明另一實施例之雙溝槽式的功率半導體元件的剖面示意圖。功率半導體元件包括N型基板110、N型磊晶層120、第一溝槽130、第二溝槽140、第一介電層132、第一閘極結構134、第二介電層142、第二閘極結構144、P型的第一摻雜層150、P型的第二摻雜層160、N型的源極區170、源極金屬層180及汲極金屬層190。

本實施之功率半導體元件不具有虛擬閘極結構，而是具有雙邊的溝槽閘極結構，其中第二介電層142覆蓋第二溝槽140的內側表面，第二閘極結構144位於第二溝槽140內。此外，本實施之功率半導體元件除了具有P型的第一摻雜層150，更包括P型的第二摻雜層，其中P型的第二摻雜層160位於漂移區內且緊鄰第一溝槽130。

請參圖3A至圖3H，圖3A至圖3H為本發明一實施例之雙溝槽式的功率半導體元件在製造過程中的剖面示意圖。圖3A至圖3H中以N型功率半導體元件為例進行說明，但本發明實施例不限於此。本發明實施例當然也可適用於P型的功率半導體元件。

如圖3A所示，首先，形成N型磊晶層120於N型基板110上，以形成製作雙溝槽式功率半導體元件的基材。於本實施例中，基材的材料例如包括碳化矽。接著，先形成第二溝槽140於磊晶層120內。接下来，如圖3B所示，可先於基材的表面形成硬質遮罩200以定義出後續形成的P型第一摻雜層的位置。然後，可透過硬質遮罩200對基材施以一斜向植入(如圖3B中的箭頭所示)， 以將P型摻雜穿過第二溝槽140的側壁及底部而注入基材，高溫活化製程，使P型摻雜活化以形成P型第一摻雜層150。如圖3C所示，P型第一摻雜層150位於漂移區內且緊鄰第二溝槽140的側壁與底部。隨後，移除硬質遮罩200。值得注意的是，於本發明另一未繪示的實施例中，P型第一摻雜層150可僅緊鄰第二溝槽140的側壁及底部兩者中之一。

接下来，如圖3D所示，可先於基材的表面形成具有圖案的光阻層300以定義出後續形成的N型源極區的位置。然後，可透過光阻層300對基材施以一離子植入(如圖3D中的箭頭所示)，以將N型摻雜注入基材，並透過高溫活化製程，使N型摻雜活化以形成N型源極區170於漂移區120的一上部分，如圖3E所示。隨后，移除光阻層300。

值得一提的是，於本發明另一實施例中，前述用以形成P型第一摻雜層150的高溫活化製程可待上述N型摻雜之離子植入完成後，與上述用以形成N型源極區170高溫活化製程合併於同一步驟中實施。

接下来，如圖3F所示，形成第一溝槽130於磊晶層120內，其中第一溝槽130的溝槽深度是小於第二溝槽140的溝槽深度，但本發明實施例並不以此為限。此外，第一溝槽130與第二溝槽140可分別於不同步驟中形成，或者，於同一個步驟中形成。詳細地說，可透過佈設具有所需第一溝槽130以及第二溝槽140圖案之光罩(未繪示)於基材的表面，並藉由微影以及蝕刻等製程分別以同一個或不同光罩形成第一溝槽130以及第二溝槽140。

接下来，如圖3G所示，沿著第一溝槽130的內側表面起伏，形成第一介電層132覆盖第一溝槽130的內側表面。然後，形成第一閘極結構134於第一溝槽130內，作為本實施例的雙溝槽式功率半導體元件的第一閘極。

接下来，如圖3H所示，於第二溝槽140內填入絕緣材料(例 如氧化物材料)，以形成虛擬閘極結構146於第二溝槽140內，即可完成本發明一實施例具有雙溝槽的功率半導體元件。值得一提的是，為了電性隔離後續形成的電極金屬層，於形成電極金屬層的步驟之前，可先於基材表面沉積一絕緣氧化層。本發明實施例形成虛擬閘極結構146之步驟可與上述沉積絕緣氧化層的步驟於同一沉積製程中完成。

請參圖4A至圖4E，圖4A至圖4E為本發明另一實施例之雙溝槽式的功率半導體元件在製造過程中的剖面示意圖。圖4A至圖4E中以N型功率半導體元件為例進行說明，但本發明實施例不限於此。本發明實施例當然也可適用於P型的功率半導體元件。

如圖4A所示，首先，形成N型磊晶層120於N型基板110上，以形成製作雙溝槽式功率半導體元件的基材。於本實施例中，基材的材料例如包括碳化矽。接著，同時形成第一溝槽130及第二溝槽140於磊晶層120內，其中第一溝槽130的溝槽深度第二溝槽140的溝槽深度可大致相同，但本實施例並不以此為限。

接下来，如圖4B所示，可先於基材的表面形成硬質遮罩(圖未繪示)以定義出後續形成的P型第一摻雜層及P型第二摻雜層的位置。然後，可透過硬質遮罩對基材施以一斜向植入，以將P型摻雜穿過第一溝槽130的側壁與底部而注入基材，及將P型摻雜穿過第二溝槽140的側壁與底部而注入基材，並透過高溫活化製程，使P型摻雜活化以形成P型第一摻雜層150及P型第二摻雜層160。如圖所示，P型第一摻雜層150位於漂移區內且緊鄰第二溝槽140的側壁與底部，P型第二摻雜層160位於漂移區內且緊鄰第一溝槽130的側壁與底部。随后，移除硬質遮罩。值得注意的是，於本發明另一未繪示的實施例中，P型第一摻雜層150可僅緊鄰第二溝槽140的側壁及底部兩者中之一，或者，P型第二摻雜層160也可僅緊鄰第一溝槽130的側壁及底部兩者中之一。

接下来，如圖4C所示，可藉由對基材施以一離子植入，以將 N型摻雜注入基材，並透過高溫活化製程，使具有N型摻雜活化以形成N型源極區170於漂移區120的一上部分。

接下来，如圖4D所示，沿著磊晶層120的表面起伏，形成第一介電層132覆蓋第一溝槽130的內側表面，並且，形成第二介電層142覆蓋第二溝槽140的內側表面。然後，如圖4E所示，形成第一閘極結構134於第一溝槽130內，作為本實施例的雙溝槽式功率半導體元件的第一閘極，並且，形成第二閘極結構144於第二溝槽140內，作為本實施利的雙溝槽式功率半導體元件的第二閘極，即可完成本發明一實施例具有雙溝槽的功率半導體元件。

綜上所述，本發明實施例以與源極區具有相同導電型的碳化矽材料作為載子導通的通道，可降低導通電流的電阻，且可免除對通道材料進行導電型反轉的動作。此外，本發明實施例利用第二溝槽的溝槽深度定義第一摻雜層的深度，及/或利用第一溝槽的溝槽深度定義第二摻雜層的深度，可減少第一、第二摻雜層的厚度，並可精準控制第一、第二摻雜層的厚度，以避免製程不穩定或者良率不佳的問題。於本發明一較佳實施例中，第一、第二摻雜層150、160的厚度例如大致為0.1至0.3微米。

再者，本發明實施例利用閘極導電材料、介電層材料與碳化矽材料之間所形成的空乏區，可以使得雙溝槽式的功率半導體元件在沒有被施加電壓時，能夠關閉一部分的載子通道。另一方面，利用第二導電型摻雜層與第一導電型的漂移區之間的PN接面所形成的另一個空乏區，可以使得雙溝槽式的功率半導體元件在沒有被施加電壓時，能夠關閉另一部分的載子通道。透過適當設計第一溝槽與第二溝槽的間距，本發明實施例的雙溝槽式的功率半導體元件在沒有被施加電壓時，也可呈現不導通而電性關閉(Off)的狀態，進而避免元件漏電的現象發生。

如圖1所示的實施例中，在雙溝槽式的功率半導體元件被施加的電壓狀態下，載子可經由如圖1中箭頭所示的路徑，於通道 中靠近閘極的一側，自源極區流向汲極區，使雙溝槽式的功率半導體元件呈現電性開啟(On)的狀態。如圖2所示的實施例中，在雙溝槽式的功率半導體元件被施加的電壓狀態下，載子可經由如圖2中箭頭所示的路徑，於通道中遠離雙邊閘極的中間區域，自源極區流向汲極區，使雙溝槽式的功率半導體元件呈現電性開啟(On)的狀態。

值得一提的是，本發明實施例的雙溝槽式功率的半導體元件可形成對稱或非對稱的結構，並且，第一溝槽與第二溝槽的溝槽深度、第一溝槽與第二溝槽之間的通道寬度可分別依據實際製程需求而設置，故本實施例並不限制。於本發明一較佳實施例中，第一溝槽的溝槽深度不小於第二溝槽的溝槽深度。

以上所述僅為本發明的實施例，其並非用以限定本發明的專利保護範圍。任何熟習相像技藝者，在不脫離本發明的精神與範圍內，所作的更動及潤飾的等效替換，仍為本發明的專利保護範圍內。

110‧‧‧基板

120‧‧‧磊晶層

130‧‧‧第一溝槽

132‧‧‧第一介電層

134‧‧‧第一閘極結構

140‧‧‧第二溝槽

146‧‧‧虛擬閘極結構

150‧‧‧第一摻雜層

170‧‧‧源極區

180‧‧‧源極金屬層

190‧‧‧汲極金屬層

Claims (16)

1. 一種雙溝槽式的功率半導體元件，包括：一基材；一第一溝槽，位於所述基材內；一第二溝槽，位於所述基材內；一第一導電型的漂移區，位於所述第一溝槽與所述第二溝槽之間，且所述漂移區位於所述第一溝槽與所述第二溝槽下方；一第一介電層，覆蓋所述第一溝槽的內側表面；一第一閘極結構，位於所述第一溝槽內；一第二導電型的第一摻雜層，位於所述漂移區內且緊鄰所述第二溝槽，所述第二導電型的電性與所述第一導電型的電性相反；以及一第一導電型的源極區，位於所述漂移區的上部分。
2. 如請求項第1項所述之雙溝槽式的功率半導體元件，其中該基材的材料包括碳化矽，所述第一摻雜層緊鄰所述第二溝槽的側壁及底部兩者或兩者其中之一。
3. 如請求項第1項所述之雙溝槽式的功率半導體元件，還包括：一虛擬閘極結構，位於所述第二溝槽內，其中所述虛擬閘極結構包括一填入所述第二溝槽內的絕緣材料。
4. 如請求項第1項所述之雙溝槽式的功率半導體元件，還包括：一第二導電型的第二摻雜層，位於所述漂移區內且緊鄰所述第一溝槽的側壁及底部兩者或兩者其中之一。
5. 如請求項第4項所述之雙溝槽式的功率半導體元件，還包括： 一第二介電層，覆蓋所述第二溝槽的內側表面；以及一第二閘極結構，位於所述第二溝槽內。
6. 如請求項第1項所述之雙溝槽式的功率半導體元件，其中所述第一溝槽的溝槽深度小於或等於所述第二溝槽的溝槽深度。
7. 一種雙溝槽式功率半導體元件的製造方法，包括：提供一基材，所述基材具有一第一導電型的漂移區；形成一第一溝槽及一第二溝槽於所述漂移區內；形成一第二導電型的第一摻雜層於所述漂移區內，所述第一摻雜層緊鄰所述第二溝槽，且所述第二導電型的電性與所述第一導電型的電性相反；形成一第一介電層以覆蓋所述第一溝槽的內側表面；形成一第一閘極結構於所述第一溝槽內；以及形成一第一導電型的源極區於所述漂移區的上部分。
8. 如請求項第7項所述之雙溝槽式功率半導體元件的製造方法，其中該基材的材料包括碳化矽；及其中形成所述第一摻雜層的步驟中，更進一步包括：進行一斜向植入，以將至少一摻雜穿過所述第二溝槽的側壁及底部兩者或兩者其中之一而注入所述基材。
9. 如請求項第7項所述之雙溝槽式功率半導體元件的製造方法，更進一步包括：形成一虛擬閘極結構於所述第二溝槽內。
10. 如請求項第9項所述之雙溝槽式功率半導體元件的製造方法，其中形成所述虛擬閘極結構的步驟中，更進一步包括：於所述第二溝槽內填入一絕緣材料。
11. 如請求項第9項所述之雙溝槽式功率半導體元件的製造方法，其中所述第一溝槽的溝槽深度小於或等於所述第二溝槽的溝槽深度。
12. 如請求項第7項所述之雙溝槽式功率半導體元件的製造方法，更進一步包括：形成一第二導電型的第二摻雜層於所述漂移區內，所述第二摻雜層緊鄰所述第一溝槽。
13. 如請求項第12項所述之雙溝槽式功率半導體元件的製造方法，其中形成所述第二摻雜層的步驟中，更進一步包括：進行一斜向植入，以將至少一摻雜穿過所述第一溝槽的側壁及底部兩者或兩者其中之一而注入所述基材。
14. 如請求項第12項所述之雙溝槽式功率半導體元件的製造方法，其中形成所述第二摻雜層的步驟與形成所述第一摻雜層的步驟同時進行。
15. 如請求項第12項所述之雙溝槽式功率半導體元件的製造方法，更進一步包括：形成一第二介電層以覆蓋所述第二溝槽的內側表面；以及形成一第二閘極結構於所述第二溝槽內。
16. 如請求項第15項所述之雙溝槽式功率半導體元件的製造方法，其中形成所述第二介電層的步驟與形成所述第一介電層的步驟同時進行，並且形成所述第二閘極結構的步驟與形成所述第一閘極結構的步驟同時進行。