TWI514531B - 半導體結構及其製法 - Google Patents

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Description

半導體結構及其製法
本發明係關於一種半導體製程，更詳言之，本發明係有關於一種具有承載功能的半導體結構及其製法。
由於通訊、網路、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，半導體製程上則不斷朝向積體化更高的製程演進，且高密度的構裝結構係為業者追求的目標。因此，半導體及封裝廠商開始將半導體構裝的發展轉向三維封裝技術，以進一步實現能夠支援這些更輕薄效能更佳的電子產品所需的高密度構裝系統。
三維封裝技術即所謂的3D積體電路(3D IC)，係將具有主動元件的複數層晶片或電路基板藉由各種方式整合至單一積體電路上。具體而言，3D積體電路技術係將複數晶片以立體或三維的構裝方式共同設置於單一積體電路上。因此，在3D積體電路技術中需要高密度的電性互連技術，以於晶片的主動表面及/或背面設置電性接點，以提供立體堆疊及/或高密度的封裝。
具矽穿孔(Through silicon via,TSV)之中介板(interposer)之技術為目前用以實現3D積體電路的關鍵技術之一，係藉由設置在晶片或基板中作為垂直電性連接的矽穿孔，於給定面積上堆疊更多晶片，從而增加堆疊密度。而且藉由矽穿孔設計能夠提供更有效地整合，例如可整合不同製程或者降低傳遞延遲，同時更因為有較短的互連長度，進而降低功率消耗、增進效能、及增加傳輸頻寬。因此，矽穿孔技術使得晶片堆疊組合構造的技術能進一步朝向低功率、高密度及微縮化製程的趨勢邁進。
如第1A至1F圖所示，係為習知半導體結構1之製法的剖面示意圖。
如第1A圖所示，提供一中介板10，其具有相對的置晶側10a與背側13、及複數連通該置晶側10a之導電穿孔100，且該置晶側10a上具有電性連接該導電穿孔100之線路重佈結構(Redistribution layer,RDL)11，並於該置晶側10a上藉由結合層120結合一玻璃板12。
如第1B圖所示，研磨該背側13，以薄化該中介板10並形成相對該置晶側10a之中介側10b，並令該導電穿孔100連通該中介側10b。
如第1C圖所示，形成外露該導電穿孔100之絕緣層14於該中介側10b上，並形成凸塊底下金屬層(Under Bump Metallurgy,UBM)15於該導電穿孔100之外露端上，使該凸塊底下金屬層15電性連接該導電穿孔100。
如第1D圖所示，於該些凸塊底下金屬層15上結合複 數如銲球之導電元件16後，再以另一玻璃板12’上之膠材17包覆該些導電元件16。
如第1E圖所示，移除該玻璃板12與結合層120，再進行切單製程。
如第1F圖所示，藉由複數導電凸塊180覆晶結合一半導體元件18於該線路重佈結構11上，並移除該另一玻璃板12’與膠材17，以製成該半導體結構1。
於後續製程中，該半導體結構1可將該中介板10之中介側10b藉由該些導電元件16連接至一封裝基板9。
惟，於習知半導體結構1之製法中，使用該中介板10實現3D積體電路，而該中介板10上之製程需利用置晶側10a與背側13進行雙面電路導通設計(如該導電元件16、半導體元件18等製作)及搬運薄化後之中介板10等作業，故以暫時接合(Temporary Bond)技術進行該些作業，即利用較硬、可耐高溫的材質(如該玻璃板12,12’或矽晶圓)當作承載件，致使於製程中需多次進行結合/移除該玻璃板12,12’之步驟，且該玻璃板12,12’不能重複使用，造成製作成本難以降低。
因此，如何解決上述習知技術之種種缺點，實為目前各界亟欲解決之技術問題。
為解決上述習知技術之種種問題，本發明遂揭露一種半導體結構，係包括：第一半導體基板，係具有相對之第一側與第二側、及連通該第一側與第二側之複數第一導電 穿孔；第二半導體基板，係具有相對之第三側與第四側、及連通該第三側與第四側之複數第二導電穿孔，且該第一半導體基板之第一側結合至該第二半導體基板之第三側，使該第一導電穿孔與該第二導電穿孔相互電性導通；以及至少一電子元件，係設於該第一半導體基板之第二側且電性連接該第一導電穿孔。
本發明又提供一種半導體結構之製法，係包括：提供一第一半導體基板與一第二半導體基板，該第一半導體基板具有相對之第一側與第二側、及位於其中並外露於該第一側之複數第一導電穿孔，且該第二半導體基板具有相對之第三側與第四側、及位於其中並外露於該第三側之複數第二導電穿孔；結合該第一半導體基板之第一側與該第二半導體基板之第三側，使該第一導電穿孔與該第二導電穿孔相互電性導通；以及設置至少一電子元件於該第一半導體基板之第二側上，且該電子元件電性連接該該第一導電穿孔。
前述之製法中，復包括於設置該電子元件後，進行切割製程。
前述之半導體結構及其製法中，該第一半導體基板之第一側係具有氧化層，以結合該第二半導體基板之第三側。或者，該第二半導體基板之第三側係具有氧化層，以結合該第一半導體基板之第一側。或者，該第一半導體基板之第一側係具有第一氧化層，且該第二半導體基板之第三側係具有第二氧化層，令該第一氧化層結合該第二氧化 層，以結合該第一與第二半導體基板。
前述之半導體結構及其製法中，該第一半導體基板之第一側係具有線路重佈層，以結合該第二半導體基板之第三側與該第二導電穿孔。例如，該第二半導體基板之第三側係具有氧化層，以結合該線路重佈層。
前述之半導體結構及其製法中，該電子元件係為半導體元件。
前述之半導體結構及其製法中，復包括形成封裝層於該第一半導體基板之第二側上以包覆該電子元件，且該封裝層外露該電子元件之部分表面。例如，於形成該封裝層之前，形成底膠於該第一半導體基板之第二側與該電子元件之間。
前述之半導體結構及其製法中，復包括形成複數導電元件於該第二半導體基板之第四側上，且該些導電元件電性連接該第二導電穿孔。
前述之半導體結構及其製法中，復包括於設置該電子元件之前，形成第一線路重佈結構於該第一半導體基板之第二側上，且該第一線路重佈結構電性連接該第一導電穿孔，使該電子元件設於該第一線路重佈結構上且電性連接該第一線路重佈結構。
另外，前述之半導體結構及其製法中，復包括形成第二線路重佈結構於該第二半導體基板之第四側上，且該第二線路重佈結構電性連接該第二導電穿孔。
由上可知，本發明之半導體結構及其製法，主要藉由 第二半導體基板同時作為承載件與封裝基板，因而無需移除該第二半導體基板，且於後續製程中無需增設如習知封裝基板，故相較於習知技術，本發明之製法不需反覆進行結合/移除承載件之製程，因而能簡化製程，且同時降低製作成本。
再者，該第一與第二半導體基板可利用氧化層作結合及利用該第一與第二導電穿孔對接，以形成融合對接，而提升結合性。
1、2、2’、2”、3、3’‧‧‧半導體結構
10‧‧‧中介板
10a‧‧‧置晶側
10b‧‧‧中介側
100‧‧‧導電穿孔
11‧‧‧線路重佈結構
12、12’‧‧‧玻璃板
120‧‧‧結合層
13‧‧‧背側
14‧‧‧絕緣層
15‧‧‧凸塊底下金屬層
16、25‧‧‧導電元件
17‧‧‧膠材
18‧‧‧半導體元件
180、230‧‧‧導電凸塊
20‧‧‧第一半導體基板
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧第一導電穿孔
201‧‧‧第一氧化層
202‧‧‧線路重佈層
202a‧‧‧絕緣部
202b‧‧‧線路
203‧‧‧鈍化層
22‧‧‧第二半導體基板
22a‧‧‧第三側
22b‧‧‧第四側
220‧‧‧第二導電穿孔
221‧‧‧第二氧化層
21‧‧‧第一線路重佈結構
210、260‧‧‧介電層
211、261‧‧‧線路層
212、262‧‧‧導電盲孔
23‧‧‧電子元件
23a‧‧‧作用面
23b‧‧‧非作用面
24、24’‧‧‧封裝層
26‧‧‧第二線路重佈結構
27‧‧‧底膠
9‧‧‧封裝基板
S‧‧‧切割路徑
第1A至1F圖係顯示習知半導體結構之製法之剖面示意圖；以及第2A至2F圖係本發明之半導體結構之第一實施例之製法的剖面示意圖；其中，第2A’圖係為第2A圖之另一方式，第2F’及2F”圖係為第2F圖之其它不同態樣；以及第3圖係本發明之半導體結構之第二實施例的剖面示意圖；其中，第3’圖係為第3圖之另一態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例 關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係本發明之半導體結構2之第一實施例之製法的剖面示意圖。
如第2A圖所示，提供一第一半導體基板20與一第二半導體基板22，該第一半導體基板20具有相對之第一側20a與第二側20b、及位於其中並外露於該第一側20a之複數第一導電穿孔200，且該第二半導體基板22具有相對之第三側22a與第四側22b、及位於其中並外露於該第三側22a之複數第二導電穿孔220。
於本實施例中，該第一半導體基板20係為矽中介板，且該第二半導體基板22係為玻璃板。
再者，該第一半導體基板20之第一側20a與該第一導電穿孔200周圍係具有如氧化矽(SiO2 )之一第一氧化層201，該第二半導體基板22之第三側22a與該第二導電穿孔220周圍係具有如氧化矽(SiO2 )之一第二氧化層221。具體地，該第一氧化層201之厚度與該第二氧化層221之厚度約為1.0um。
又，如第2A’圖所示，該第一半導體基板20之第一側 20a(或該第一氧化層201上)亦可具有一線路重佈層202。具體地，該線路重佈層202具有一位於該第一側20a(或該第一氧化層201上)之絕緣部202a與位於該第一導電穿孔200上之線路202b，其中，該絕緣部202a係為氧化材，該第一導電穿孔200電性連接該線路202b。
另外，所述之導電穿孔之製程係先蝕刻半導體基板以形成穿孔，再形成氧化層於該穿孔中，之後形成導電材(如銅)於該穿孔中，以製成該導電穿孔。
如第2B圖所示，接續第2A圖之製程，結合該第一半導體基板20之第一側20a與該第二半導體基板22之第三側22a，使該第一導電穿孔200與該第二導電穿孔220相互電性導通。
於本實施例中，該第一半導體基板20係以該第一氧化層201結合該第二半導體基板22之第二氧化層221。具體地，該第一氧化層201與該第二氧化層221之結合製程條件為溫度800至1000℃，結合壓力5至10KN於1至2MPa下，真空壓力小於4至10托爾(Torr)。
再者，該第一導電穿孔200之端面與該第二導電穿孔220之端面係直接對應相接觸。
如第2C圖所示，形成一第一線路重佈結構(RDL)21於該第一半導體基板20之第二側20b，且該第一線路重佈結構21電性連接該第一導電穿孔200。
於本實施例中，該第一線路重佈結構21具有至少一介電層210、結合該介電層210之線路層211及位於該介電 層210中之導電盲孔212，且該第一線路重佈結構21之線路層211藉由該導電盲孔212電性連接該第一導電穿孔200。
再者，於製作該第一線路重佈結構21前，先以研磨方式薄化該第一半導體基板20之第二側20b，再以反應式離子蝕刻(Reactive Ion Etch,RIE)法薄化該第一半導體基板20之第二側20b，使該第一導電穿孔200凸出該第二側20b，接著，形成一如氧化矽或氮化矽(SiNX )之鈍化層203於該第一半導體基板20之第二側20b上，且令該第一導電穿孔200之端面齊平該鈍化層203表面，以外露該第一導電穿孔200之端面，之後才形成該第一線路重佈結構21於該鈍化層203上。
又，於其它實施例中，可不形成該鈍化層203於該第一半導體基板20之第二側20b上，故該第一導電穿孔200之端面齊平該第二側20b表面。
如第2D圖所示，設置複數電子元件23於該第一線路重佈結構21上，且該電子元件23電性連接該第一線路重佈結構21之線路層211。接著，形成一封裝層24於該第一線路重佈結構21與該電子元件23之間並包覆該些電子元件23。
於本實施例中，該電子元件23係為半導體元件，故該電子元件23具有相對之作用面23a與非作用面23b，且其作用面23a以覆晶方式藉由複數導電凸塊230電性連接該第一線路重佈結構21之線路層211。
再者，該封裝層24之構成係為模壓製程之封裝膠體、乾膜(dry film)或其它絕緣材質等。例如，若該封裝層24為封裝膠體，其先形成厚度為300至500um之膠體，再移除至多300um厚之膠體，使該封裝層24之厚度為100至200um。
又，亦可先形成底膠27於該第一線路重佈結構21與該電子元件23的作用面23a之間以包覆該些導電凸塊230，再形成該封裝層24’以包覆該些電子元件23與該底膠27，如第2F”圖所示。
另外，該封裝層24未外露該電子元件23之非作用面23b；於其它實施例中，如第2F”圖所示，該封裝層24’可外露該電子元件23之非作用面23b。
如第2E圖所示，薄化該第二半導體基板22之第四側22b，且令該第二導電穿孔220之端面齊平該第四側22b表面，以外露該第二導電穿孔220於該第四側22b表面上。
於本實施例中，係以研磨方式薄化該第二半導體基板22之第四側22b。
如第2F圖所示，沿第2E圖所示之切割路徑S進行切割製程，以獲得複數半導體結構2，且形成複數如銲球之導電元件25於該第二半導體基板22之第四側22b之第二導電穿孔220上，且該些導電元件25電性連接該第二導電穿孔220。
於本實施例中，該第二半導體基板22可同時作為承載件與封裝基板，故無需移除該第二半導體基板22。
於另一實施例中，亦可先結合複數如銲球之導電元件25於該第二導電穿孔220上，再進行切割製程。
本發明之製法藉由第二半導體基板22作為承載件，且亦作為封裝基板，因而無需移除該第二半導體基板22，亦無需增設如習知封裝基板，故相較於習知技術，本發明之製法不需反覆進行結合/移除承載件之製程，因而能大幅減少製程步驟與材料成本。
再者，利用該第一氧化層201結合該第二氧化層221，且該第一導電穿孔200之端面與該第二導電穿孔220之端面相互對接，使該第一與第二半導體基板20,22形成融合對接(Fusion Bonding)，以提升該第一與第二半導體基板20,22之結合性。
又，若接續第2A’圖之製程，將得到如第2F’圖所示之半導體結構2’，即該第一半導體基板20藉由該絕緣部202a結合該第二半導體基板22之第二氧化層221，且該線路202b與該第二導電穿孔220之端面相互對接，致使該第一與第二半導體基板20,22形成融合對接，以提升該第一與第二半導體基板20,22之結合性。
另外，於其它實施例中，如第2F”圖所示，亦可形成第二線路重佈結構26於該第二半導體基板22之第四側22b上，且該第二線路重佈結構26電性連接該第二導電穿孔220。
具體地，該第二線路重佈結構26具有至少一介電層260、結合該介電層260之線路層261及位於該介電層260 中之導電盲孔262，使該第二導電穿孔220電性連接該第二線路重佈結構26之導電盲孔262與線路層261。
第3及3’圖係本發明之半導體結構3,3’之第二實施例之不同態樣的剖面示意圖。本實施例與第一實施例之差異在於未形成該第一線路重佈結構21，其它製程大致相同。
如第3圖所示，該電子元件23係設於該第一半導體基板20之第二側20b，且該些導電凸塊230直接結合至該第一導電穿孔200之端面，以令該電子元件23電性連接該第一導電穿孔200。
如第3’圖所示，亦可於第2C圖之步驟，改為形成第二線路重佈結構26於該第二半導體基板22之第四側22b上，且該第二線路重佈結構26電性連接該第二導電穿孔220。之後，再將該電子元件23設於該第一半導體基板20之第二側20b，且該些導電凸塊230直接結合至該第一導電穿孔200之端面，以令該電子元件23電性連接該第一導電穿孔200。
本發明復提供一種半導體結構2,2’,2”,3,3’，係包括：相堆疊之第一半導體基板20與第二半導體基板22、以及設於該第一半導體基板20上之至少一電子元件23。
所述之第一半導體基板20係具有相對之第一側20a與第二側20b、及連通該第一側20a與第二側20b之複數第一導電穿孔200。
所述之第二半導體基板22係具有相對之第三側22a與第四側22b、及連通該第三側22a與第四側22b之複數第二 導電穿孔220，且該第一半導體基板20之第一側20a結合至該第二半導體基板22之第三側22a，使該第一導電穿孔200與該第二導電穿孔220相互電性導通。
於一實施例中，該第一半導體基板20之第一側20a係具有第一氧化層201，以結合該第二半導體基板22之第三側22a。
於一實施例中，該第二半導體基板22之第三側22a係具有第二氧化層221，以結合該第一半導體基板20之第一側20a。
於一實施例中，該第一半導體基板20之第一側20a係具有第一氧化層201，且該第二半導體基板22之第三側22a係具有第二氧化層221，令該第一氧化層201結合該第二氧化層221，以結合該第一與第二半導體基板20,22。
於一實施例中，該第一半導體基板20之第一側20a係具有一線路重佈層202，以結合該第二半導體基板22之第三側22a與該第二導電穿孔220。較佳地，該第二半導體基板22之第三側22a係具有第二氧化層221，以結合該線路重佈層202。
所述之電子元件23係為半導體元件並設於該第一半導體基板20之第二側20b上，且電性連接該第一導電穿孔200。
於一實施例中，所述之半導體結構2,2’,2”,3,3’復包括一封裝層24,24’，係設於該第一半導體基板20之第二側20b上以包覆該電子元件23，且外露或不外露該電子元件 23之頂面(即該非作用面23b)。於其中一態樣中，所述之半導體結構2”復包括底膠27，係設於該第一半導體基板20之第二側20b與該電子元件23之間，使該封裝層24’復包覆該底膠27。
於一實施例中，所述之半導體結構2,2’,2”,3,3’復包括複數導電元件25，係設於該第二半導體基板22之第四側22b上且電性連接該第二導電穿孔220。
於一實施例中，所述之半導體結構2,2’,2”復包括第一線路重佈結構21，係設於該第一半導體基板20之第二側20b且電性連接該第一導電穿孔200，使該電子元件23設於該第一線路重佈結構21上且電性連接該第一線路重佈結構21。
於一實施例中，所述之半導體結構2”,3’復包括第二線路重佈結構26，係設於該第二半導體基板22之第四側22b上且電性連接該第二導電穿孔220。
綜上所述，本發明之半導體結構及其製法，係藉由第二半導體基板作為承載件與封裝基板，因而無需移除該第二半導體基板，亦無需增設如習知封裝基板，故不需反覆進行結合/移除承載件之製程，因而能大幅減少製程步驟與材料成本。
再者，該第一與第二半導體基板係利用氧化層作結合元件，且使導電穿孔對接，故能形成融合對接，以提升兩者之結合性。
上述該些實施樣態僅例示性說明本發明之功效，而非 用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
3‧‧‧半導體結構
20‧‧‧第一半導體基板
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧第一導電穿孔
201‧‧‧第一氧化層
203‧‧‧鈍化層
22‧‧‧第二半導體基板
22a‧‧‧第三側
22b‧‧‧第四側
220‧‧‧第二導電穿孔
221‧‧‧第二氧化層
23‧‧‧電子元件
24‧‧‧封裝層
25‧‧‧導電元件

Claims (27)

  1. 一種半導體結構，係包括：第一半導體基板，係具有相對之第一側與第二側、及連通該第一側與第二側之複數第一導電穿孔；第二半導體基板，係具有相對之第三側與第四側、及連通該第三側與第四側之複數第二導電穿孔，其中該第二導電穿孔的截面積與該第一導電穿孔的截面積不同，且該第一半導體基板之第一側結合至該第二半導體基板之第三側，使該第一導電穿孔與該第二導電穿孔相互電性導通；以及至少一電子元件，係設於該第一半導體基板之第二側且電性連接該第一導電穿孔。
  2. 如申請專利範圍第1項所述之半導體結構，其中，該第一半導體基板之第一側係具有氧化層，以結合該第二半導體基板之第三側。
  3. 如申請專利範圍第1項所述之半導體結構，其中，該第二半導體基板之第三側係具有氧化層，以結合該第一半導體基板之第一側。
  4. 如申請專利範圍第1項所述之半導體結構，其中，該第一半導體基板之第一側係具有第一氧化層，且該第二半導體基板之第三側係具有第二氧化層，令該第一氧化層結合該第二氧化層，以結合該第一與第二半導體基板。
  5. 如申請專利範圍第1項所述之半導體結構，其中，該 第一半導體基板之第一側係具有線路重佈層，以結合該第二半導體基板之第三側與該第二導電穿孔。
  6. 如申請專利範圍第5項所述之半導體結構，其中，該第二半導體基板之第三側係具有氧化層，以結合該線路重佈層。
  7. 如申請專利範圍第1項所述之半導體結構，其中，該電子元件係為半導體元件。
  8. 如申請專利範圍第1項所述之半導體結構，復包括封裝層，係設於該第一半導體基板之第二側上以包覆該電子元件。
  9. 如申請專利範圍第8項所述之半導體結構，復包括底膠，係設於該第一半導體基板之第二側與該電子元件之間。
  10. 如申請專利範圍第8項所述之半導體結構，其中，該封裝層外露該電子元件之部分表面。
  11. 如申請專利範圍第1項所述之半導體結構，復包括複數導電元件，係設於該第二半導體基板之第四側上且電性連接該第二導電穿孔。
  12. 如申請專利範圍第1項所述之半導體結構，復包括第一線路重佈結構，係設於該第一半導體基板之第二側且電性連接該第一導電穿孔，使該電子元件設於該第一線路重佈結構上且電性連接該第一線路重佈結構。
  13. 如申請專利範圍第1項所述之半導體結構，復包括第二線路重佈結構，係設於該第二半導體基板之第四側 上且電性連接該第二導電穿孔。
  14. 一種半導體結構之製法，係包括：提供一第一半導體基板與一第二半導體基板，該第一半導體基板具有相對之第一側與第二側、及位於其中並外露於該第一側之複數第一導電穿孔，且該第二半導體基板具有相對之第三側與第四側、及位於其中並外露於該第三側之複數第二導電穿孔，其中該第二導電穿孔的截面積與該第一導電穿孔的截面積不同；結合該第一半導體基板之第一側與該第二半導體基板之第三側，使該第一導電穿孔與該第二導電穿孔相互電性導通；以及設置至少一電子元件於該第一半導體基板之第二側上，且該電子元件電性連接該該第一導電穿孔。
  15. 如申請專利範圍第14項所述之半導體結構之製法，其中，該第一半導體基板之第一側係具有氧化層，以結合該第二半導體基板之第三側。
  16. 如申請專利範圍第14項所述之半導體結構之製法，其中，該第二半導體基板之第三側係具有氧化層，以結合該第一半導體基板之第一側。
  17. 如申請專利範圍第14項所述之半導體結構之製法，其中，該第一半導體基板之第一側係具有第一氧化層，且該第二半導體基板之第三側係具有第二氧化層，令該第一氧化層結合該第二氧化層，以結合該第一與第 二半導體基板。
  18. 如申請專利範圍第14項所述之半導體結構之製法，其中，該第一半導體基板之第一側係具有線路重佈層，以結合該第二半導體基板之第三側與該第二導電穿孔。
  19. 如申請專利範圍第18項所述之半導體結構之製法，其中，該第二半導體基板之第三側係具有氧化層，以結合該線路重佈層。
  20. 如申請專利範圍第14項所述之半導體結構之製法，其中，該電子元件係為半導體元件。
  21. 如申請專利範圍第14項所述之半導體結構之製法，復包括形成封裝層於該第一半導體基板之第二側上以包覆該電子元件。
  22. 如申請專利範圍第21項所述之半導體結構之製法，復包括於形成該封裝層之前，形成底膠於該第一半導體基板之第二側與該電子元件之間。
  23. 如申請專利範圍第21項所述之半導體結構之製法，其中，該封裝層外露該電子元件之部分表面。
  24. 如申請專利範圍第14項所述之半導體結構之製法，復包括於設置該電子元件後，進行切割製程。
  25. 如申請專利範圍第14項所述之半導體結構之製法，復包括形成複數導電元件於該第二半導體基板之第四側上，且該些導電元件電性連接該第二導電穿孔。
  26. 如申請專利範圍第14項所述之半導體結構之製法，復 包括於設置該電子元件之前，形成第一線路重佈結構於該第一半導體基板之第二側上，且該第一線路重佈結構電性連接該第一導電穿孔，使該電子元件設於該第一線路重佈結構上且電性連接該第一線路重佈結構。
  27. 如申請專利範圍第14項所述之半導體結構之製法，復包括形成第二線路重佈結構於該第二半導體基板之第四側上，且該第二線路重佈結構電性連接該第二導電穿孔。
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