TWI599007B - 電子單體及其製法 - Google Patents

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呂長倫
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Description

電子單體及其製法
本發明係有關一種單體製作，尤指一種提高良率之電子單體及其製法。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態。為滿足半導體裝置之高積集度(Integration)、微型化(Miniaturization)以及高電路效能等需求，遂而發展出覆晶(Flip chip)接合封裝技術。
覆晶接合封裝技術係為一種以晶片(或其他半導體結構)的作用面上形成複數金屬凸塊，以藉由該些金屬凸塊使該晶片的作用面得電性連接至外部電子裝置或封裝基板，此種設計不但可大幅縮減整體封裝件的體積，同時，亦省去習知銲線(Wire)之設計，進而降低阻抗並提昇電性品質，避免訊號於傳輸過程中產生扭曲，因此已漸漸成為目前晶片與封裝基板之間的常用接合技術。
如第1圖所示，於習知覆晶式封裝件1中，該晶片11係具有相對之作用面11a與非作用面11b，且於該作用面 11a形成有複數電極墊12，並對應該些電極墊12結合複數銲球13，以藉由該些銲球對應結合至一封裝基板9之電性接觸墊90上，俾構成習知覆晶式封裝件1。
惟，習知晶片11之非作用面11b及側面11c係裸露於外界，使該晶片11之結構強度較低，故於取放覆晶式封裝件1至適合位置以進行表面貼銲技術(Surface Mount Technology，簡稱SMT)時，易使該晶片11產生裂損(Crack)，進而降低產品之良率。
因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子單體，係包括：電子元件，係具有相對之作用面與非作用面、連結該作用面與非作用面之側面，且該作用面具有複數電極墊；以及強化層，係形成於該電子元件之側面上而未形成於該作用面上。
前述之電子單體中，復包括間隔部，係形成於對應該電子元件之側面之該強化層上，使該電子元件之側面與該間隔部之間夾設有該強化層。
前述之電子單體中，該間隔部之寬度係小於1mm。
本發明係復提供一種電子單體之製法，係包括：提供一整版面基板，該整版面基板係包含複數電子元件與間隔部，該間隔部係形成於任二相鄰之該電子元件間，且該電子元件係具有相對之作用面與非作用面，該作用面並具有 複數電極墊；形成至少一溝道於該間隔部中，使各該電子元件形成出連結該作用面與非作用面之側面；形成強化層於該溝道中與該電子元件之側面上；以及沿該間隔部分離各該電子元件。
前述之製法中，該間隔部之寬度係為10μm至4mm。
前述之製法中，沿該間隔部分離各該電子元件之路徑之寬度係小於該間隔部之寬度。
前述之製法中，當形成複數該溝道於單一該間隔部上時，沿該間隔部分離各該電子元件之路徑係位於各該溝道之間。
前述之電子單體及其製法中，該強化層係環設於該電子元件之側面。
前述之電子單體及其製法中，形成該強化層之材質係為絕緣材。
前述之電子單體及其製法中，該強化層復形成於該電子元件之非作用面上。
前述之電子單體及其製法中，復包括於分離各該電子元件之後，形成線路重佈結構於該強化層、間隔部與該電子元件之作用面上且電性連接該些電極墊。
前述之電子單體及其製法中，復包括於分離各該電子元件之後，形成線路重佈結構於該強化層與該電子元件之作用面上且電性連接該些電極墊。
前述之電子單體及其製法中，復包括形成複數導電元件於該電子元件之作用面上且電性連接該些電極墊。
前述之電子單體及其製法中，復包括於分離各該電子元件之後，該電子元件以其作用面結合至一封裝基板上。
由上可知，本發明之電子單體及其製法，主要藉由該強化層包覆該電子元件之非作用面與側面，以提升該電子元件之結構強度，故相較於習知技術，於後續進行表面貼銲技術或運送該電子單體時，能避免該電子元件產生裂損，因而提升產品之良率。
1‧‧‧覆晶式封裝件
11‧‧‧晶片
11a,20a‧‧‧作用面
11b,20b‧‧‧非作用面
11c,20c‧‧‧側面
12,200‧‧‧電極墊
13‧‧‧銲球
2,2’‧‧‧電子單體
20‧‧‧整版面基板
20’‧‧‧電子元件
201‧‧‧鈍化層
21,21’‧‧‧間隔部
23‧‧‧承載板
231‧‧‧離型層
24,24’‧‧‧溝道
25‧‧‧強化層
26‧‧‧切割路徑
27‧‧‧線路重佈結構
271‧‧‧線路層
273‧‧‧保護保護層
28‧‧‧導電元件
8,9‧‧‧封裝基板
80,90‧‧‧電性接觸墊
L,L’,S,t‧‧‧寬度
第1圖係為習知覆晶式封裝件之分解剖視示意圖；第2A至2G圖係為本發明之電子單體之製法之剖視示意圖；其中，第2C’與2G’圖係為第2C與2G圖之另一方法；以及第3A及3B圖係為本發明之電子單體之不同實施例之剖視示意圖；其中，第3A’及3B’圖係為第3A及3B圖之上視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功 效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之電子單體2之製法之剖視示意圖。
如第2A圖所示，提供一整版面基板20，該整版面基板20包含複數電子元件20’與間隔部21，且該間隔部21係結合於各該電子元件20’之間。
於本實施例中，該電子元件20’具有作用面20a與相對該作用面20a之非作用面20b，該作用面20a上具有複數電極墊200，並形成一鈍化層201於該作用面20a與該些電極墊200上，且該鈍化層201外露該些電極墊200。
再者，該電子元件20’係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於此，該整版面基板20係為矽晶圓，且該電子元件20’係為主動元件。
如第2B圖所示，結合一承載板23於該鈍化層201上。於本實施例中，該鈍化層201與該承載板23之間係可形成有離型層231，以利於後續剝離該承載板23製程時避免造成損害，而能提升產品良率。
如第2C圖所示，以切割方式形成一溝道24於單一該 間隔部21上，使各該電子元件20’形成有側面20c，且該側面20c係相鄰該作用面20a與非作用面20b。
於本實施例中，係移除全部該間隔部21，以形成該溝道24，且該溝道24之寬度L(或該間隔部21之寬度)係為10μm至3mm，且可選擇性執行研磨該電子元件20’之非作用面20b之薄化製程。
再者，於另一實施例中，如第2C’圖所示，於執行切割製程時，可形成複數溝道24’於單一該間隔部21上，亦即移除部分該間隔部21，而保留部分該間隔部21’。其中，該溝道24’與保留之間隔部21’的總和寬度(或該間隔部21之寬度L’)係為15μm至4mm。
如第2D圖所示，形成一強化層25於該溝道24中與各該電子元件20’上，以覆蓋該電子元件20’之側面20c與非作用面20b。
於本實施例中，該強化層25係填滿該溝道24，使該強化層25環設於該電子元件20’之側面20c，且該強化層25係為絕緣材，例如，模封材(molding compound)、乾膜材(dry film)、光阻材(photoresist)或防銲層(solder mask)。
如第2E圖所示，移除該承載板23與該離型層231，以外露該些電極墊200、該鈍化層201及該強化層25。
如第2F圖所示，進行線路重佈層(Redistribution layer，簡稱RDL)製程，以形成一線路重佈結構27於該鈍化層201上，且該線路重佈結構27電性連接該些電極墊 200。接著，形成複數導電元件28於該線路重佈結構27上。
於本實施例中，該線路重佈結構27係包括形成於該鈍化層201上且電性連接該些電極墊200之線路層271、及覆蓋該線路層271且外露部分該線路層271之絕緣保護層273，以供該些導電元件28形成於該線路層271之外露表面上而電性連接該線路層271。
再者，該些導電元件28係為銲球、金屬凸塊或其結合之態樣。
另外，可依需求設計該線路重佈結構27之態樣，並不以上述為限。
如第2G圖所示，進行切單製程，係沿切割路徑26(即沿該間隔部21之路徑)切割該整版面基板20，以分離各該電子元件20’，俾獲取複數電子單體2。
於本實施例中，該切割路徑26之寬度S係小於該溝道24之寬度L。
再者，若接續第2C’圖所示之製程，該切割路徑26將位於各該溝道24’之間，如第2G’圖所示，以獲取複數電子單體2’，且該強化層25之側面埋設有部分該間隔部21’，亦即該溝道24’位於該間隔部21’與該電子元件20’之間，而該間隔部21’之表面係齊平該強化層25之側面，又該線路重佈結構27係形成於該強化層25、間隔部21’與該電子元件20’之作用面20a上方且電性連接該些電極墊210。
另外，可藉由移除部分該強化層25，使該電子元件20’之非作用面20b外露於該強化層25之表面，例如，該電子 元件20’之非作用面20b齊平該強化層25之頂面，如第3B圖所示。
本發明之製法中，係藉由該強化層25包覆該電子元件20’之設計，以提升該電子單體2,2’之強度，故於後續進行表面貼銲技術或運送該電子單體2,2’時，能避免該電子元件20’產生裂損，因而提升產品之良率。
如第3A及3B圖所示，本發明復提供一種電子單體2,2’，其包括：一電子元件20’、一強化層25、一線路重佈結構27及複數導電元件28。
所述之電子元件20係具有相對之作用面20a與非作用面20b、及相鄰該作用面20a與非作用面20b之側面20c，且該作用面20a設有複數電極墊200。
所述之強化層25係覆蓋該電子元件20’之側面20c而未覆蓋該作用面20a，且形成該強化層25之材質係為絕緣材。
所述之線路重佈結構27係設於該強化層25與該電子元件20’之作用面20a上且電性連接該些電極墊200。
所述之導電元件28係設於該電子元件20’之作用面20a上(或該線路重佈結構27上)且電性連接該些電極墊200。
於一實施例中，該強化層25環設於該電子元件20’之側面20c，如第3A’及3B’圖所示。
於一實施例中，該強化層25復形成於該電子元件20’之非作用面20b上，如第3A圖所示；或者，該電子元件 20’之非作用面20b外露於該強化層25之表面，如第3B圖所示。
於一實施例中，所述之電子單體2’復包括間隔部21’，係設於該強化層25上且對應該電子元件20’之側面20c，使該電子元件20’之側面20c與該間隔部21’之間係為溝道24’，且該溝道24’中充滿該強化層25之材質，又該線路重佈結構27亦可復形成於該間隔部21’上。此外，該間隔部21’之寬度t係小於1mm。
於一實施例中，該電子元件20’係以其作用面20a結合至一封裝基板8上(即覆晶式結合)，且該導電元件28結合至該封裝基板8之電性接觸墊80上。
綜上所述，本發明之電子單體，係藉由該強化層之設計，以提升該電子單體之結構強度，而能避免該電子元件產生裂損，因而提升該電子單體之良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子單體
20’‧‧‧電子元件
20a‧‧‧作用面
20b‧‧‧非作用面
20c‧‧‧側面
200‧‧‧電極墊
25‧‧‧強化層
27‧‧‧線路重佈結構
28‧‧‧導電元件
8‧‧‧封裝基板
80‧‧‧電性接觸墊

Claims (19)

  1. 一種電子單體，係包括：電子元件，係具有相對之作用面與非作用面、連結該作用面與非作用面之側面，且該作用面具有複數電極墊；強化層，係形成於該電子元件之側面上而未形成於該作用面與非作用面上；以及間隔部，係形成於對應該電子元件之側面之該強化層上，使該電子元件之側面與該間隔部之間夾設有該強化層。
  2. 如申請專利範圍第1項所述之電子單體，其中，該電子元件係以其作用面結合至一封裝基板上。
  3. 如申請專利範圍第1項所述之電子單體，其中，該強化層係環設於該電子元件之側面。
  4. 如申請專利範圍第1項所述之電子單體，其中，形成該強化層之材質係為絕緣材。
  5. 如申請專利範圍第1項所述之電子單體，其中，該間隔部之寬度係小於1mm。
  6. 如申請專利範圍第1項所述之電子單體，復包括線路重佈結構，係設於該強化層、間隔部與該電子元件之作用面上且電性連接該些電極墊。
  7. 如申請專利範圍第1項所述之電子單體，復包括線路重佈結構，係設於該強化層與該電子元件之作用面上且電性連接該些電極墊。
  8. 如申請專利範圍第1項所述之電子單體，復包括複數導電元件，係設於該電子元件之作用面上且電性連接該些電極墊。
  9. 一種電子單體之製法，係包括：提供一整版面基板，該整版面基板係包含複數電子元件與間隔部，該間隔部係形成於任二相鄰之該電子元件間，且該電子元件係具有相對之作用面與非作用面，該作用面並具有複數電極墊；形成至少一溝道於該間隔部中，使各該電子元件形成出連結該作用面與非作用面之側面；形成強化層於該溝道中與該電子元件之側面上；以及沿該間隔部分離各該電子元件。
  10. 如申請專利範圍第9項所述之電子單體之製法，其中，該間隔部之寬度係為10μm至4mm。
  11. 如申請專利範圍第9項所述之電子單體之製法，其中，該強化層係環設於該電子元件之側面。
  12. 如申請專利範圍第9項所述之電子單體之製法，其中，形成該強化層之材質係為絕緣材。
  13. 如申請專利範圍第9項所述之電子單體之製法，其中，沿該間隔部分離各該電子元件之路徑之寬度係小於該間隔部之寬度。
  14. 如申請專利範圍第9項所述之電子單體之製法，其中，當形成複數該溝道於單一該間隔部上時，沿該間隔部 分離各該電子元件之路徑係位於各該溝道之間。
  15. 如申請專利範圍第9項所述之電子單體之製法，其中，該強化層復形成於該電子元件之非作用面上。
  16. 如申請專利範圍第9項所述之電子單體之製法，復包括於分離各該電子元件之後，形成線路重佈結構於該強化層、間隔部與該電子元件之作用面上且電性連接該些電極墊。
  17. 如申請專利範圍第9項所述之電子單體之製法，復包括於分離各該電子元件之後，形成線路重佈結構於該強化層與該電子元件之作用面上且電性連接該些電極墊。
  18. 如申請專利範圍第9項所述之電子單體之製法，復包括形成複數導電元件於該電子元件之作用面上且電性連接該些電極墊。
  19. 如申請專利範圍第9項所述之電子單體之製法，復包括於分離各該電子元件之後，該電子元件以其作用面結合至一封裝基板上。
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