TWI575664B - 封裝結構及其形成方法 - Google Patents

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TWI575664B
TWI575664B TW104136626A TW104136626A TWI575664B TW I575664 B TWI575664 B TW I575664B TW 104136626 A TW104136626 A TW 104136626A TW 104136626 A TW104136626 A TW 104136626A TW I575664 B TWI575664 B TW I575664B
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dielectric
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陳憲偉
謝正賢
許立翰
賴威志
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台灣積體電路製造股份有限公司
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Description

封裝結構及其形成方法
本揭露係關於封裝結構及其形成方法。
半導體裝置係用於許多電子應用中，例如個人電腦、行動電話、數位相機、以及其他電子設備。半導體裝置的製造典型係藉由在半導體基板上方依序沉積絕緣或介電層、傳導層以及材料的半導體體層，並且使用微影蝕刻將不同的材料層圖案化，以於其上形成電路組件與元件。典型係在半導體晶圓上製造數十或數百個積體電路。藉由沿著切割線切割積體電路而將個別晶粒單粒化。而後，例如，將個別晶粒分別封裝、封裝為多晶片模組、或是其他型式的封裝。
半導體工業藉由持續縮小最小特徵尺寸而繼續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，使得在給定面積上整合更多的組件。在一些應用中，較小的電子組件，例如積體電路晶粒，亦需要較小的封裝，其使用比習知封裝更小的面積。
本揭露的一些實施例係提供一種方法，其包括在支撐結構的第一封裝組件區、該支撐結構的第二封裝組件區、以及該支撐 結構的第一切割線區中，沉積第一介電材料，該第一切割線區係位在該第一封裝組件區與該第二封裝組件區之間；圖案化該第一介電材料，以於該第一封裝組件區中以及該第二封裝組件區中，形成第一介電層，圖案化該第一介電材料進一步在該第一切割線區中形成第一虛擬塊，該第一虛擬塊係與該第一封裝組件區中的該第一介電層分離並且與該第二封裝組件區中的該第一介電層分離；在該第一封裝組件區中與該第二封裝組件區中的該第一介電層上，形成金屬化圖案；在該第一封裝組件區中以及該第二封裝組件區中的該第一介電層與該金屬化圖案上，沉積第二介電材料；以及圖案化該第二介電材料，以於該第一封裝組件區中以及該第二封裝組件區中的該第一介電層與該金屬化圖案上，形成第二介電層。
本揭露的一些實施例係提供一種方法，其包括以封裝物至少側向封裝晶粒，該晶粒係在封裝組件區中，切割線區係沿著該封裝組件區的邊緣；在封裝組件區中的該晶粒與該封裝物上，形成重佈結構，形成該重佈結構係包括在該晶粒與該封裝物上，沉積第一介電材料，將該第一介電材料封裝物圖案化成為該封裝組件區中的第一介電層以及該切割線區中的第一虛擬塊，分隔區係位在該第一虛擬塊與該第一介電層之間，在該第一介電層上形成金屬化圖案，金屬化圖案係電耦合至該晶粒，在該金屬化圖案與該第一介電層上，沉積第二介電材料，以及將該第二介電材料圖案化成為在該封裝組件區中以及在該金屬化圖案與該第一介電層上的第二介電層；以及在該重佈結構上，形成外部電連接物。
本揭露的一些實施例係提供一種結構，其包括封裝區，其包括晶粒；封裝物，其至少側向封裝該晶粒；以及重佈結構，其係位在該封裝物的第一側與該晶粒上，該重佈結構係包括第一介電層、第二介電層、以及在該第一介電層與該第二介電層之間的金屬化 圖案，該金屬化圖案係電耦合至該晶粒；以及周圍區，其係沿著該封裝區的邊緣，該周圍區係包括在該封裝物的該第一側上的第一虛擬塊部分，該第一虛擬塊部分係與該第一介電層及該第二介電層相距一距離。
40‧‧‧第一區
42‧‧‧第二區
44‧‧‧切割線區
46‧‧‧支撐結構
48‧‧‧第一介電層
50‧‧‧第一層虛擬塊
52‧‧‧分隔區
60‧‧‧金屬化圖案
62‧‧‧第二介電層
64‧‧‧凹處
66‧‧‧第二層虛擬塊
68‧‧‧邊緣區
72‧‧‧第一層虛擬塊
74‧‧‧第二層虛擬塊
76a、76b、76c‧‧‧第二層虛擬塊
80‧‧‧第一部分
82‧‧‧第二部分
86‧‧‧封裝組件區
88‧‧‧Y方向切割線區
90‧‧‧X方向切割線區
92‧‧‧第一層虛擬塊
94‧‧‧第一層虛擬塊
100‧‧‧載體基板
102‧‧‧釋放層
300‧‧‧第一封裝區
302‧‧‧第二封裝區
304‧‧‧切割線區
110‧‧‧背側重佈結構
104、108‧‧‧介電層
106‧‧‧金屬化圖案
112‧‧‧貫穿通路
114‧‧‧積體電路晶粒
116‧‧‧黏著劑
118‧‧‧半導體基板
122‧‧‧墊
124‧‧‧鈍化膜
126‧‧‧晶粒連接物
128‧‧‧介電材料
130‧‧‧封裝物
160‧‧‧前側重佈結構
132、140、148、156‧‧‧介電層
138、146、154‧‧‧金屬化圖案
136‧‧‧分隔區
140‧‧‧介電層
142‧‧‧凹處
134‧‧‧第一層虛擬塊
144‧‧‧第二層虛擬塊
150‧‧‧凹處
152‧‧‧第三層虛擬塊
158‧‧‧凹處
160‧‧‧前側重佈結構
162‧‧‧墊
164‧‧‧外部電連接物
170‧‧‧膠帶
180‧‧‧封裝
182‧‧‧外部電連接物
202‧‧‧基板
204‧‧‧墊
由以下詳細說明與附隨圖式得以最佳了解本揭露之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1至6係根據一些實施例說明一般製程的中間結構之剖面圖，用以說明各種一般概念。
圖7A至7D係根據一些實施例說明虛擬塊的一些範例修飾。
圖8A至8D係根據一些實施例說明虛擬塊的其他範例修飾。
圖9至11係根據一些實施例說明多個封裝組件區的佈局圖式，多個封裝組件區係在陣列中並且係以切割線區中的虛擬塊由切割線區所分割。
圖12至34係根據一些實施例說明在形成封裝上封裝(PoP)製程過程中的中間步驟之剖面圖。
以下揭示內容提供許多不同的實施例或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵可包含形成直接接觸的第一與第二特徵之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此 外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施例與/或所討論架構之間的關係。
再者，本申請案可使用空間對應語詞，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應語詞係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置或可被定位(旋轉90度或是其他位向)，並且可相應解釋本申請案使用的空間對應描述。
再者，本申請案可使用空間對應語詞，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應語詞係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置或可被定位(旋轉90度或是其他位向)，並且可相應解釋本申請案使用的空間對應描述。
本文所述之實施例可討論為特定內容，稱為具有扇出或扇入晶圓層級封裝。其他實施例考量其他應用，例如不同的封裝型式或是不同的架構，其對於該技藝之技術人士而言在讀取本揭露之後係為明顯的。應理解本文所述的實施例不需要說明存在於結構中的每個組件或特徵。例如，當討論組件之一可足以傳達實施例的各方面時，可在圖式中省略複數個相同的組件。再者，本文所述的方法實施例之討論係以特定順序進行；然而，其他方法實施例可以任何邏輯順序進行。
圖1至6係根據一些實施例說明一般製程的中間結構之剖面圖，用以說明各種一般概念。圖1係說明第一區40與第二區42，切割線區44係在第一區40與第二區42之間。如圖所示，在圖1說明支 撐結構46，以及在支撐結構46上的第一介電層48。例如，支撐結構46可包含形成在第一區40與第二區42中的各種結構。此結構可包含晶片、封裝的晶片、基板、或類似物。此結構的範例及其形成係如圖12至34所示。第一介電層48可為聚合物，例如聚苯并噁唑(polybenzoxazole，PBO)、聚亞醯胺、苯并環丁烯(benzocyclobutene，BCB)、或類似物，其進一步可為光敏材料，並且可使用任何可接受的沉積製程，例如旋塗或類似方法，而沉積。
在圖2中，第一介電層48的形成進一步包含圖案化第一介電層48。該圖案化可為可接受的製程，例如當介電層為光敏材料時，將第一介電層48暴露於光，並且顯影第一介電層48。圖案化在切割線區44中產生第一層虛擬塊50與分隔區52。為清楚說明，在此範例中的第一層虛擬塊50係自第一介電層48形成，並且係得自於第一介電層48的圖案化。因此，第一層虛擬塊50的材料可與第一介電層48之材料相同。在其他實施例中，在圖案化第一介電層48之後，例如藉由於切割線區44中沉積且圖案化該材料而形成第一虛擬塊50。在一些其他實施例中，第一層虛擬塊50的材料可與第一介電層48之材料不同。
分隔區52係將切割線區44中的第一層虛擬塊50自第一區40與第二區42中的第一介電層48分離。例如，切割線區44的尺寸54範圍係自約400微米至約500微米。第一層虛擬塊50的尺寸56，例如寬度之範圍可自約200微米至約320微米。分隔區52的尺寸58係自第一層虛擬塊50的側壁至第一區40或第二區42其中之一中第一介電層48的對應側壁，尺寸58之範圍可自約50微米至約400微米。
在圖3中，例如，金屬化圖案60可包含重佈線(RDL)，金屬化圖案60係形成在第一區40中與第二區42中的第一介電層48上。在形成金屬化圖案60的範例中，晶種層(未繪示)係形成在第一介電層48上方。在一些實施例中，晶種層係金屬層，其可為單層或 是複合層，其包括由不同材料所形成的複數個次層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。例如，可使用物理氣相沉積(PVD)或類似方法，形成晶種層。而後，在晶種層上，形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且可將其暴露至光用於圖案化。光阻的圖案係對應於金屬化圖案60。圖案化形成穿過光阻的開口，以暴露晶種層。在光阻的開口中以及在晶種層的暴露部分上，形成傳導材料。可藉由鍍，例如電鍍或無電鍍、或類似方法，形成傳導材料。傳導材料可包括金屬，如銅、鈦、鎢、鋁、或類似物。而後，移除光阻以及未有傳導材料形成於其上之晶種層的部分。可藉由可接受的灰化或剝離製程，例如使用氧氣電漿或類似物，移除光阻。一旦移除光阻後，藉由例如使用可接受的蝕刻製程，例如濕式或乾式蝕刻，移除晶種層之暴露部分。晶種層與傳導材料的剩餘部分係形成金屬化圖案60。
在圖4中，在第一區40與第二區42中的第一介電層48與金屬化圖案60上，沉積第二介電層62。在分隔區52中以及在切割線區44中的第一層虛擬塊50上，進一步沉積第二介電層62。第二介電層62可為聚合物，例如PBO、聚亞醯胺、BCB、或類似物，其可進一步為光敏材料，並且可使用任何可接受的沉積製程，例如旋塗或類似方法，而沉積。在一些情況下，例如使用旋塗，所形成的第二介電層62可能不具有均勻的平坦表面，例如在第二介電層62可填充凹槽之處，例如分隔區52。如圖4所示，由於分隔區52的存在，第二介電層62在切割線區44中具有凹處。相較於沒有第一層虛擬塊50的類似情況，切割線區44中的第一層虛擬塊50係提供堅固的結構支撐與填充物，其可減少凹處64。
在圖5中，第二介電層62的形成進一步包含將第二介電層62圖案化。圖案化為可接受的製程，例如當介電層係光敏材料 時，將第二介電層62暴露至光並且顯影第二介電層62。圖案化係在切割線區44中的第一層虛擬塊50上產生第二層虛擬塊66。為清楚說明，在此範例中，從第二介電層62形成第二層虛擬塊66，其係來自於將第二介電層62圖案化而得。因此，第二層虛擬塊66的材料可與介電層62的材料相同。在其他的實施例中，在圖案化第二介電層62之後，可藉由例如在切割線區44中的第一層虛擬塊50上沉積另一材料並且將該材料圖案化，而形成第二層虛擬塊66。在一些其他實施例中，第二層虛擬塊66的材料可與第二介電層62的材料不同。
在第二介電層62上未使用例如旋塗而進一步形成介電層的一些實施例中，可省略第二層虛擬塊66。在此情況中，不需要第二層虛擬塊66作為形成另一介電層過程中之堅固的結構支撐或是填充物。在第二介電層62上使用例如旋塗而形成一或多個其他介電層之其他實施例中，可存在第二層虛擬塊66，並且視需要而有其他層虛擬塊。在此情況中，第二層虛擬塊66與/或其他層虛擬塊可提供堅固的結構支撐與填充物，用於形成一或多個後續形成之介電層。
由於在形成第二介電層62過程中有第一層虛擬塊50存在，接近切割線區44的邊緣區68中的第二介電層62之厚度可比第二介電層62之剩餘部分的厚度更均勻。例如，在邊緣區68的第二介電層62之厚度可偏離在第一區40(或第二區42)之中心處的第二介電層62之厚度，偏離範圍在約百分之70至約百分之80內。在第二介電層62形成過程中有第一層虛擬塊50存在，可減少凹處64的深度，其而後減少在邊緣區68中第二介電層62上的效應。例如若無第一層虛擬塊50存在，第二介電層62形成過程中的凹處深度越大，則凹處對於第二介電層62的邊緣區68上的效應越大。例如，若深度大，則邊緣區68中可發生非常薄的第二介電層62，其可造成接近邊緣區68的金屬化圖案60之覆蓋與絕緣不足，其因而可造成裝置故障。有第一層虛擬塊50存在，可不顯 著不利影響在邊緣區68的第二介電層62厚度，其可防止裝置故障。
在圖6中，在切割線區44中進行切割70。切割70可自第二區42將第一區40切割，例如以個別的支撐結構46、第一介電層48、金屬化圖案60、以及第二介電層62，成為個別的封裝組件。封裝組件可為基板、晶片級封裝(CSP)、積體扇出(扇入)封裝、或類似物。如圖所示，切割70可穿過第一層虛擬塊50以及第二層虛擬塊66(若有)，其可造成第一層虛擬塊72與第二層虛擬塊74保留在各個切割的封裝組件上的切割線區44之剩餘部分中。分隔區52可在切割70過程中防止鋸子接觸第一區40與第二區42中的第一介電層48與第二介電層62，其可協助減少切割所造成的第一區40與第二區42中第一介電層48與第二介電層62之脫層。該技藝中具有通常技術者可理解在切割之前，切割區典型環繞封裝組件，並且一旦切割之後，第一層虛擬塊72、第二層虛擬塊74以及分隔區52可環繞各個第一區40與第二區42。圖1至6所述之一般方面在圖12至34的範例內容中變得更清楚，然而這些方面可應用於不同的結構與製程中。
圖7A至7D係根據一些實施例說明第二層虛擬塊(或其他層虛擬塊)的一些範例修飾。X-Y-Z軸係用於清楚說明且便於討論。圖7A係說明沿著X-Z平面的剖面圖，類似於圖5所示的剖面圖。圖5與7A中描述且編碼相同的組件，為求簡要，省略該些組件之討論。在圖5中，第二層虛擬塊66與第一層虛擬塊50在X與Y方向具有共同邊界。例如，第二層虛擬塊66可為第二層中之第一層虛擬塊50的複製，並且可使用相同遮罩用於圖案化第一層虛擬塊50與第二層虛擬塊66。在圖7A中，以及圖7B至7D中的其他說明，第二層虛擬塊76在X方向並未與第一層虛擬塊50共邊界，以及在Y方向也可無共邊界。在圖7A中，第二層虛擬塊76的尺寸78，例如在X方向的寬度，係小於第一層虛擬塊50在相同的X方向的尺寸。在一些實施例中，第二層虛擬塊76 的尺寸78與第一層虛擬塊50的尺寸54之比例範圍係自約0.5至約0.95。
第二層虛擬塊76的範例係如圖7B至7D中的佈局圖式所示。在圖7B中，第二層虛擬塊76a於Y方向係與第一層虛擬塊50共邊界，以及在X方向未與第一層虛擬塊50共邊界。在圖7C中，第二層虛擬塊76b於Y方向未與第一層虛擬塊50共邊界，以及在X方向未與第一層虛擬塊50共邊界。在圖7D中，多個分隔的第二層虛擬塊76c係在第一層虛擬塊50上，且於Y方向對準。各個第二層虛擬塊76c於X方向未與第一層虛擬塊50共邊界。
圖8A至8D係根據一些實施例說明第二層虛擬塊(或其他層虛擬塊)的一些其他範例修飾。X-Y-Z軸係用於清楚說明且便於討論。圖8A係說明沿著X-Z平面的剖面圖，類似於圖5所示的剖面圖。圖5與8A中描述且編碼相同的組件，為求簡要，省略該些組件之討論。在圖8A中，以及藉由圖8B至8D中的進一步說明，第二層虛擬塊係包括至少第一部分80與第二部分82，其係沿著第一層虛擬塊50的中間而分隔。再者，接近分隔區52的第一部分80之側壁係未對準接近相同分隔區52的第一層虛擬塊50之側壁，以及接近分隔區52的第二部分82之側壁係未對準接近相同分隔區52的第一層虛擬塊50之側壁。
第二層虛擬塊之第一部分80與第二部分82的範例係如圖8B至8D的佈局圖式所示。在圖8B中，第一部分80a與第二部分82a係各自於Y方向與第一層虛擬塊50共邊界。在圖8C中，第一部分80a與第二部分82a係各自於Y方向未與第一層虛擬塊50共邊界。在圖8D中，多個分隔的第一部分80c與多個分隔的第二部分82c係在第一層虛擬塊50上，並且分別於Y方向對準。
藉由如圖7A至7D與8A至8D所示之具有第二層(或後續層)虛擬塊，可減少錯誤對準的考量，同時達到如前所述之堅固的結構支撐與填充物。
圖9至11係說明由Y方向切割線區88與X方向切割線區90所分割的陣列中之多個封裝組件區86的佈局圖式。圖9至11的線A-A係說明圖1至6、7與8A的範例剖面圖。圖9至11係分別說明第一層虛擬塊92、94與96的架構。第二層(或後續層)虛擬塊可具有關於如前所述之第一層虛擬塊92、94或96的任何架構。在圖9中，連續的第一層虛擬塊92係沿著Y方向切割線區88與X方向切割線區90連續延伸。藉由沿著Y方向切割線區88延伸之連續的第一層虛擬塊92之一部分以及沿著X方向切割線區90延伸之連續的第一層虛擬塊92之一部分，在Y方向切割線區88與X方向切割線區90的交叉處，形成連續的第一層虛擬塊92的交叉處。在圖10中，不讓第一層虛擬塊94沿著封裝組件區86之對應邊緣實質延伸，並且不實質延伸至Y方向切割線區88與X方向切割線區90交叉的交叉區中。在圖11中，多個分離的第一層虛擬塊94係對準於個別的Y方向切割線區88與X方向切割線區90。
圖12至34係根據一些實施例說明形成封裝上封裝(PoP)製程之中間步驟的剖面圖式。圖12係說明載體基板100以及形成在載體基板100上的釋放層102。如圖所示，第一封裝區300與第二封裝區302係分別用於形成第一封裝與第二封裝。切割線區304係在第一封裝區300與第二封裝區302之間。該技藝中具有通常技術者可理解切割線區可環繞各個第一封裝區300與第二封裝區302，以及可理解關於切割線區304的討論同樣應用於其他切割線區。
載體基板100可為玻璃載體基板、陶瓷載體基板、或類似物。載體基板100可為晶圓，因而可於載體基板100上同時形成多個封裝。釋放層102可由聚合物為基底的材料形成，可沿著載體基板100從後續步驟中所形成的下方層將其移除。在一些實施例中，釋放層102係環氧化合物為基底的熱釋放材料，當加熱時，會喪失其黏性，例如光熱轉換(LTHC)釋放塗層。自其他實施例中，釋放層102可 為紫外光(UV)膠，當暴露至UV光時，會喪失其黏性。釋放層102可為液體且被硬化、可為壓層於載體基板100上的壓層膜、或是可為類似物。釋放層102的頂部表面可為平整的，並且可具有高程度的共平面性。
在圖12至14中，形成背側重佈結構110。背側重佈結構包括介電層104與108以及金屬化圖案106。在圖12中，在釋放層102上，形成介電層104。介電層104的底部表面可接觸釋放層102的頂部表面。在一些實施例中，介電層104係由聚合物形成，例如PBO、聚亞醯胺、BCB、或類似物。在其他實施例中，介電層104係由氮化物形成，例如氮化矽；由氧化物形成，例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、或類似物；或由類似物形成。可藉由任何可接受的沉積製程，例如旋塗、化學氣相沉積(CVD)、壓層、類似方法、或其組合，形成介電層104。
在圖13中，在介電層104上，形成金屬化圖案106。在形成金屬化圖案106的範例中，在介電層104上方，形成晶種層(未繪示)。在一些實施例中，晶種層為金屬層，其可為單層或是複合層，其包括由不同材料所形成的複數個次層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上，形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，可將光阻暴露至光用於圖案化。光阻的圖案係對應於金屬化圖案106。圖案化形成穿過光阻的開口，以暴露晶種層。在光阻的開口中以及在晶種層的暴露部分上，形成傳導材料。可藉由鍍，例如電鍍或無電鍍、或類似方法，形成傳導材料。傳導材料可包括金屬，例如銅、鈦、鎢、鋁、或類似物。而後，移除光阻以及未有傳導材料形成於其上的晶種層之部分。可藉由可接受的灰化或剝離製程， 例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，藉由使用可接受的蝕刻製程，例如濕式或乾式蝕刻，移除晶種層的暴露部分。晶種層的剩餘部分以及傳導材料形成金屬化圖案106。
在圖14中，在金屬化圖案106與介電層104上，形成介電層108。在一些實施例中，介電層108係由聚合物形成，其可為光敏材料，例如PBO、聚亞醯胺、BCB、或類似物，可使用微影蝕刻遮罩而將其圖案化。在其他實施例中，介電層108係由氮化物形成，例如氮化矽、由氧化物形成，例如氧化矽、PSG、BSG、BPSG或類似物。可藉由旋塗、壓層、CVD、類似方法、或其組合，形成介電層108。而後，將介電層108圖案化形成開口，以暴露部分的金屬化圖案106。可藉由可接受的製程，當介電層為光敏材料時，例如將介電層108暴露光，或是藉由使用非等向性蝕刻之蝕刻而進行圖案化。
如圖所示，背側重佈結構110包含兩個介電層104與108以及一個金屬化圖案106。在其他實施例中，背側重佈結構110可包括任何數目的介電層、金屬化圖案、以及通路。可藉由重複形成金屬化圖案106與介電層108的製程，在背側重佈結構110中，形成一或多個其他的金屬化圖案與介電層。可藉由在下方介電層的開口中形成晶種層與金屬化圖案的傳導材料，而在形成金屬化圖案的過程中，形成通路。因此，通路可互連且電耦合各種金屬化圖案。
在圖15中，形成貫穿通路112。在形成貫穿通路112的範例中，在背側重佈結構110上方，例如介電層108與金屬化圖案106的暴露部分上方，形成晶種層，如圖所示。在一些實施例中，晶種層係金屬層，其可為單層或是複合層，其包括由不同材料所形成的複數個次層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。在晶種層上，形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，可將光阻暴露至光用於圖案化。光阻的圖案係對應於貫穿通路。圖案化形成穿過光阻的開口 以暴露晶種層。在光阻的開口中以及在晶種層的暴露部分上，形成傳導材料。可藉由鍍，例如電鍍或無電鍍、或類似方法，形成傳導材料。傳導材料可包括金屬，例如銅、鈦、鎢、鋁、或類似物。移除光阻以及未有傳導材料形成於其上的晶種層之部分。藉由可接受的灰化或剝離製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，使用可接受的蝕刻製程，例如濕式或乾是蝕刻，移除晶種層之暴露部分。晶種層的剩餘部分以及傳導材料係形成貫穿通路112。
再者，在圖15中，積體電路晶粒114係藉由黏著劑116而附貼至介電層108。如圖所示，一個積體電路晶粒114係附貼於各個第一封裝區300與第二封裝區302中，以及在其他實施例中，可在各區中，附貼多個積體電路晶粒。在附貼至介電層108之前，可根據可應用的製程而處理積體電路晶粒114，以於積體電路晶粒114中形成積體電路。例如，積體電路晶粒114各自包括半導體基板118，例如矽、摻雜或未摻雜的、或絕緣體上半導體(SOI)基板的主動層。半導體基板可包含其他半導體材料，例如鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、與/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP與/或GaInAsP的合金半導體；或其組合。亦可使用其他基板，例如多層或梯度基板。可在半導體基板118中與/或半導體基板上，形成例如電晶體、二極體、電容器、電阻氣等裝置，並且可藉由在半導體基坂上一或多個介電層中的金屬化圖案所形成的互連結構而互連該裝置，以形成積體電路。
積體電路晶粒114進一步包括墊122，例如鋁墊，其係用於外部連接。墊122係在積體電路晶粒114的個別主動側上。鈍化膜124係在積體電路114上以及在墊122的部分上。開口係穿過鈍化膜124至墊122。晶粒連接物126，例如傳導柱(包括金屬，例如銅)，係在穿過鈍化膜124的開口中，並且係機械耦合且電耦合至個別墊122。例如，可藉由鍍或類似方法，形成晶粒連接物126。晶粒連接物126係電 耦合積體電路晶粒114的個別積體電路。
介電材料128係在積體電路晶粒114的主動側上，例如在鈍化膜124與晶粒連晶物126上。介電材料128係側向封裝晶粒連接物126，以及介電材料128係與個別的積體電路晶粒114側向共邊界。介電材料128可為聚合物，例如PBO、聚亞醯胺、BCB、或類似物；氮化物例如氮化系或類似物；氧化物例如氧化矽、PSG、BSG、BPSG、或類似物；類似物、或其組合，並且可藉由旋塗、壓層、CVD或類似方法而形成。
黏著劑116係在積體電路晶粒114的背側上，並且將積體電路晶粒114貼附至背側重佈結構110，例如所述之介電層108。黏著劑116可為任何合適的黏著劑、環氧化合物、或類似物。黏著劑116可施加在積體電路晶粒114的背側，例如個別半導體晶圓的背側。可藉由例如鋸或切割而將積體電路晶粒114切割，以及可使用例如撿放工具，藉由黏著劑116而將積體電路晶粒114附貼至介電層108。
在圖16中，在各種組件上形成封裝物130。封裝物130可為模塑料、環氧化合物、或類似物，並且可藉由壓縮成型、轉移成型或類似方法而施加封裝物130。在硬化之後，封裝物130可進行研磨製程，以暴露貫穿通路112與晶粒連接物126。在研磨製程之後，貫穿通路112、晶粒連接物126以及封裝物130的頂部表面係共平面。在一些實施例中，例如已經暴露貫穿通路112與晶粒連接物126，則可省略研磨。
在圖17至27中，形成前側重佈結構160。如圖27所示，前側重佈結構160係包括介電層132、140、148與156，以及金屬化圖案138、146與154。
在圖17中，在封裝物130、貫穿通路112以及晶粒連接物126上，沉積介電層132。在一些實施例中，介電層132可為聚合物，其可為光敏材料，例如PBO、聚亞醯胺、BCB、或類似物，可使 用微影蝕刻遮罩而輕易將其圖案化。可藉由旋塗或類似方法，沉積介電層132。
在圖18中，而後將介電層132圖案化。圖案化形成開口，以暴露部分的貫穿通路112與晶粒連接物126。圖案化為可接受的製程，例如當介電層132為光敏材料時，將介電層132暴露至光，或是使用例如非等向性蝕刻之蝕刻。若介電層132為光敏材料，在曝光之後，可將介電層132顯影。圖案化進一步在切割線區304中形成第一層虛擬塊134與分隔區136。第一層虛擬塊134與分隔區136可具有如圖1至6、7A至7D、8A至8D以及9至11中所示之任何架構或是所述各方面。
在圖19中，在介電層132上，形成具有通路的金屬化圖案138。在形成金屬化圖案138的範例中，在介電層132上方以及在穿過介電層132的開口中，形成晶種層(未繪示)。在一些實施例中，晶種層係金屬層，其可為單層或是複合層，其包括由不同材料所形成的複數個次層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且可將光阻暴露至光用於圖案化。光阻的圖案係對應於金屬化圖案138。圖案化形成穿過光阻的開口，以暴露晶種層。在光阻的開口中以及在晶種層的暴露部分上，形成傳導材料。可藉由鍍，例如電鍍或無電鍍、或類似方法，形成傳導材料。傳導材料可包括金屬，如銅、鈦、鎢、鋁、或類似物。而後，移除光阻以及未有傳導材料形成於其上的晶種層之部分。藉由可接受的灰化或剝離製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，藉由使用可接受的蝕刻製程，例如濕式或乾是蝕刻，移除晶種層的暴露部分。晶種層的剩餘部分以及傳導材料形成金屬化圖案138與通路。在穿過介電層132至例如貫穿通路112與/或晶粒連接物126的開口中形成通路。
在圖20中，在金屬化圖案138與介電層132上，沉積介電層140。在一些實施例中，介電層140可為聚合物，其可為光敏材料，例如PBO、聚亞醯胺、BCB、或類似物，可使用微影蝕刻遮罩而輕易將其圖案化。藉由旋塗或類似方法，沉積介電層140。由於有介電層132中的分隔區136，在沉積過程中，可在介電層140的頂部表面中形成凹處142。
在圖21中，而後將介電層140圖案化。圖案化形成開口，以暴露部分的金屬化圖案138。圖案化為可接受的製程，例如當介電層係光敏材料時，將介電層140暴露至光，或是使用非等向性蝕刻之蝕刻方法。若介電層140係光敏材料，則可在曝光之後，將介電層140顯影。圖案化進一步在第一層虛擬塊134上以及在切割線區304中的分隔區136之間，形成第二層虛擬塊144。第二層虛擬塊144可具有圖1至6、7A至7D、8A至8D、以及9至11所示之任何架構或是所述之各方面。
在圖22中，在介電層140上，形成具有通路之金屬化圖案146。在形成金屬化圖案146的範例中，在介電層140上方以及在介電層140的開口中，形成晶種層(未繪示)。在一些實施例中，晶種層係金屬層，其可為單層或是複合層，其包括由不同材料所形成的複數個次層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上，形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且可將光阻暴露至光用於圖案化。光阻的圖案係對應於金屬化圖案146。圖案化形成穿過光阻的開口，以暴露晶種層。在光阻的開口中以及在晶種層的暴露部分上，形成傳導材料。可藉由鍍，例如電鍍或是無電鍍、或類似方法，形成傳導材料。傳導材料可包括金屬，例如銅、鈦、鎢、鋁或類似物。而後，移除光阻以及未有傳導材料形成於其上的晶種層之部分。藉由可接受的灰化或剝離製程，例如使用氧氣電漿 或類似方法，移除光阻。一旦移除光阻，使用可接受的蝕刻製程，例如濕式或乾是蝕刻，移除晶種層的暴露部分。晶種層的剩餘部分以及傳導材料形成金屬化圖案146與通路。在穿過介電層140至例如部分的金屬化圖案138之開口中，形成通路。
在圖23中，在金屬化圖案146與介電層140上，沉積介電層148。在一些實施例中，介電層148可為聚合物，其可為光敏材料，例如PBO、聚亞醯胺、BCB、或類似物，可使用微影蝕刻遮罩而輕易將其圖案化。可藉由旋塗或類似方法，沉積介電層148。由於有介電層132與140中的分隔區136，在沉積過程中，可在介電層148的頂部表面中形成凹處150。
在圖24中，而後將介電層148圖案化。圖案化形成開口，以暴露部分的金屬化圖案146。圖案化為可接受的製程，例如當介電層係光敏材料時，將介電層148暴露至光，或是使用非等向性蝕刻之蝕刻製程。若介電層148係光敏材料，可在曝光之後，將介電層148顯影。圖案化進一步在第一層虛擬塊134與第二層虛擬塊144上以及在切割線區304中的分隔區136之間，形成第三層虛擬塊152。第三層虛擬塊152可具有如圖1至6、7A至7D、8A至8D、以及9至11所示之任何架構或所述之方面。
在圖25中，在介電層148上，形成具有通路的金屬化圖案154。在形成金屬化圖案154的範例中，在介電層148上方以及穿過介電層148的開口中，形成晶種層(未繪示)。在一些實施例中，晶種層係金屬層，其可為單層或是複合層，其包括由不同材料所形成的複數個次層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上，形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且將光阻暴露至光用於圖案化。光阻的圖案係對應於金屬化圖案154。圖案化形成穿過光阻的開口，以暴露晶種層。在光阻的開口中以及在晶種 層的暴露部分上，形成傳導材料。可藉由鍍，例如電鍍或無電鍍、或類似方法，形成傳導材料。傳導材料可包括金屬，如銅、鈦、鎢、鋁、或類似物。而後，移除光阻以及未有傳導材料形成於其上的晶種層之部分。藉由可接受的灰化或剝離製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，例如使用可接受的蝕刻製程，例如濕式或乾式蝕刻，移除晶種層的暴露部分。晶種層的剩餘部分以及傳導材料形成金屬化圖案154與通路。在穿過介電層148至例如部分的金屬化圖案146的開口中，形成通路。
在圖26中，在金屬化圖案154與介電層148上，沉積介電層156。在一些實施例中，介電層156可為聚合物，其可為光敏材料，例如PBO、聚亞醯胺、BCB、或類似物，可使用微影蝕刻遮罩而輕易將其圖案化。可藉由旋塗或類似方法，沉積介電層156。由於介電層132、140與148中有分隔區136，在沉積過程中，可在介電層156的頂部表面中形成凹處158。
在圖27中，而後將介電層156圖案化。圖案化形成開口，以暴露部分的金屬化圖案154。圖案化為可接受的製程，例如當介電層係光敏材料時，將介電層156暴露至光，或是使用非等向性蝕刻的蝕刻方法。若介電層156係光敏材料，在曝光之後，可將介電層156顯影。介電層156的圖案化係從切割線區304移除介電層156。如後所示，介電層156上不再沉積介電層，因此，可省略對應於介電層156的層虛擬塊。
前側重佈結構160係一範例。可在前側重佈結構160中，形成更多或較少的介電層與金屬化圖案。若欲形成較少的介電層與金屬化圖案，則可省略上述的步驟與製程。若欲形成更多的介電層與金屬化圖案，則可重複上述的步驟與製程。該技藝中具有通常技術者理解可省略或重佈該些步驟與製程。
類似於圖5所述，在上方介電層，例如介電層140、 148與156，的沉積過程中，由於有個別的虛擬塊134、144與152存在，接近切割線區304的邊緣區中的上方介電層之厚度係比介電層之剩餘部分的厚度更均勻。可降低凹處142、150與158的深度，而後減少在邊緣區中的個別介電層上的效應。有虛擬塊134、144與152存在，不會顯著不利影響在邊緣區的介電層140、148與156之厚度，其可防止裝置故障。
在圖28中，在前側重佈結構160的外側上，形成墊162，其可稱為凸塊下金屬層(UBM)。在所述之實施例中，形成穿過開口的墊162，該開口穿過介電層156至金屬化圖案154。在形成墊162的範例中，在介電層156上方，形成晶種層(未繪示)。在一些實施例中，晶種層係金屬層，其可為單層或是複合層，其包括由不同材料所形成的複數個次層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上，形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且將光阻暴露至光用於圖案化。光阻的圖案係對應於墊162。圖案化形成穿過光阻的開口，以暴露該晶種層。在光阻的開口中以及在晶種層的暴露部分上，形成傳導材料。可藉由鍍，例如電鍍或是無電鍍、或類似方法，形成傳導材料。傳導材料可包括金屬，如銅、鈦、鎢、鋁、或類似物。而後，移除光阻以及未有傳導材料形成於其上的晶種層之部分。藉由可接受的灰化或剝離製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，使用可接受的蝕刻製程，例如濕式或乾式蝕刻，移除晶種層的暴露部分。晶種層的剩餘部分以及傳導材料形成墊162。
在圖29中，在墊162上，形成外部電連接物164，例如焊球，如球柵陣列(BGA)球。外部電連接物164可包含低溫回銲材料，例如焊料，其可為無鉛或是含鉛。可使用適當的植球製程，形成外部電連接物164。在一些實施例中，可省略墊162，並且可在金屬化 圖案154上直接形成外部電連接物164穿過開口，該開口穿過介電層156。
在圖30中，進行載體基板脫層，使載體基板100從背側重佈結構110，例如介電層104，脫離(脫層)。根據一些實施例，脫層包含將光投射在釋放層102上，光例如雷射光或是UV光，因而釋放層102在光熱之下分解，並且可移除載體基板100。而後，翻轉基板並且將其置放在膠帶170上方。
在圖31中，形成穿過介電層104的開口，以暴露部分的金屬化圖案106。可使用雷射鑽孔、蝕刻、或類似方法，形成開口。
在圖32中，使用外部電連接物182，將封裝180附接至第一封裝區300與第二封裝區302各自中的背側重佈結構110。封裝180可為以及/或包括任何封裝組件。例如，如圖所示，封裝180各自包括基板、在基板上之兩個堆疊的積體電路晶粒、將積體電路晶粒電耦合至基板的的打線接合、以及封裝積體電路晶粒與打線接合的封裝物。在一範例中，封裝180的積體電路晶粒係記憶體晶粒，例如動態隨機存取記憶體(DRAM)晶粒。封裝180係藉由附接至穿過開口之金屬化圖案106的外部電連接物182而電耦合且機械耦合至背側重佈結構110，該開口係穿過介電層104。在一些實施例中，外部電連接物182可包含低溫可回銲材料，例如焊料，例如無鉛銲料，以及在其他實施例中，外部電連接物182可包含金屬柱。在一些實施例中，外部電連接物182係受控塌陷晶片連接(C4)凸塊、微凸塊、或類似物。在一些實施例中，可將外部電連接物182回銲，用以將封裝182附接至金屬化圖案106。例如，封裝180的積體電路晶粒係經由封裝180中的打線接合與基板、外部電連接物182、背側重佈結構110、貫穿通路112、以及前側重佈結構160，而電耦合且通訊耦合至積體電路晶粒114。
再者，在圖32中，藉由沿著切割線區304鋸而進行切 割製程。鋸184將第一封裝區300自第二封裝區302切割。圖33係說明所得之切割的封裝上封裝(PoP)結構。切割造成封裝200，其可來自於被切割的第一封裝區300或第二封裝區302。如圖所示，封裝180係附接至封裝200的背側重佈層110。封裝200沿著切割線區的剩餘區具有分別對應於虛擬塊134、144與152之剩餘的虛擬部分186、188與190，該切割線區例如切割線區304。在鋸184過程中，分隔區136可防止鋸到封裝區中的介電層132、140、148與156，該封裝區例如第一封裝區300或第二封裝區302，其有助於減少切割所誘發的介電層132、140、148與156之脫層。
在圖34中，PoP結構係附接至基板202。外部電連接物164係電耦合且機械耦合至基板202上的墊204。例如，基板202可為印刷電路板(PCB)或類似物。
第一實施例係揭露方法。該方法包含沉積第一介電材料以及圖案化該第一介電材料。第一介電材料係沉積在支撐結構的第一封裝組件區、支撐結構的第二封裝組件區、以及支撐結構之第一切割線區中。第一切割線區係位在第一封裝組件區與第二封裝組件區之間。圖案化第一屆電材料係在第一封裝組件區中與第二封裝組件區中形成第一介電層。圖案化第一介電材料進一步在第一切割線區中形成第一虛擬塊。第一虛擬塊係與第一封裝組件區中的第一介電層分離，並且與第二封裝組件區中的第一介電層分離。該方法進一步包含在第一封裝組件區中以及在第二封裝組件區中的第一介電層上，形成金屬化圖案；在第一封裝組件區中以及第二封裝組件區中的第一介電層與金屬化圖案上，沉積第二介電層；以及圖案化第二介電材料。圖案化第二介電材料係在第一封裝組件區中以及在第二封裝組件區中的第一介電層與金屬化圖案上形成第二介電層。
另一實施例係揭露方法。該方法包括以封裝物至少側向封裝晶粒，在晶粒與封裝物上形成重佈結構，以及在重佈結構上形 成外部電連接物。晶粒係在封裝組件區中，以及切割線區係沿著封裝組件區的邊緣。在封裝組件區中的晶粒與封裝物上，形成重佈結構。形成重佈結構係包括在晶粒與封裝物上沉積第一介電材料，將第一介電材料圖案化成為封裝組件區中的第一介電層以及切割線區中的第一虛擬塊，在第一介電層上形成金屬化圖案，在金屬化圖案與第一介電層上沉積第二介電材料，以及將第二介電材料圖案化成為封裝組件區中以及金屬化圖案與第一介電層上的第二介電層。分隔區係位在第一虛擬塊與第一介電層之間。金屬化圖案係電耦合至晶粒。
另一實施例係揭露結構。該結構包括封裝區以及沿著封裝區之邊緣的周圍區。封裝區係包括晶粒、至少側向封裝晶粒的封裝物、以及在封裝物之第一側與晶粒上的重佈結構。重佈結構係包括第一介電層、第二介電層、以及在第一介電層與第二介電層之間的金屬化圖案。金屬化圖案係電耦合至晶粒。周圍區係包括在封裝物之第一側上的第一虛擬塊部分。第一虛擬塊部分係與第一介電層及第二介電層相距一距離。
前述說明概述一些實施例的特徵，因而該技藝之技術人士可更加理解本揭露的各方面。該技藝的技術人士應理解其可輕易使用本揭露作為設計或修飾其他製程與結構的基礎，而產生與本申請案相同之目的以及/或達到相同優點。該技藝之技術人士亦應理解此均等架構並不脫離本揭露的精神與範圍，並且其可進行各種改變、取代與變化而不脫離本揭露的精神與範圍。
40‧‧‧第一區
42‧‧‧第二區
44‧‧‧切割線區
46‧‧‧支撐結構
48‧‧‧第一介電層
52‧‧‧分隔區
60‧‧‧金屬化圖案
62‧‧‧第二介電層
70‧‧‧鋸
72‧‧‧第一層虛擬塊
74‧‧‧第二層虛擬塊

Claims (10)

  1. 一種製造封裝結構之方法，其包括：在支撐結構的第一封裝組件區、該支撐結構的第二封裝組件區、以及該支撐結構的第一切割線區中，沉積第一介電材料，該第一切割線區係位在該第一封裝組件區與該第二封裝組件區之間；圖案化該第一介電材料，以於該第一封裝組件區中以及該第二封裝組件區中，形成第一介電層，圖案化該第一介電材料進一步在該第一切割線區中形成第一虛擬塊，該第一虛擬塊係與該第一封裝組件區中的該第一介電層分離並且與該第二封裝組件區中的該第一介電層分離；在該第一封裝組件區中與該第二封裝組件區中的該第一介電層上，形成金屬化圖案；在該第一封裝組件區中以及該第二封裝組件區中的該第一介電層與該金屬化圖案上，沉積第二介電材料；以及圖案化該第二介電材料，以於該第一封裝組件區中以及該第二封裝組件區中的該第一介電層與該金屬化圖案上，形成第二介電層。
  2. 如請求項1所述之方法，進一步包括沿著該第一切割線區切割該支撐結構，在該切割之後，該第一虛擬塊的第一部分係在接近該第一封裝組件區的該第一切割線區之剩餘部分中，以及在該切割後，該第一虛擬塊的第二部分係在接近該第二封裝組件區的該第一切割線區之剩餘部分中。
  3. 如請求項1所述之方法，其中：沉積該第二介電材料進一步在該支撐結構的該第一切割線區 中，沉積該第二介電材料，以及圖案化該第二介電材料進一步在該第一切割線區中的該第一虛擬塊上，形成第二虛擬塊。
  4. 如請求項3所述之方法，其中該第二虛擬塊係在平行該第一虛擬塊與該第二虛擬塊之間的介面的平面內，於垂直方向與該第一虛擬塊共同延伸。
  5. 如請求項3所述之方法，其中該第二虛擬塊係包括於第一方向對準或沿著第一方向分隔之多個分離的虛擬部分，該第一方向係在平行於該第一虛擬塊與該第二虛擬塊之間的介面之平面內，該第一方向係垂直於該平面內的該第二方向，該第二方向係從該第一封裝組件區延伸至該第二封裝組件區。
  6. 一種製造封裝結構之方法，其包括：以封裝物至少側向封裝晶粒，該晶粒係在封裝組件區中，切割線區係沿著該封裝組件區的邊緣；在封裝組件區中的該晶粒與該封裝物上，形成重佈結構，形成該重佈結構係包括：在該晶粒與該封裝物上，沉積第一介電材料，將該第一介電材料封裝物圖案化成為該封裝組件區中的第一介電層以及該切割線區中的第一虛擬塊，分隔區係位在該第一虛擬塊與該第一介電層之間，在該第一介電層上形成金屬化圖案，金屬化圖案係電耦合至該晶粒，在該金屬化圖案與該第一介電層上，沉積第二介電材料，以及將該第二介電材料圖案化成為在該封裝組件區中以及在該金屬化圖案與該第一介電層上的第二介電層；以及 在該重佈結構上，形成外部電連接物。
  7. 如請求項6所述之方法，進一步包括切割該封裝組件區，該切割係包含沿著該切割線區切割，在該切割之後，該第一虛擬塊的部分係留在接近該封裝組件區的該切割區之剩餘部分中。
  8. 如請求項6所述之方法，其中沉積該第二介電材料進一步包含在該切割線區中的該第一虛擬塊上沉積該第二介電材料，以及將該第二介電材料圖案化進一步包含將該第一虛擬塊上的該第二介電材料圖案化以形成第二虛擬塊。
  9. 一種封裝結構，其包括：封裝區，其包括：晶粒；封裝物，其至少側向封裝該晶粒；以及重佈結構，其係位在該封裝物的第一側與該晶粒上，該重佈結構係包括第一介電層、第二介電層、以及在該第一介電層與該第二介電層之間的金屬化圖案，該金屬化圖案係電耦合至該晶粒；以及周圍區，其係沿著該封裝區的邊緣，該周圍區係包括在該封裝物的該第一側上的第一虛擬塊部分，該第一虛擬塊部分係與該第一介電層及該第二介電層相距一距離。
  10. 如請求項9所述之封裝結構，其中該周圍區進一步包括在該第一虛擬塊部分上的第二虛擬塊部分，該第一虛擬塊部分係相對於該封裝物而對應於該第一介電層，該第二虛擬塊部分係相對於該封裝物而對應於該第二介電層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI750222B (zh) * 2017-07-27 2021-12-21 台灣積體電路製造股份有限公司 封裝結構及其形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799592B2 (en) * 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
US10032651B2 (en) * 2015-02-12 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9832865B2 (en) * 2016-04-26 2017-11-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and devices for providing increased routing flexibility in multi-layer printed circuit boards
US10529690B2 (en) 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10269589B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
US11201142B2 (en) * 2017-07-27 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, package on package structure and method of froming package on package structure
US10529650B2 (en) * 2017-11-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US11177142B2 (en) * 2017-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for dicing integrated fan-out packages without seal rings
KR102540829B1 (ko) * 2018-10-05 2023-06-08 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
US10515853B1 (en) * 2018-12-10 2019-12-24 Winbond Electronics Corp. Method of wafer dicing
JP7249907B2 (ja) * 2019-08-08 2023-03-31 新光電気工業株式会社 配線基板の製造方法及び積層構造

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950038A (en) * 2008-05-22 2009-12-01 Phoenix Prec Technology Corp Method of fabricating package substrate
TW201324700A (zh) * 2011-11-10 2013-06-16 Bridge Semiconductor Corp 具有凸塊／凸緣層支撐板、無芯增層電路及內建電子元件之三維半導體組裝板
TW201347627A (zh) * 2012-04-20 2013-11-16 Bridge Semiconductor Corp 具有內建加強層之凹穴基板及其製造方法
TW201421635A (zh) * 2012-11-30 2014-06-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201445654A (zh) * 2013-03-14 2014-12-01 Invensas Corp 低成本中介層及其製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750700B2 (ja) * 1989-06-27 1995-05-31 三菱電機株式会社 半導体チップの製造方法
US5157001A (en) * 1989-09-18 1992-10-20 Matsushita Electric Industrial Co., Ltd. Method of dicing semiconductor wafer along protective film formed on scribe lines
US20060278957A1 (en) * 2005-06-09 2006-12-14 Zong-Huei Lin Fabrication of semiconductor integrated circuit chips
US7955955B2 (en) * 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
JP5442308B2 (ja) * 2009-04-22 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US10032651B2 (en) * 2015-02-12 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950038A (en) * 2008-05-22 2009-12-01 Phoenix Prec Technology Corp Method of fabricating package substrate
TW201324700A (zh) * 2011-11-10 2013-06-16 Bridge Semiconductor Corp 具有凸塊／凸緣層支撐板、無芯增層電路及內建電子元件之三維半導體組裝板
TW201347627A (zh) * 2012-04-20 2013-11-16 Bridge Semiconductor Corp 具有內建加強層之凹穴基板及其製造方法
TW201421635A (zh) * 2012-11-30 2014-06-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201445654A (zh) * 2013-03-14 2014-12-01 Invensas Corp 低成本中介層及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI750222B (zh) * 2017-07-27 2021-12-21 台灣積體電路製造股份有限公司 封裝結構及其形成方法

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