TWI496247B - 埋入式位元線的製作方法 - Google Patents

Description

埋入式位元線的製作方法

本發明係有關一種半導體製程方法，尤指一種埋入式位元線的製作方法。

半導體製程技術的不斷精進，一方面大幅縮小了電子元件的尺寸，另一方面亦大幅縮減了電子元件之製造成本。而歷年所使用之半導體製程技術僅限制於基板上以蝕刻、離子佈值、佈線等方式形成平面式的半導體結構，而最小晶片之尺寸已能達到6F2的大小。但目前此類技術隨著特徵尺寸(Feature Size)之細微化發展速度漸趨於平緩而無法顯著的縮小半導體於晶圓上所佔用的面積。於是，垂直式(或稱為立體式)的半導體製程技術漸趨發展，其係利用將半導體垂直成長於晶圓上的方式減少電晶體於晶圓表面上所佔用的面積，而更進一步的將晶片尺寸縮小到4F2。

如美國專利公開第20120007171號之「SEMICONDUCTOR DEVICE HAVING VERTICAL TRANSISTOR AND BURIED BIT LINE AND METHOD FOR FABRICATING THE SAME」以及美國專利公告第8120103號之「SEMICONDUCTOR DEVICE WITH VERTICAL GATE AND METHOD FOR FABRICATING THE SAME」，其分別揭露了一種垂直式電晶體(vertical transistor)以及埋入式位元線(buried bit line)的製作方法及結構，其係可利用離子佈植技術或直接蝕刻進行位元線製作後，在覆蓋沉積 一氧化層，以形成該埋入式位元線，而後進行電晶體或動態隨機存取記憶體的製程。

其中，不論是哪一種埋入式位元線的製作方法，皆必須要先形成溝渠(trench)以及柱狀結構才能進行後續的製程。而由於垂直電晶體技術的發展漸趨成熟，溝渠的深寬比(aspect ratio)影響著胞元尺寸(cell size)以及單位面積內可容納的電晶體數量，在深寬比越來越大的狀況下，柱狀體容易在製程過程中發生彎折(bending)或斷裂的現象，而降低了整體製程的良率。特別是在40nm以下的製程技術中，柱狀體因為深寬比過大，往往會有彎折甚至倒塌的問題，實有解決的必要。

本發明之主要目的，在於解決柱狀體因深寬比過大而容易彎折或倒塌的問題。

為達上述目的，本發明提供一種埋入式位元線的製作方法，包含有下列步驟：S1：於一基板之表面定義複數平行設置的罩覆區域以及複數第一蝕刻區域，每一第一蝕刻區域形成於任二罩覆區域之間，其中該罩覆區域之寬度大於該第一蝕刻區域之寬度；S2：蝕刻位於該第一蝕刻區域的該基板，以形成複數對應該些第一蝕刻區域的第一溝渠以及複數對應該罩覆區域的第一柱狀體；S3：於該第一溝渠之兩側壁進行複數第一導電離子的佈 植，而使該第一柱狀體的兩側分別形成一位元線；S4：填充一填充物於該些第一溝渠內；S5：於該些第一柱狀體上分別形成一第二蝕刻區域，並使複數該第二蝕刻區域不相鄰接觸該些填充物，且複數該第二蝕刻區域平行複數該第一蝕刻區域；以及S6：蝕刻複數該第二蝕刻區域以形成複數第二溝渠及複數第二柱狀體，並使該些第二柱狀體分別對應於該位元線，以完成製備。

更進一步的，該罩覆區域與該蝕刻區域之寬度比為3：1為較佳的實施方式。

更進一步的，該基板包含有依序層疊的一半導體層、一第一隔離層、一蝕刻停止層以及一第二隔離層，該罩覆層設置於該第二隔離層之表面。且該半導體層之材質可為矽，該第一隔離層與該第二隔離層之材質可為氮化矽，該蝕刻停止層之材質可為二氧化矽。

更進一步的，該填充物之材質為二氧化矽。

更進一步的，於步驟S1中，其係於該基板之表面沉積複數光阻層以形成複數該罩覆區域。

更進一步的，於步驟S5中，係包含有以下步驟：S5A：蝕刻去除該第二隔離層，而使該填充物凸出於該蝕刻停止層上；S5B：沿該蝕刻停止層以及該填充物的表面沉積一阻擋層 ，其中可利用原子層沉積(Atomic Layer Deposition,ALD)或分子層沉積(Molecular Layer Deposition,MLD)技術進行該阻擋層之沉積；S5C：進行該阻擋層及該蝕刻停止層的回蝕刻(etch back)，而於該第一隔離層之表面形成該第二蝕刻區域。

更進一步的，於步驟S6之後，更具有一步驟S7：於該第二溝渠內對應該位元線之位置進行複數第二導電離子的佈植，而使該位元線包含有該第一導電離子以及該第二導電離子，其中，該第一導電離子及該第二導電離子之材質可為5A族元素。

由以上說明可知，藉由本發明先行設計該罩覆區域之寬度大於該第一蝕刻區域之寬度的方式，配合兩段式的進行該第一溝渠與該第二溝渠的製作，以形成該第一柱狀體以及該第二柱狀體，因而具有下列優點：

一、加強該第一柱狀體以及該第二柱狀體的應力支撐強度，避免柱狀體彎折或倒塌的狀況發生。

二、製程容易且簡單，有效達到降低成本之效果。

三、容易使用於未來縮小胞元尺寸的製程中。

有關本發明之詳細說明及技術內容，現就配合圖示說明如下：請參閱「圖1A」至「圖1H」所示，本發明係為一種埋入 式位元線的製作方法，且本發明係以動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)作為舉例說明，該埋入式位元線的製作方法包含有下列步驟：

S1：於一基板10之表面定義複數平行設置的罩覆區域A1以及複數第一蝕刻區域A2，每一第一蝕刻區域A2形成於任二罩覆區域A1之間，請配合參閱「圖1A」所示，其中該罩覆區域A1之寬度大於該第一蝕刻區域A2之寬度，於本實施例中，為了進行後續製程的方便，該基板10包含有依序層疊的一半導體層11、一第一隔離層12、一蝕刻停止層13以及一第二隔離層14。該半導體層11之材質可為矽，該第一隔離層12與該第二隔離層14之材質為氮化矽，該蝕刻停止層13之材質為二氧化矽，並且於本實施例中，其係可以設置負光阻的方式於該基板10之表面沉積複數相互平行設置的光阻層20以形成複數該罩覆區域A1，由於負光阻的使用成本較低，因而可藉此降低整體製作成本，且該罩覆區域A1與該蝕刻區域之寬度比為3：1，而依據實施的需求，亦可調整該罩覆區域A1與該第一蝕刻區域A2之寬度比為3：2或5：1等，以依據實際需求調整。

S2：蝕刻位於該第一蝕刻區域A2的該基板10，請配合參閱「圖1B」所示，以形成複數對應該些第一蝕刻區域A2的第一溝渠15以及複數對應該罩覆區域A1的第一柱狀體16，由於該罩覆區域A1與該第一蝕刻區域A2的寬度差異，該第一柱狀體16的寬度便會等於該第一溝渠15的三倍 ，而具有較佳的支撐力以及應力承受度。

S3：於該第一溝渠15之兩側壁進行複數第一導電離子31的佈植，請配合參閱「圖1C」所示，使該第一柱狀體16的兩側分別形成一位元線30，於本實施例中，該第一導電離子31係為5A族元素如磷或砷等。

S4：填充一填充物33於該些第一溝渠15內，同「圖1C」所示，該填充物33之材質可為二氧化矽。

S5：於該些第一柱狀體16上分別形成一第二蝕刻區域A3(示於「圖1F」)，並使該第二蝕刻區域A3不相鄰接觸該些填充物33，且該第二蝕刻區域A3平行該第一蝕刻區域A2，請配合參閱「圖1D」至「圖1F」所示，步驟S5係包含有以下步驟：

S5A：蝕刻去除該第二隔離層14，如「圖1D」所示，使該填充物33凸出於該蝕刻停止層13上；

S5B：沿該蝕刻停止層13以及該填充物33的表面沉積一阻擋層40，如「圖1E」所示，並且於本實施例中，可利用原子層沉積(ALD)或分子層沉積(MLD)技術以線性沉積(Linear Deposition)的方式形成於該蝕刻停止層13與該填充物33的表面，該阻擋層40之材質係可相同於該蝕刻停止層13，而可為二氧化矽。

S5C：進行該阻擋層40及該蝕刻停止層13的回蝕刻(etch back)，如「圖1F」所示，而於該第一隔離層12之表面形成該第二蝕刻區域A3，由於該阻擋層40以及該蝕刻停止層13皆為相同材質，因此，進行回蝕刻時會一 併蝕刻一深度，使該第一隔離層12之表面顯露出來，而形成該第二蝕刻區域A3。此外，為了避免一相鄰區域A4一併受到後續製程的影響，可如「圖1G」所示，設置一遮蓋層41於該相鄰區域A4。

S6：蝕刻該第二蝕刻區域A3以形成複數第二溝渠17及複數間隔設置於該第二溝渠17之間的第二柱狀體18，如「圖1H」所示，使該些第二柱狀體18分別對應於該位元線30，以完成該些第二柱狀體18所對應的埋入式位元線30製備，其中，由於該填充物33的設置，而於蝕刻該第二蝕刻區域A3時提供應力支撐，而避免該第二柱狀體18之彎折或倒塌問題。

S7：於該第二溝渠17內對應該位元線30之位置進行複數第二導電離子32的佈植，如「圖2A」及「圖2B」所示，先行沉積該第二導電離子32，而後於該第二溝渠17內再次進行蝕刻，使該位元線30包含有該第一導電離子31以及該第二導電離子32，其中，該第二導電離子32可相同於該第一導電離子31之材質，或不相同於該第一導電離子31，視使用情況而定。由於該第一導電離子31並不一定會連接該第二溝渠17，因而必要時，需要額外進行該第二導電離子32的進行，使該位元線30可藉由分別製作的該第一導電離子31以及該第二導電離子32連通於該第一溝渠15以及該第二溝渠17。

完成上述步驟後，便可得到高深寬比的柱狀體結構以及埋入式的位元線30結構，以進行後續的字元線(word line)製作、研磨、製作電性接觸點以及電容的製作等 。

綜上所述，藉由本發明先行設計該罩覆區域之寬度大於該第一蝕刻區域之寬度的方式，配合兩段式的進行該第一溝渠與該第二溝渠的製作，以形成該第一柱狀體以及該第二柱狀體，因而具有下列優點：

一、形成具有高深寬比的該第二柱狀體，並提供足夠的應力於製作過程中支撐該第二柱狀體的強度，避免該第二柱狀體彎折或倒塌的狀況發生，藉此提高該第二柱狀體以及埋入式的該位元線的製程良率，並可應用未來小於40nm的製程技術中，以提昇產品的良率。

二、可利用負光阻方式進行蝕刻製程，而避免使用正光阻，以有效降低成本。

三、製程容易且簡單，有效達到降低成本之效果。

四、相同的製程方式亦可使用於字元線的製作中，而可有效縮小電子元件的特徵尺寸(feature size)。

因此本發明極具進步性及符合申請發明專利之要件，爰依法提出申請，祈 鈞局早日賜准專利，實感德便。

以上已將本發明做一詳細說明，惟以上所述者，僅為本發明之一較佳實施例而已，當不能限定本發明實施之範圍。即凡依本發明申請範圍所作之均等變化與修飾等，皆應仍屬本發明之專利涵蓋範圍內。

10‧‧‧基板

11‧‧‧半導體層

12‧‧‧第一隔離層

13‧‧‧蝕刻停止層

14‧‧‧第二隔離層

15‧‧‧第一溝渠

16‧‧‧第一柱狀體

17‧‧‧第二溝渠

18‧‧‧第二柱狀體

A1‧‧‧罩覆區域

A2‧‧‧第一蝕刻區域

A3‧‧‧第二蝕刻區域

A4‧‧‧相鄰區域

20‧‧‧光阻層

30‧‧‧位元線

31‧‧‧第一導電離子

32‧‧‧第二導電離子

33‧‧‧填充物

40‧‧‧阻擋層

41‧‧‧遮蓋層

圖1A~圖1H，為本發明一較佳實施例之製程示意圖。

圖2A~圖2B，為本發明另一較佳實施例之製程示意圖。

10‧‧‧基板

11‧‧‧半導體層

12‧‧‧第一隔離層

13‧‧‧蝕刻停止層

14‧‧‧第二隔離層

A1‧‧‧罩覆區域

A2‧‧‧第一蝕刻區域

20‧‧‧光阻層

Claims (10)

1. 一種埋入式位元線的製作方法，包含有下列步驟：S1：於一基板之表面定義複數平行設置的罩覆區域以及複數第一蝕刻區域，每一第一蝕刻區域形成於任二罩覆區域之間，其中該罩覆區域之寬度大於該第一蝕刻區域之寬度；S2：蝕刻位於該第一蝕刻區域的該基板，以形成複數對應該些第一蝕刻區域的第一溝渠以及複數對應該罩覆區域的第一柱狀體；S3：於該第一溝渠之兩側壁進行複數第一導電離子的佈植，而使該第一柱狀體的兩側分別形成一位元線；S4：填充一填充物於該些第一溝渠內；S5：於該些第一柱狀體上分別形成一第二蝕刻區域，並使複數該第二蝕刻區域不相鄰接觸該些填充物，且複數該第二蝕刻區域平行複數該第一蝕刻區域；以及S6：蝕刻複數該第二蝕刻區域以形成複數第二溝渠及複數第二柱狀體，並使該些第二柱狀體分別對應於該位元線。
2. 如申請專利範圍第1項所述之埋入式位元線的製作方法，其中該罩覆區域與該蝕刻區域之寬度比為3：1。
3. 如申請專利範圍第1項所述之埋入式位元線的製作方法，其中該基板包含有依序層疊的一半導體層、一第一隔離層、一蝕刻停止層以及一第二隔離層。
4. 如申請專利範圍第3項所述之埋入式位元線的製作方法，其中該半導體層之材質為矽，該第一隔離層與該第二隔離層之材質為氮化矽，該蝕刻停止層之材質為二氧化矽。
5. 如申請專利範圍第1項所述之埋入式位元線的製作方法，其中該填充物之材質為二氧化矽。
6. 如申請專利範圍第1項所述之埋入式位元線的製作方法，其中於步驟S1中，其係於該基板之表面沉積複數光阻層以形成複數該罩覆區域。
7. 如申請專利範圍第3項所述之埋入式位元線的製作方 法，其中於步驟S5中，係包含有以下步驟：S5A：蝕刻去除該第二隔離層，而使該填充物凸出於該蝕刻停止層上；S5B：沿該蝕刻停止層以及該填充物的表面沉積一阻擋層；S5C：進行該阻擋層及該蝕刻停止層的回蝕刻，而於該第一隔離層之表面形成該第二蝕刻區域。
8. 如申請專利範圍第7項所述之埋入式位元線的製作方法，其中於步驟S5B中，其係利用原子層沉積或分子層沉積技術進行該阻擋層之沉積。
9. 如申請專利範圍第1項所述之埋入式位元線的製作方法，其中於步驟S6之後，更具有一步驟S7：於該第二溝渠內對應該位元線之位置進行複數第二導電離子的佈植，而使該位元線包含有該第一導電離子以及該第二導電離子。
10. 如申請專利範圍第9項所述之埋入式位元線的製作方法，其中該第一導電離子及該第二導電離子之材質為5A族元素。