TWI615921B - 記憶體陣列中具有共平面數位線接觸結構及儲存節點接觸結構的半導體記憶體元件及其製作方法 - Google Patents

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Abstract

一種半導體記憶元件，包含半導體基材，具有主動區域及介於主動區域之間的溝渠絕緣區域。各主動區域沿著第一方向延伸。埋入字元線，位於半導體基材中，沿著第二方向延伸。各主動區域與兩條埋入字元線相交，將各主動區域區分為三部位: 一數位線接觸區及兩個記憶胞接觸區。第二方向不垂直於第一方向。數位線接觸結構，直接設於數位線接觸區上。儲存節點接觸結構，直接設於各記憶胞接觸區上。數位線接觸結構與儲存節點接觸結構位於共平面。數位線，位於半導體基材的主表面上，沿著第三方向延伸。數位線直接接觸數位線接觸結構。

Description

記憶體陣列中具有共平面數位線接觸結構及儲存節點接觸結構的半導體記憶體元件及其製作方法
本發明是有關於一種半導體元件及其製作方法，特別是關於一種半導體記憶體元件及其製作方法，其記憶體陣列中具有共平面且低電阻的數位線接觸結構及儲存節點接觸結構。
已知，動態隨機存取記憶體(DRAM)中，包含了大量的記憶胞，其中每一個記憶胞可以儲存一位元的資訊。一般而言，一個記憶胞是由一個電容以及一個電晶體構成。其中，電晶體的汲極或源極兩者其中之一是電連接至電容的一端，另一則是電連接至位元線(或數位線)。電晶體的閘極電極，則是電連接至字元線。此外，上述電容未與電晶體汲極或源極電連接的另一端，則是耦接一參考電壓(reference voltage)。為了正常運作，記憶體的各個元件構件之間須有適當的電連接。通常，上述各個元件構件之間的電連接，可以藉由製作於絕緣層中的接觸結構來完成。
隨著半導體製造技術的進步，半導體元件設計規範中限定的關鍵尺寸越來越小，提高了製造半導體元件時確保對準餘裕（alignment margin）的困難度，尤其是對於製作位在緊密相鄰的導線之間的接觸結構。數位線接觸插塞與數位線接觸區之間的接觸餘裕隨著半導體元件集成度提高而越來越小，使得未對準或疊對偏位的問題越可能發生。例如，目前製作記憶體元件時，常在記憶胞接觸區與數位線接觸結構的疊對對準、數位線與數位線接觸結構的疊對對準，以及儲存節點接觸結構與記憶胞接觸區的疊對對準上遭遇困難與限制。
此外，由於記憶體陣列的主動區域面積微縮，使得製作數位線接觸結構以及記憶胞接觸結構時，可著陸(landind)的面積也越來越小，造成接觸電阻大幅度的增加。尤其，發生未對準的情況時，接觸電阻增加的幅度會更為嚴重。
本發明目的在於提供一種改良的DRAM元件，包含由複數個單元尺寸為6F 2的記憶胞所構成的記憶體陣列，其中包含共平面且低電阻的數位線接觸結構以及儲存節點接觸結構。
本發明另一目的在於提供一改良的DRAM元件，包含埋入字元線以及數位線上電容 (capacitor-over-bit line, COB)結構。
本發明再另一目的在於提供一種包含共平面且低電阻的數位線接觸結構以及儲存節點接觸結構的DRAM元件的製作方法，製作上具有較大的接觸著陸餘裕。
本發明一方面提供一種半導體記憶元件，包含一半導體基材，其上具有複數個主動區域及介於該複數個主動區域之間的一溝渠絕緣區域。各該主動區域沿著一第一方向延伸。複數條埋入字元線，位於該半導體基材中，沿著一第二方向延伸。各該主動區域會與兩條該埋入字元線相交，將各該主動區域區分為三部位: 一數位線接觸區及兩個記憶胞接觸區。該第二方向不垂直於該第一方向。一數位線接觸結構，直接設於該數位線接觸區上。一儲存節點接觸結構，直接設於各該記憶胞接觸區上。該數位線接觸結構與該儲存節點接觸結構位於共平面。至少一數位線，位於該半導體基材的一主表面上，沿著一第三方向延伸。該數位線係直接接觸該數位線接觸結構。
根據本發明一實施例，該數位線接觸結構包含一數位線接觸插塞以及一直接位於該數位線插塞上的第一金屬插塞。該數位線接觸插塞的一表面積係大於該數位線接觸區的面積。一第一環形側壁子，在該數位線接觸插塞上，圍繞著該第一金屬插塞。
根據本發明一實施例，該儲存節點接觸結構包含一記憶胞接觸插塞以及一直接位於該記憶胞接觸插塞上的第二金屬插塞。該記憶胞接觸插塞的一表面積係大於各該記憶胞接觸區的面積。一第二環形側壁子，在該記憶胞接觸插塞上，圍繞著該第二金屬插塞。
本發明另一方面公開了一種製作半導體記憶元件的方法，包含提供一半導體基材，並形成複數個主動區域及將該複數個主動區域彼此隔離的一溝渠絕緣區域。該主動區域沿著一第一方向延伸。將該半導體基材覆蓋一插塞材料層，其中該插塞材料層直接接觸該主動區域。形成沿著一第二方向延伸的複數條埋入字元線。該埋入字元線貫穿該插塞材料層並伸入到該半導體基材中，如此將該插塞材料層切成介於該埋入字元線之間的複數條線型插塞圖案。各該主動區域與兩條該埋入字元線相交，將各該主動區域區分為三個部位：一數位線接觸區及兩個記憶胞接觸區。該第二方向不垂直該第一方向。於該線型插塞圖案與該主動區域上形成沿著該第一方向延伸的複數條線型光阻圖案。
根據本發明一實施例，進行一蝕刻製程，蝕刻未被該複數條線型光阻圖案覆蓋的該線型插塞圖案，如此將該線型插塞圖案切成數位線接觸插塞與記憶胞接觸插塞，該數位線接觸插塞與記憶胞接觸插塞分別位於該數位線接觸區及各該記憶胞接觸區上。蝕刻後於原處形成沿著該第二方向延伸且介於該數位線接觸插塞與記憶胞接觸插塞之間的凹陷溝槽。數位線接觸插塞與該記憶胞接觸插塞為共平面。
根據本發明一實施例，在進行該蝕刻製程蝕刻該線型插塞圖案之後，去除該線型光阻圖案。於該半導體基材上全面沉積一絕緣層。該絕緣層填滿該凹陷溝槽。將該凹陷溝槽以外的該絕緣層研磨掉，顯露出該數位線接觸插塞與記憶胞接觸插塞的上表面。
根據本發明一實施例，在將該凹陷溝槽以外的該絕緣層研磨掉之後，凹陷或蝕刻該數位線接觸插塞與記憶胞接觸插塞的上表面至一預定水平，使其低於該絕緣層的上表面，如此於各該數位線接觸插塞與記憶胞接觸插塞上形成一凹陷區域。分別於各該數位線接觸插塞與各該記憶胞接觸插塞上形成一第一環形側壁子及一第二環形側壁子。
根據本發明一實施例，在各該數位線接觸插塞與各該記憶胞接觸插塞上形成一第一環形側壁子及一第二環形側壁子之後，分別於該數位線接觸插塞與該記憶胞接觸插塞上形成一第一金屬插塞及一第二金屬插塞。形成至少一沿著一第三方向延伸的數位線，電連接位於該數位線接觸插塞上的該第一金屬插塞。該數位線包含一金屬層、一遮罩層，位於該金屬層上，及一側壁子，設於該數位線的兩相對側壁上。該金屬層在結構上與該第一金屬插塞為一體成型。該第一環形側壁子圍繞著該第一金屬插塞，該第二環形側壁子圍繞著該第二金屬插塞。
無庸置疑的，該領域的技術人士讀完接下來本發明較佳實施例的詳細描述與圖式後，均可了解本發明的目的。
接下來的詳細敘述須參照相關圖式所示內容，用來說明可依據本發明具體實行的實施例。這些實施例提供足夠的細節，可使此領域中的技術人員充分了解並具體實行本發明。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改應用在其他實施例上。
因此，接下來的詳細描述並非用來對本發明加以限制。本發明涵蓋的範圍由其權利要求界定。與本發明權利要求具同等意義者，也應屬本發明涵蓋的範圍。本發實施例所參照的附圖為示意圖，並未按比例繪製，且相同或類似的特徵通常以相同的附圖標記描述。
在本說明書中，“晶圓”與“基板”意指任何包含一暴露面，可依據本發明實施例所示在其上沉積材料，製作積體電路結構的結構物，例如重佈線層。須了解的是“基板”包含半導體晶圓，但並不限於此。"基板"在製程中也意指包含製作於其上的材料層的半導體結構物。"晶圓"與"基板"兩者均包含已摻雜或未摻雜的半導體、由基底或絕緣物支撐的磊晶半導體層，以及其他該領域技術人員所熟知的半導體結構。
在本說明書中，“水平”意指與本領域通常認知的半導體基底的主平面平行的平面，並不限於特定方位。“垂直”意指與前文定義的“水平”垂直的方向。另外，“上”、“下”、“底部”、“頂部”、“側面”、“高於”、“低於”、“之上”以及“之下”均是相對於前文定義的“水平”的方位的描述。
在本說明書中，特徵圖形的寬度被稱為關鍵尺寸(critical dimension, CD)或是最小特徵尺寸 (minimum feature size, F)。關鍵尺寸一般是指IC製造時，利用已知技術，例如微影製程，所製作出來的最小的幾何特徵的尺寸，例如連接線、接觸結構，或是溝渠的寬度。
本發明是關於一種改良的DRAM元件，包含由複數個單元尺寸為6F 2(例如3Fx2F)的記憶胞所構成的記憶體陣列，其中包含以自對準方式形成的共平面的記憶胞接觸插塞以及數位線接觸插塞。本發明提供的DRAM記憶胞以及DRAM元件，具有埋入字元線(buried word line, BWL)結構和數位線上電容(capacitor-over-bit line, COB)結構。數位線(或稱為位元線)是與位於各數位線接觸插塞上的金屬插塞一體成型。
第1圖至第30圖為根據本發明一實施例的示意圖，說明一種製作半導體記憶元件的方法。
請參考第1圖、第2A圖和第2B圖。第1圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成複數條埋入字元線(BWL)後的頂視圖。第2A圖和第2B圖分別為沿著第1圖中切線I-I’及II-II’的剖面示意圖。
首先，提供一半導體基材10，例如矽基底或矽晶圓，其中半導體基材10具有一主表面(或稱為上表面) 10a。接著，在半導體基材10中形成複數條長條、島狀的主動區域(active area, AA) 12，以及將主動區域12彼此區隔開的淺溝渠絕緣(shallow trench isolation, STI)結構14。
淺溝渠絕緣結構14可以用習知的技術形成。例如，以習知的微影製程在半導體基材10上形成一光阻圖案(圖未示)，定義出預計在半導體基材10中蝕刻出的溝渠圖案。接著，利用光阻圖案作為硬遮罩，進行一乾蝕刻製程，蝕刻半導體基材10，形成溝渠140。然後，移除光阻圖案，並以絕緣層，例如氧化矽，填滿溝渠140，因此形成淺溝渠絕緣結構14。可以利用研磨製程，例如化學機械研磨 (chemical mechanical polishing, CMP)移除溝渠140外多餘的絕緣層。
根據本發明一實施例，各主動區域12的長度方向是沿著一AA參考方向延伸。根據所述實施例，各主動區域12具有一長邊及一短邊，並且，長邊是與主動區域12的長度延伸方向(即AA參考方向)平行。AA參考方向與一X軸參考方向之間包夾的角度(一銳角)介於15至60度之間，但不限於此。
形成淺溝渠絕緣結構14之後，接著，在半導體基材10的上表面10a上全面性的形成一插塞材料層110以及一蓋層112。蓋層112是直接形成在插塞材料層110上。根據本發明一實施例，插塞材料層110可包含導電材料，例如摻雜多晶矽或金屬。其中，較佳為摻雜多晶矽。例如，插塞材料層110可以是利用平衡控制沉積(Balanced Controlled Deposition, BCD)法形成的摻雜多晶矽層，但不限於此。蓋層112可包含絕緣材料，例如氧化矽，但不限於此。
根據本發明一實施例，在沉積插塞材料層110之前，可以進行一蝕刻製程或一清潔製程，去除位於半導體基材10上表面10a上的任何墊層或原生氧化物層，以暴露出主動區域12的上表面。根據本發明一實施例，插塞材料層110直接接觸主動區域12的上表面。
接著，如第1圖和第2A圖所示，在半導體基材10中形成複數條(欄)線型埋入字元線 (buried word lines, BWLs) 16。複數條線型埋入字元線16是沿著一Y軸參考方向延伸，其中，各主動區域12與兩條埋入字元線16相交，將各主動區域12區分為三個部位: 一數位線接觸區12a以及兩個記憶胞接觸區(或電容著陸區) 12b，其中兩個記憶胞接觸區12b分別位於各主動區域12的兩端，而數位線接觸區12a是位於兩線型埋入字元線16之間。
埋入字元線16可以利用習知的技術形成，例如，以習知的微影製程在蓋層12上形成一光阻圖案(圖未示)，定義出預計在半導體基材10中蝕刻出的字元線溝渠。接著，利用光阻圖案作為硬遮罩，進行一乾蝕刻製程，蝕刻插塞材料層110、蓋層112、淺溝渠絕緣結構14以及半導體基材10，因而形成字元線溝渠160。複數條(欄)線型字元線溝渠160是沿著一Y軸參考方向延伸，並且穿過主動區域12以及淺溝渠絕緣結構14。
形成線型字元線溝渠160的同時，線型插塞圖案110’也以自對準的方式(即，不需要另外的光罩)形成在線型字元線溝渠160之間。各線型插塞圖案110’沿著Y軸參考方向上與數位線接觸區12a以及記憶胞接觸區12b完全重疊。各線型插塞圖案110’沿著Y軸參考方向與數位線接觸區12a以及記憶胞接觸區12b直接接觸。各線型插塞圖案110’也間隔地沿著Y軸參考方向與淺溝渠絕緣結構14直接接觸。
接著，如第2A圖所示，在各字元線溝渠160的內表面上形成一閘極介電層164，然後將一導電部位162嵌入到各字元線溝渠160的較低部位。導電部位162可包含一金屬層、複合金屬層、或導電材料層。導電部位162可包含，例如，氮化鈦 (titanium nitride, TiN)、鈦/氮化鈦 (titanium/titanium nitride, Ti/TiN)、氮化鎢 (tungsten nitride, WN)、鎢/氮化鎢 (tungsten/tungsten nitride, W/WN)、氮化鉭 (tantalum nitride, TaN)、鉭/氮化鉭 (tantalum/tantalum nitride, Ta/TaN)、氮化矽鈦 (titanium silicon nitride, TiSiN)、氮化矽鉭 (tantalum silicon nitride, TaSiN)、氮化矽鎢 (tungsten silicon nitride, WSiN)，或上述材料的組合。
導電部位162被閘極介電層164，例如是襯於各字元線溝渠160內側表面的氧化矽，以及一設於導電部位162上的絕緣層166密封住。至此，絕緣層166的上表面是與蓋層112的上表面齊平。絕緣層166可包含，例如，氧化矽、氮化矽或氮氧化矽，但不限於此。根據所述實施例，線型插塞圖案110’中的摻雜可擴散至主動區域12，因而形成源極或汲極區(為了簡化圖式，圖中並未繪示)。
請參考第3A圖和第3B圖。第3A圖和第3B圖為根據本發明另一實施例製作的三維(3D)接觸插塞的示意圖。如第3A圖和第3B圖所示，根據所述實施例，在沉積插塞材料層110之前，先將淺溝渠絕緣結構14的上表面凹陷至一低於各主動區域12的上表面的水平面，因而在淺溝渠絕緣結構14與主動區域12之間形成高度介於0至500埃(□)之間的落差。各主動區域12稍微凸出於淺溝渠絕緣結構14的上表面，使得各主動區域12的一側壁12c被顯露出來。凹陷溝渠絕緣結構14之後，接著，沉積插塞材料層110。各主動區域12顯露出來的側壁12c是與插塞材料層110直接接觸。藉由所述實施例的方法，可增加插塞材料層110與主動區域12的接觸面積。
繼續參考第3A圖和第3B圖。接著，在半導體基材10中形成複數條線型埋入字元線16。複數條線型埋入字元線16是沿著一Y軸參考方向延伸，其中，各主動區域12與兩條埋入字元線16相交，將各主動區域12區分為三個部位: 一數位線接觸區12a以及兩個記憶胞接觸區(或電容著陸區) 12b，其中兩個記憶胞接觸區12b各自位於各主動區域12的兩端，而數位線接觸區12a是位於兩線型埋入字元線16之間。
可以利用習知的技術形成埋入字元線16，例如，以習知的微影製程在蓋層12上形成一光阻圖案(圖未示)，定義出預計在半導體基材10中蝕刻出的字元線溝渠。接著，利用光阻圖案作為硬遮罩，進行一乾蝕刻製程，蝕刻插塞材料層110、蓋層112、淺溝渠絕緣結構14以及半導體基材10，因而形成字元線溝渠160。複數條(欄)線型字元線溝渠160是沿著一Y軸參考方向延伸，並且穿過主動區域12以及淺溝渠絕緣結構14。
形成線型字元線溝渠160的同時，線型插塞圖案110’也以自對準的方式(即，不需要另外的光罩)形成在線型字元線溝渠160之間。各線型插塞圖案110’沿著Y軸參考方向上與數位線接觸區12a以及記憶胞接觸區12b完全重疊。各線型插塞圖案110’沿著Y軸參考方向與數位線接觸區12a以及記憶胞接觸區12b直接接觸。各線型插塞圖案110’也間隔地沿著Y軸參考方向與淺溝渠絕緣結構14直接接觸。第3A圖和第3B圖所述實施接下來的步驟與第4圖至第29圖所述步驟類似。
請參考第4圖和第5圖。第4圖和第5圖為根據本發明一實施例的記憶體元件，於移除蓋層後，分別沿第1圖中切線I-I’及II-II’的剖面示意圖。如第4圖和第5圖所示，各導電部位162上方形成絕緣層166後，接著，進行一研磨製程，例如化學機械研磨(CMP)製程，移除蓋層112以及絕緣層166的一較上部位，因此顯露出插塞圖案110’的上表面。移除蓋層112後，顯露出來的插塞圖案110’的上表面與絕緣層166的上表面齊平。
請參考第6圖至第8圖。第6圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成沿著AA參考方向延伸的複數條線型光阻圖案202後的頂視圖。第7圖第8圖分別為沿著第6圖中切線I-I’及II-II’的剖面示意圖。如第6圖至第8圖所示，以化學機械研磨製程移除蓋層112後，接著，在插塞圖案110’的上表面以及絕緣層166的上表面上，形成複數條沿著AA參考方向延伸的線型光阻圖案202。各線型光阻圖案202與同樣沿著AA參考方向對齊排列的主動區域12完全重疊。
請參考第9圖至第11圖。第9圖為根據本發明一實施例的記憶體元件的記憶體陣列，於蝕刻掉未被複數條線型光阻圖案202覆蓋的線型插塞圖案110’後的頂視圖。第10圖和第11圖分別為沿著第9圖中切線I-I’及II-II’的剖面示意圖。如第9圖至第11圖所示，形成複數條沿著AA參考方向延伸的線型光阻圖案202後，接著，進行一非等向性乾蝕刻製程，蝕刻掉未被複數條線型光阻圖案202覆蓋的線型插塞圖案110’，如此將線型插塞圖案110’切割成數位線接觸插塞310與記憶胞接觸插塞410。未被複數條線型光阻圖案202覆蓋的線型插塞圖案110’被蝕刻移除後，部分淺溝渠絕緣結構14因此被顯露出來。上述蝕刻製程完成後，可以用本領域習知的方法移除線型光阻圖案202。
根據本發明一實施例，各數位線接觸區12a完全被各數位線接觸插塞310覆蓋，各記憶胞接觸區12b完全被各記憶胞接觸插塞410覆蓋。本發明特徵之一在於，數位線接觸插塞310與記憶胞接觸插塞410為共平面，並且是同時形成的。數位線接觸插塞310包含一上表面310a以及一底面310b。記憶胞接觸插塞410包含一上表面410a以及一底面410b。上表面310a與絕緣層166的上表面以及上表面410a齊平。底面310b與底面410b齊平。底面310b、底面410b和半導體基材10的上表面10a為共平面 (或者，大致上位於相同的水平面)。
如第9圖和第11圖所示，在蝕刻掉未被複數條線型光阻圖案202覆蓋的線型插塞圖案110’後，在原處形成間隔地介於數位線接觸插塞310與記憶胞接觸插塞410之間，並且沿著Y軸參考方向延伸排列的凹陷溝槽204。本發明另一特徵在於，各記憶胞接觸插塞410的表面積係大於各記憶胞接觸區12b的面積，並且各數位線接觸插塞310的表面積係大於各數位線接觸區12a的面積。
請參考第12圖和第13圖。第12圖和第13圖為根據本發明一實施例的記憶體元件，於移除複數條線型光阻圖案202，並以絕緣層206填滿凹陷溝槽204後，分別沿第9圖中切線I-I’及II-II’的剖面示意圖。如第12圖和第13圖所示，移除線型光阻圖案202後，接著，進行化學氣相沉積(chemical vapor deposition, CVD)或原子層沉積(atomic layer deposition, ALD)製程，在半導體基材10上全面性的沉積一絕緣層206。絕緣層206可包含氧化矽，但不限於此。絕緣層206填滿凹陷溝槽204。可利用化學機械研磨的方法，移除凹陷溝槽204以外多餘的絕緣層206，使數位線接觸插塞310以及記憶胞接觸插塞410顯露出來。至此，絕緣層206的上表面與數位線接觸插塞310以及記憶胞接觸插塞410的上表面齊平。
請參考第14圖至第16圖。第14圖為根據本發明一實施例的記憶體元件的記憶體陣列，於凹陷數位線接觸插塞310與記憶胞接觸插塞410的上表面，並分別於各數位線接觸插塞310與各記憶胞接觸插塞410上形成一環形側壁子520後的頂視圖。第15圖和第16圖分別為沿著第14圖中切線I-I’及II-II’的剖面示意圖。如第14圖至第16圖所示，將凹陷溝槽204以外的絕緣層206研磨掉之後，接著，凹陷數位線接觸插塞310與記憶胞接觸插塞410的上表面至一預定水平，使其低於絕緣層166以及絕緣層206的上表面，如此於各數位線接觸插塞310與記憶胞接觸插塞410上形成一凹陷區域510。
可藉由選擇性乾蝕刻製程，在蝕刻數位線接觸插塞310與記憶胞接觸插塞410的摻雜多晶矽時，選擇性地不蝕刻(或僅些微蝕刻)周圍的絕緣層116以及絕緣層206的氧化矽，如此將數位線接觸插塞310與記憶胞接觸插塞410的上表面凹陷至該預定水平。根據所述實施例，數位線接觸插塞310與記憶胞接觸插塞410在所述選擇性乾蝕刻後，剩餘的厚度可介於0到2000埃(□)之間。如第14圖清楚繪示出的，各凹陷區域510為平行四邊形，其中包含沿著AA參考方向的兩相對的絕緣層116的側壁，以及沿著Y軸參考方向的兩相對的絕緣層206的側壁。
根據本發明一實施例，各數位線接觸插塞310可進一步包含一中間金屬層310c。根據本發明一實施例，各記憶胞接觸插塞410可進一步包含一中間金屬層410c。形成中間金屬層310c以及410c的方法可例如全面性的沉積一金屬層，包含，但不限於，鎢、鈦、氮化鈦或鈷。所述金屬層完全填滿凹陷區域510。接著，蝕刻所述金屬層至顯露出絕緣層116以及絕緣層206。同樣地，凹陷所述金屬層的上表面至一預定水平，使其低於絕緣層166以及絕緣層206的上表面。
形成凹陷區域510後，接著，進行一沉積製程，例如化學氣相沉積製程或原子層沉積製程，全面性且共形地在半導體基材10上沉積一層側壁子材料層(圖未示)，例如氧化矽層。然後，進行一非等向性乾蝕刻製程，蝕刻該側壁子材料層直到顯露出中間金屬層310c以及中間金屬層410c的上表面，因此在凹陷區域510中形成一連續的環形側壁子520。如第15圖和第16圖所示，連續的環形側壁子520直接形成在中間金屬層310c以及中間金屬層410c的上表面上。
請參考第17圖至第19圖。第17圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成一沿著X軸參考方向延伸，並與數位線接觸插塞310電連接的數位線或位元線(BLs)後的頂視圖。第18圖和第19圖分別為沿著第17圖中切線I-I’及II-II’的剖面示意圖。如第17圖至第19圖所示，形成環形側壁子520後，接著，形成複數條(列)數位線(BLs)。各數位線(BL)沿著X軸參考方向延伸，並且與位於同一列上的數位線接觸插塞310電連接。各數位線(BL)可包含一金屬層610以及一直接位於該金屬層610上的遮罩層620。根據所述實施例，金屬層610可包含鎢、鈦、氮化鈦或類似者，但不限於此。
所述數位線(BL)可藉由習知的化學氣相沉積製程、物理氣相沉積製程、微影製程以及蝕刻製程形成。例如，首先，在半導體基材10上全面性的沉積一金屬層，例如鎢。所述金屬層填滿凹陷區域510。接著，在所述金屬層上沉積一硬遮罩層，例如氮化矽。然後，進行一微影製程，以在所述應遮罩層上形成一圖案化光阻層。繼續，再進行一乾蝕刻製程，蝕刻所述硬遮罩層以及所述金屬層，直到絕緣層166的上表面被顯露出來。
在形成數位線(BL)時，金屬插塞612以及金屬插塞614也同時形成於凹陷區域510中，並且分別直接位於中間金屬層310c以及中間金屬層410c的上表面上。值得注意的是，金屬插塞612是與各數位線(BL)的金屬層610一體形成。金屬插塞612僅嵌入在凹陷區域510中，並且，僅直接位於各中間金屬層310c上。金屬插塞614僅嵌入在凹陷區域510中，並且，僅直接位於各中間金屬層410c上。各環形側壁子520圍繞著直接位於中間金屬層310c以及中間金屬層410c上的各個金屬插塞612以及金屬插塞614。
如第18圖和第19圖所示，金屬插塞612與中間金屬層310c直接接觸，而金屬插塞614與中間金屬層410c直接接觸。金屬插塞612與中間金屬層310c可包含相同或不同的材料。金屬插塞614與中間金屬層410c可包含相同或不同的材料。在一些實施例中，當數位線接觸插塞310與記憶胞接觸插塞410都包含多晶矽時，在數位線接觸插塞310與中間金屬層310c 之間、記憶胞接觸插塞410與中間金屬層410c之間，可形成一金屬矽化物層(圖未示)。
根據所述實施例，金屬插塞612的上表面低於絕緣層166以及環形側壁子520的上表面，以確保金屬插塞612與金屬插塞614之間的隔離。根據所述實施例，金屬插塞612是藉由絕緣層206以及環形側壁子520與金屬插塞614隔離。根據所述實施例，金屬插塞612以及金屬插塞614為共平面並且以同一金屬層製作而得。
金屬插塞612與數位線接觸插塞310構成一低電阻的數位線接觸結構(bit-line contact, BC)，電連接各自的數位線(BL)以及數位線接觸區12a。金屬插塞614與記憶胞接觸插塞410構成一低電阻的記憶胞接觸結構(Storage node contact, SNC)，電連接各自的電容的儲存節點以及記憶胞接觸12b。數位線接觸結構(BC)與記憶胞接觸結構(SNC)共平面。
導入中間金屬層310c以及410c的優點在於，可以得到金屬層與多晶矽(即數位線接觸插塞310和記憶胞接觸插塞410)之間最大的接觸面積，因此具有較低的接觸電阻。根據本發明一實施例，本發明結構上的特徵之一在於，所述數位線接觸結構(BC)與記憶胞接觸結構(SNC)都包含一多晶矽層(即，數位線接觸插塞310和記憶胞接觸插塞410)，以及兩金屬層(即，中間金屬層310c與金屬插塞612；中間金屬層410c與金屬插塞614)。所述兩金屬層可包含相同或不同的材料。中間金屬層310c與中間金屬層410c為共平面。金屬插塞612與金屬插塞614共平面。
請參考第20圖至第22圖。第20圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成側壁子630、層間介電層(ILD)660之後的頂視圖。第21圖和第22圖分別為沿著第20圖中切線I-I’及II-II’的剖面示意圖。如第20圖至第22圖所示，數位線(或位元線, BLs)以及金屬插塞612、614形成之後，接著，在各數位線(BL)的相對兩側壁上形成側壁子630，例如氮化矽側壁子。形成側壁子630的步驟，例如，可包含在半導體基材10上全面性且共形的沉積一層氮化矽層，接著以乾蝕刻製程蝕刻所述氮化矽層。側壁子630是數位線(BL)的絕緣結構。
接著，全面性的在半導體基材10上形成一層間介電層(inter layer dielectric, ILD) 660，例如旋塗式介電層(spin on dielectric, SOD)或是由TEOS形成的氧化物層。層間介電層660填滿數位線(BL)之間的間隙，並且覆蓋住數位線的上表面。然後，進行一研磨製程，例如化學機械研磨製程，研磨層間介電層660直到數位線(BL)的上表面顯露出來，更具體的說，直到遮罩層620的上表面顯露出來。層間介電層660覆蓋並且直接接觸側壁子630、絕緣層166、環形側壁子520以及金屬插塞614。
請參考第23圖至第25圖。第23圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成線型光阻圖案700後的頂視圖。第24圖和第25圖分別為沿著第20圖中切線I-I’及II-II’的剖面示意圖。如第23圖至第25圖所示，形成層間介電層660後，接著，在層間介電層660以及遮罩層620上，形成複數條沿著Y軸參考方向延伸的線型光阻圖案700。根據所述實施例，線型光阻圖案700直接設置在埋入字元線(BWLs)上，並且個別與埋入字元線對齊。位於線型光阻圖案700 之間的線型開口702沿著Y軸參考方向延伸，並且暴露出部分的層間介電層660以及遮罩層620。
接著，利用線型光阻圖案700、遮罩層620以及側壁子630作為蝕刻應遮罩，進行一非等向性乾蝕刻製程，選擇性地蝕刻掉未被線型光阻圖案700覆蓋的層間介電層660，因此在層間介電層660中以自對準的方式形成儲存節點溝渠710。儲存節點溝渠710的邊界大致上是由線型光阻圖案700以及側壁子630決定。部分金屬插塞614、部分環形側壁子520以及部份絕緣層206自各儲存節點溝渠710的底部顯露出來。形成儲存節點溝渠710後，可用習知的方法移除線型光阻圖案700。
在一些實施例中，於儲存節點溝渠710的底部顯露出來的環形側壁子520以及絕緣層206的上表面，可低於顯露出來的金屬插塞614的上表面，以進一步顯露出金屬插塞614的一垂直側壁。
請參考第26圖至第28圖。第26圖為根據本發明一實施例的記憶體元件的記憶體陣列，於儲存節點溝渠710中形成儲存節點820後的頂視圖。第27圖和第28圖分別為沿著第26圖中切線I-I’及II-II’的剖面示意圖。如第26圖至第28圖所示，在層間介電層660中形成儲存節點溝渠710後，接著，在各儲存節點溝渠710中形成儲存節點820。形成儲存節點820的步驟包含，例如，全面性的在半導體基材10上沉積一多晶矽層，例如摻雜多晶矽層。所述多晶矽層填滿儲存節點溝渠710並且覆蓋住數位線(BL)。然後，進行一研磨製程，例如化學機械研磨製程，移除儲存節點溝渠710外多餘的多晶矽層，並且顯露出遮罩層620的上表面。至此，儲存節點820的上表面與遮罩層620的上表面齊平。儲存節點820與金屬插塞614電連接。
第29圖和第30圖為根據本發明一實施例的記憶體元件，在各儲存節點820上形成電容後，分別沿著第26圖中切線I-I’及II-II’的剖面示意圖。如第29圖和第30圖所示，形成儲存節點820後，接著，在各儲存節點820上形成一電容900。本領域技術人員應可了解，圖中繪示的電容900結構以方便說明為目的，電容900的結構並不以此為限。例如，電容900可包含一底電極902、一電容介電層904，以及一頂電極906。本發明也可採用其他型態的電容結構。
第31A圖和第31B圖為根據本發明另一實施例製作的三維接觸插塞的示意圖。第31A圖和第31B圖分別為沿著第26圖中切線I-I’及II-II’的剖面示意圖，說明根據本發明另一實施例，在各儲存節點820上形成電容後的記憶體元件。
參考前文第3A圖和第3B圖的說明，在凹陷淺溝渠絕緣結構14之後，接著，沉積插塞材料層110。各主動區域12顯露出來的側壁12c與插塞材料層110直接接觸。第31A圖和第31B圖說明所述實施例在儲存節點820上形成電容900後的新穎的三維接觸結構。
根據所述實施例，數位線接觸結構(BC)以及記憶胞接觸結構(SNC)都是三維的接觸結構。各個數位線接觸區12a以及記憶胞接觸區12b可包含4個側壁12c。數位線接觸插塞310與記憶胞接觸插塞410各別與數位線接觸區12a以及記憶胞接觸區12b的側壁12c直接接觸。所述三維的接觸結構可增加數位線接觸插塞310與數位線接觸區12a之間、記憶胞接觸插塞410與記憶胞接觸區12b之間的接觸面積。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 10 </td><td> 半導體基材 </td><td> 410b </td><td> 底面 </td></tr><tr><td> 10a </td><td> 上表面 </td><td> 410c </td><td> 中間金屬層 </td></tr><tr><td> 12 </td><td> 主動區域 </td><td> 510 </td><td> 凹陷區域 </td></tr><tr><td> 12a </td><td> 數位線接觸區 </td><td> 520 </td><td> 環形側壁子 </td></tr><tr><td> 12b </td><td> 記憶胞接觸區 </td><td> 610 </td><td> 金屬層 </td></tr><tr><td> 12c </td><td> 側壁 </td><td> 612 </td><td> 金屬插塞 </td></tr><tr><td> 14 </td><td> 淺溝渠絕緣結構 </td><td> 614 </td><td> 金屬插塞 </td></tr><tr><td> 16 </td><td> 埋入字元線(BWL) </td><td> 620 </td><td> 遮罩層 </td></tr><tr><td> 110 </td><td> 插塞材料層 </td><td> 630 </td><td> 側壁子 </td></tr><tr><td> 110' </td><td> 線型插塞圖案 </td><td> 660 </td><td> 層間介電層 </td></tr><tr><td> 112 </td><td> 蓋層 </td><td> 700 </td><td> 線型光阻圖案 </td></tr><tr><td> 140 </td><td> 溝渠 </td><td> 702 </td><td> 線型開口 </td></tr><tr><td> 160 </td><td> 字元線溝渠 </td><td> 710 </td><td> 儲存節點溝渠 </td></tr><tr><td> 162 </td><td> 導電部位 </td><td> 820 </td><td> 儲存節點 </td></tr><tr><td> 164 </td><td> 閘極介電層 </td><td> 900 </td><td> 電容 </td></tr><tr><td> 166 </td><td> 絕緣層 </td><td> 902 </td><td> 底電極 </td></tr><tr><td> 202 </td><td> 線型光阻圖案 </td><td> 904 </td><td> 電容介電層 </td></tr><tr><td> 204 </td><td> 凹陷溝槽 </td><td> 906 </td><td> 頂電極 </td></tr><tr><td> 206 </td><td> 絕緣層 </td><td> AA </td><td> 參考方向 </td></tr><tr><td> 310 </td><td> 數位線接觸插塞 </td><td> BC </td><td> 數位線接觸 </td></tr><tr><td> 310a </td><td> 上表面 </td><td> BL </td><td> 數位線 </td></tr><tr><td> 310b </td><td> 底面 </td><td> SNC </td><td> 記憶胞接觸 </td></tr><tr><td> 310c </td><td> 中間金屬層 </td><td> X </td><td> 參考方向 </td></tr><tr><td> 410 </td><td> 記憶胞接觸插塞 </td><td> Y </td><td> 參考方向 </td></tr><tr><td> 410a </td><td> 上表面 </td><td> θ </td><td> 角度 </td></tr></TBODY></TABLE>
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。 第1圖至第29圖為根據本發明一實施例的示意圖，說明一種製作半導體記憶元件的方法，其中: 第1圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成複數欄埋入字元線後的頂視圖； 第2A圖和第2B圖分別為沿著第1圖中切線I-I’及II-II’的剖面示意圖； 第3A圖和第3B圖為根據本發明另一實施例製作的三維(3D)接觸插塞的示意圖；其中第3A圖和第3B圖分別為沿著第1圖中切線I-I’及II-II’的剖面示意圖； 第4圖和第5圖為根據本發明一實施例的記憶體元件，於移除蓋層後，分別沿第1圖中切線I-I’及II-II’的剖面示意圖； 第6圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成沿著AA參考方向的複數條線型光阻圖案後的頂視圖； 第7圖第8圖分別為沿著第6圖中切線I-I’及II-II’的剖面示意圖； 第9圖為根據本發明一實施例的記憶體元件的記憶體陣列，於蝕刻未被複數條線型光阻圖案覆蓋的線型插塞圖案後的頂視圖； 第10圖和第11圖分別為沿著第9圖中切線I-I’及II-II’的剖面示意圖； 第12圖和第13圖為根據本發明一實施例的記憶體元件，在移除複數條線型光阻圖案，並且用絕緣層填滿凹陷溝槽後，分別沿第9圖中切線I-I’及II-II’的剖面示意圖； 第14圖為根據本發明一實施例的記憶體元件的記憶體陣列，於凹陷數位線接觸插塞與記憶胞接觸插塞的上表面，並且分別於各數位線接觸插塞與各記憶胞接觸插塞上形成一環形側壁子後的頂視圖； 第15圖和第16圖分別為沿著第14圖中切線I-I’及II-II’的剖面示意圖； 第17圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成一沿著X軸參考方向延伸並且電連接數位線接觸插塞的數位線或位元線(BLs)後的頂視圖； 第18圖和第19圖分別為沿著第17圖中切線I-I’及II-II’的剖面示意圖； 第20圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成側壁子以及層間介電層(ILD)後的頂視圖； 第21圖和第22圖分別為沿著第20圖中切線I-I’及II-II’的剖面示意圖； 第23圖為根據本發明一實施例的記憶體元件的記憶體陣列，於形成另一線型光阻圖案後的頂視圖； 第24圖和第25圖分別為沿著第20圖中切線I-I’及II-II’的剖面示意圖； 第26圖為根據本發明一實施例的記憶體元件的記憶體陣列，於儲存節點溝渠中形成儲存節點後的頂視圖； 第27圖和第28圖分別為沿著第26圖中切線I-I’及II-II’的剖面示意圖； 第29圖和第30圖為根據本發明一實施例的記憶體元件，在各儲存節點上形成電容後，分別沿著第26圖中切線I-I’及II-II’的剖面示意圖； 第31A圖和第31B圖為根據本發明另一實施例，製作三維接觸插塞的示意圖，其中，第31A圖和第31B圖分別為沿著第26圖中切線I-I’及II-II’的剖面示意圖。 須注意的是所有圖式均為示意圖，以說明和製圖方便為目的，相對尺寸及比例都經過調整。相同的符號在不同的實施例中代表相對應或類似的特徵。
<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 10 </td><td> 半導體基材 </td><td> 310 </td><td> 數位線接觸插塞 </td></tr><tr><td> 10a </td><td> 上表面 </td><td> 310c </td><td> 中間金屬層 </td></tr><tr><td> 12 </td><td> 主動區域 </td><td> 410 </td><td> 記憶胞接觸插塞 </td></tr><tr><td> 12a </td><td> 數位線接觸區 </td><td> 410c </td><td> 中間金屬層 </td></tr><tr><td> 12b </td><td> 記憶胞接觸區 </td><td> 510 </td><td> 凹陷區域 </td></tr><tr><td> 12c </td><td> 側壁 </td><td> 520 </td><td> 環形側壁子 </td></tr><tr><td> 14 </td><td> 淺溝渠絕緣結構 </td><td> 610 </td><td> 金屬層 </td></tr><tr><td> 16 </td><td> 埋入字元線(BWL) </td><td> 612 </td><td> 金屬插塞 </td></tr><tr><td> 140 </td><td> 溝渠 </td><td> 614 </td><td> 金屬插塞 </td></tr><tr><td> 160 </td><td> 字元線溝渠 </td><td> 620 </td><td> 遮罩層 </td></tr><tr><td> 162 </td><td> 導電部位 </td><td> BC </td><td> 數位線接觸結構 </td></tr><tr><td> 164 </td><td> 閘極介電層 </td><td> BL </td><td> 數位線 </td></tr><tr><td> 166 </td><td> 絕緣層 </td><td> SNC </td><td> 記憶胞接觸結構 </td></tr></TBODY></TABLE>

Claims (45)

  1. 一種半導體記憶元件，包含：一半導體基材，其上具有複數個主動區域及介於該複數個主動區域之間的一溝渠絕緣區域，其中各該主動區域具有一長邊及一短邊，該長邊沿著一第一方向延伸；複數條埋入字元線，位於該半導體基材中，沿著一第二方向延伸，其中各該主動區域與兩條該埋入字元線相交，將各該主動區域區分為三個部位：一數位線接觸區及兩個記憶胞接觸區，其中該第二方向不垂直該第一方向；一數位線接觸結構，直接設於該數位線接觸區上，其中該數位線接觸結構包含一數位線接觸插塞及直接位於該數位線接觸插塞上的一第一金屬插塞；一儲存節點接觸結構，直接設於各該兩個記憶胞接觸區上，其中該數位線接觸結構與該儲存節點接觸結構位於共平面；以及至少一數位線，位於該半導體基材的一主表面上，沿著一第三方向延伸，其中該數位線係直接接觸該數位線接觸結構，其中該數位線包含一金屬層、一遮罩層，位於該金屬層上，及側壁子(sidewall spacers)，設於該數位線的兩相對側壁上，其中結構上該金屬層與該第一金屬插塞為一體成型，其中該儲存節點接觸結構包含一記憶胞接觸插塞及直接位於該記憶胞接觸插塞上的一第二金屬插塞，其中該記憶胞接觸插塞包含一第二多晶矽層及位於該第二多晶矽層上的一第二中間金屬層，其中該第二金屬插塞係直接接觸該第二中間金屬層。
  2. 如申請專利範圍第1項所述的半導體記憶元件，其中該第三方向係垂直該第二方向。
  3. 如申請專利範圍第1項所述的半導體記憶元件，其中該埋入字元線係被埋入在該半導體基材的該主表面下。
  4. 如申請專利範圍第1項所述的半導體記憶元件，其中該數位線接觸插塞包含一第一多晶矽層及位於該第一多晶矽層上的一第一中間金屬層，其中該第一金屬插塞係直接接觸該第一中間金屬層。
  5. 如申請專利範圍第4項所述的半導體記憶元件，其中該第一金屬插塞與該第一中間金屬層係由同一材料所構成者。
  6. 如申請專利範圍第4項所述的半導體記憶元件，其中該第一金屬插塞與該第一中間金屬層係由不同材料所構成者。
  7. 如申請專利範圍第1項所述的半導體記憶元件，其中該數位線接觸插塞的一表面積係大於該數位線接觸區的面積。
  8. 如申請專利範圍第1項所述的半導體記憶元件，其中另包含一第一環形側壁子，在該數位線接觸插塞上，圍繞著該第一金屬插塞。
  9. 如申請專利範圍第1項所述的半導體記憶元件，其中該金屬層與該第一金屬插塞包含鎢。
  10. 如申請專利範圍第9項所述的半導體記憶元件，其中該數位線接觸插塞包含多晶矽。
  11. 如申請專利範圍第1項所述的半導體記憶元件，其中該第二金屬插塞與該第二中間金屬層係由同一材料所構成者。
  12. 如申請專利範圍第1項所述的半導體記憶元件，其中該第二金屬插塞與該第二中間金屬層係由不同材料所構成者。
  13. 如申請專利範圍第1項所述的半導體記憶元件，其中該記憶胞接觸插塞的一表面積係大於各該記憶胞接觸區的面積。
  14. 如申請專利範圍第1項所述的半導體記憶元件，其中另包含一第二環形側壁子，在該記憶胞接觸插塞上，圍繞著該第二金屬插塞。
  15. 如申請專利範圍第1項所述的半導體記憶元件，其中該第二金屬插塞包含鎢。
  16. 如申請專利範圍第15項所述的半導體記憶元件，其中該記憶胞接觸插塞包含多晶矽。
  17. 如申請專利範圍第1項所述的半導體記憶元件，其中另包含一儲存節點，直接接觸該儲存節點接觸結構。
  18. 如申請專利範圍第17項所述的半導體記憶元件，其中該儲存節點係埋在一層間介電層中，其中該層間介電層具有一上表面，其與該遮罩層的一上 表面齊平。
  19. 如申請專利範圍第18項所述的半導體記憶元件，其中該儲存節點係直接接觸該側壁子。
  20. 如申請專利範圍第1項所述的半導體記憶元件，其中該數位線接觸結構的一底面係與該儲存節點接觸結構的一底面為共平面。
  21. 如申請專利範圍第20項所述的半導體記憶元件，其中該數位線接觸結構的該底面、該儲存節點接觸結構的該底面及該半導體基材的該主表面為共平面。
  22. 如申請專利範圍第1項所述的半導體記憶元件，其中各該埋入字元線包含一導電部位，嵌入在該半導體基材的該主表面下、一閘極介電層，介於該導電部位與該半導體基材之間，及一絕緣層，設於該導電部位上。
  23. 如申請專利範圍第1項所述的半導體記憶元件，其中該溝渠絕緣區域的一上表面係低於該數位線接觸區的一上表面與該記憶胞接觸區的一上表面，其中該數位線接觸結構係直接接觸該數位線接觸區的一側壁，而該儲存節點接觸結構係直接接觸各該記憶胞接觸區的一側壁。
  24. 一種製作半導體記憶元件的方法，包含：提供一半導體基材，其上具有複數個主動區域及將該複數個主動區域彼此隔離的一溝渠絕緣區域，其中該主動區域沿著一第一方向延伸； 將該半導體基材覆蓋一插塞材料層，其中該插塞材料層直接接觸該主動區域；形成沿著一第二方向延伸的複數條埋入字元線，其中該埋入字元線貫穿該插塞材料層並伸入到該半導體基材中，如此將該插塞材料層切成介於該埋入字元線之間的複數條線型插塞圖案，其中各該主動區域與兩條該埋入字元線相交，將各該主動區域區分為三個部位：一數位線接觸區及兩個記憶胞接觸區，其中該第二方向不垂直該第一方向；於該線型插塞圖案與該主動區域上形成沿著該第一方向延伸的複數條線型光阻圖案；以及進行一蝕刻製程，蝕刻未被該複數條線型光阻圖案覆蓋的該線型插塞圖案，如此將該線型插塞圖案切成數位線接觸插塞與記憶胞接觸插塞，該數位線接觸插塞與記憶胞接觸插塞分別位於該數位線接觸區及各該記憶胞接觸區上，其中凹陷溝槽沿著該第二方向延伸形成且介於該數位線接觸插塞與記憶胞接觸插塞之間的。
  25. 如申請專利範圍第24項所述的製作半導體記憶元件的方法，其中該數位線接觸插塞與該記憶胞接觸插塞為共平面。
  26. 如申請專利範圍第24項所述的製作半導體記憶元件的方法，其中在進行該蝕刻製程，蝕刻該線型插塞圖案之後，該方法另包含：去除該線型光阻圖案；於該半導體基材上全面沉積一絕緣層，其中該絕緣層填滿該凹陷溝槽；以及將該凹陷溝槽以外的該絕緣層研磨掉，顯露出該數位線接觸插塞與記憶胞 接觸插塞的上表面。
  27. 如申請專利範圍第26項所述的製作半導體記憶元件的方法，其中在將該凹陷溝槽以外的該絕緣層研磨掉之後，該方法另包含：凹陷該數位線接觸插塞與記憶胞接觸插塞的上表面，至一預定水平，使其低於該絕緣層的上表面，如此於各該數位線接觸插塞與記憶胞接觸插塞上形成一凹陷區域；以及分別於各該數位線接觸插塞與各該記憶胞接觸插塞上形成一第一環形側壁子及一第二環形側壁子。
  28. 如申請專利範圍第26項所述的製作半導體記憶元件的方法，其中各該數位線接觸插塞包含一第一中間金屬層，各該記憶胞接觸插塞包含一第二中間金屬層。
  29. 如申請專利範圍第27項所述的製作半導體記憶元件的方法，其中於各該數位線接觸插塞與各該記憶胞接觸插塞上形成該第一環形側壁子及該第二環形側壁子之後，該方法另包含有：分別於該數位線接觸插塞與該記憶胞接觸插塞上形成一第一金屬插塞及一第二金屬插塞；以及形成至少一數位線，沿著一第三方向延伸，電連接位於該數位線接觸插塞上的該第一金屬插塞，其中該數位線包含一金屬層、一遮罩層，位於該金屬層上，及一側壁子，設於該數位線的兩相對側壁上，其中結構上該金屬層與該第一金屬插塞為一體成型。
  30. 如申請專利範圍第27項所述的製作半導體記憶元件的方法，其中該第一環形側壁子圍繞著該第一金屬插塞，該第二環形側壁子圍繞著該第二金屬插塞。
  31. 如申請專利範圍第24項所述的製作半導體記憶元件的方法，其中在將該半導體基材覆蓋該插塞材料層之前，將該溝渠絕緣區域的上表面凹陷至一低於各該主動區域的上表面的水平面，其中該插塞材料層係直接接觸各該主動區域因為該溝渠絕緣區域的上表面凹陷而被顯露出來的一側壁。
  32. 一種半導體記憶元件，包含：一半導體基材，其上具有複數個主動區域及介於該複數個主動區域之間的一溝渠絕緣區域，其中各該主動區域具有一長邊及一短邊，該長邊沿著一第一方向延伸；複數條埋入字元線，位於該半導體基材中，沿著一第二方向延伸，其中各該主動區域與兩條該埋入字元線相交，將各該主動區域區分為三個部位：一數位線接觸區及兩個記憶胞接觸區，其中該第二方向不垂直該第一方向，其中該數位線接觸區具有一上表面及四個側壁，且各該兩個記憶胞接觸區具有一上表面及四個側壁，其中該數位線接觸區的上表面與各該記憶胞接觸區的上表面共平面；一數位線接觸結構，直接設於該數位線接觸區上，其中該數位線接觸結構係直接接觸該數位線接觸區的上表面及四個側壁；一儲存節點接觸結構，直接設於各該兩個記憶胞接觸區上，其中該儲存節點接觸結構係直接接觸各該兩個記憶胞接觸區的上表面及四個側壁，其中該數位線接觸結構與該儲存節點接觸結構位於共平面；以及 至少一數位線，位於該半導體基材的一主表面上，沿著一第三方向延伸，其中該數位線係直接接觸該數位線接觸結構。
  33. 如申請專利範圍第32項所述的半導體記憶元件，其中該數位線接觸結構包含一數位線接觸插塞及直接位於該數位線接觸插塞上的一第一金屬插塞。
  34. 如申請專利範圍第33項所述的半導體記憶元件，其中該數位線接觸插塞包含一第一多晶矽層及位於該第一多晶矽層上的一第一中間金屬層，其中該第一金屬插塞係直接接觸該第一中間金屬層。
  35. 如申請專利範圍第34項所述的半導體記憶元件，其中該第一金屬插塞與該第一中間金屬層係由同一材料所構成者。
  36. 如申請專利範圍第34項所述的半導體記憶元件，其中該第一金屬插塞與該第一中間金屬層係由不同材料所構成者。
  37. 如申請專利範圍第33項所述的半導體記憶元件，其中僅該數位線接觸插塞直接接觸該數位線接觸區的上表面及四個側壁。
  38. 如申請專利範圍第33項所述的半導體記憶元件，其中該儲存節點接觸結構包含一記憶胞接觸插塞及直接位於該記憶胞接觸插塞上的一第二金屬插塞。
  39. 如申請專利範圍第38項所述的半導體記憶元件，其中該記憶胞接觸插塞包含一第二多晶矽層及位於該第二多晶矽層上的一第二中間金屬層，其中該第二金屬插塞係直接接觸該第二中間金屬層。
  40. 如申請專利範圍第39項所述的半導體記憶元件，其中該第二金屬插塞與該第二中間金屬層係由同一材料所構成者。
  41. 如申請專利範圍第39項所述的半導體記憶元件，其中該第二金屬插塞與該第二中間金屬層係由不同材料所構成者。
  42. 如申請專利範圍第38項所述的半導體記憶元件，其中僅該記憶胞接觸插塞直接接觸各該記憶胞接觸區的上表面及四個側壁。
  43. 如申請專利範圍第38項所述的半導體記憶元件，其中該數位線接觸插塞與該記憶胞接觸插塞位於共平面。
  44. 如申請專利範圍第38項所述的半導體記憶元件，其中該第一金屬插塞與該第二金屬插塞位於共平面。
  45. 如申請專利範圍第32項所述的半導體記憶元件，其中該溝渠絕緣區域的一上表面係低於該數位線接觸區的一上表面與該記憶胞接觸區的一上表面，使得該數位線接觸結構直接接觸該數位線接觸區的四個側壁，而該儲存節點接觸結構直接接觸各該記憶胞接觸區的四個側壁。
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