JP2014056867A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】第１の導電膜をエッチバックする際、第１の溝部の底面及び第２の溝部の側面よりなる段差部を検出することで正確にエッチングを制御し、第２の溝部の一部に第１の導電膜を残存させる。これにより、導電膜の高さばらつきを小さくする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１の幅Ｗ１を有する第１の溝部５１を形成する工程と、第１の幅Ｗ１よりも狭い第２の幅Ｗ２を有する第２の溝部５２を形成することで、第１の溝部５１、第２の溝部５２、及び段差部５４を有する溝１５を形成する工程と、溝１５の内面を覆う絶縁膜１６を形成する工程と、絶縁膜１６が形成された溝内に第１および第２の溝部を埋め込む第１の導電膜５６を成膜する工程と、第１の導電膜５６をエッチバックすることで第２の溝部５２の一部に第１の導電膜５６を残存させる工程と、を含む。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しない虞が生じている。

このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。特に、半導体基板の主面に対して垂直方向に延びるピラーをチャネルとして用いるタイプの縦型トランジスタ（「３次元トランジスタ」ともいう）は、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である。

上記縦型トランジスタを半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））のセルトランジスタとして用いる場合、一方の不純物拡散領域がビット線に接続され、他方の不純物拡散領域が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。通常、セルキャパシタ等の記憶素子は、セルトランジスタの上方に配置されることから、ピラーの上部に記憶素子が接続され、ピラーの下部にビット線が接続されることになる。つまり、半導体基板にビット線を埋め込み形成する必要がある（例えば、特許文献１参照。）。

特開２０１２−０５４４１５号公報

図１８Ａ、図１８Ｂ、及び図１８Ｃは、埋め込みビット線の形成方法を説明するための断面図である。ここで、図１８Ａ、図１８Ｂ、及び図１８Ｃを参照して、埋め込みビット線の形成方法について説明する。

始めに、図１８Ａに示す工程では、半導体基板２０１の表面２０１ａに、シリコン窒化膜よりなり、かつ溝状の開口部２０４を有したマスク２０２を形成する。次いで、マスク２０２を介した、ドライエッチングにより、開口部２０４から露出された半導体基板２０１に、一定の幅Ｗとされた溝２０３を形成する。

次いで、図１８Ｂに示す工程では、開口部２０４の側面及び溝２０３の内面を覆うシリコン酸化膜２０５を形成する。次いで、シリコン酸化膜２０５を介して、溝２０３を埋め込む導電膜２０６（例えば、ポリシリコン膜）を形成する。

次いで、図１８Ｃに示す工程では、ドライエッチングにより、図１８Ｂに示す導電膜２０６をエッチバックして、溝２０３の底部に所定の高さＨとされた導電膜２０６を残存させることで、導電膜２０６よりなる埋め込みビット線２０７を形成する。

なお、図１８Ａ、図１８Ｂ、及び図１８Ｃでは、１つの溝２０３のみを図示しているが、実際には、半導体基板２０１には、複数の溝２０３が形成され、各溝２０３に埋め込みビット線２０７が形成される。

しかしながら、図１８Ａ、図１８Ｂ、及び図１８Ｃに示す埋め込みビット線２０７の形成方法では、溝２０３全体を埋め込むように導電膜２０６を形成した後、導電膜２０６をエッチバックしていたため、エッチバック時間（ドライエッチングする時間）が長くなってしまう。これにより、複数の溝２０３に形成される埋め込みビット線２０７の高さＨばらつきが大きくなるため、半導体装置の特性にばらつきが生じてしまうという問題があった。

なお、溝に導電膜を埋め込み、その後、溝の一部に導電膜を残存させることで、埋め込みビット線以外の配線や電極等を形成する場合にも、同様な問題が発生する。

一実施形態によれば、
半導体基板の主面を部分的にエッチングして第１の幅を有する第１の溝部を形成する工程と、
前記第１の溝部の下方に位置する前記半導体基板をエッチングして、前記第１の幅よりも狭い第２の幅を有する第２の溝部を形成することで、前記第１の溝部、前記第２の溝部、及び前記第１の溝部の底面及び前記第２の溝部の側面よりなる段差部を有する溝を形成する工程と、
前記溝の内面を覆う絶縁膜を形成する工程と、
前記絶縁膜が形成された前記溝内に、前記第１および第２の溝部を埋め込む第１の導電膜を成膜する工程と、
前記第１の導電膜をエッチバックすることで、前記第２の溝部の一部に前記第１の導電膜を残存させる工程と、
を有することを特徴とする半導体装置の製造方法に関する。

本発明の半導体装置の製造方法によれば、半導体基板の主面を部分的にエッチングして第１の幅とされた第１の溝部を形成し、その後、第１の溝部の下方に位置する半導体基板をエッチングして、第１の幅よりも狭い第２の幅とされた第２の溝部を形成することで、第１の溝部、第２の溝部、及び第１の溝部の底面及び第２の溝部の側面よりなる段差部を有した溝を形成し、次いで、溝の内面を覆う絶縁膜を形成し、次いで、絶縁膜が形成された溝内に、第２の溝部および第１の溝部を埋め込む第１の導電膜を成膜し、次いで、第１の導電膜をエッチバックする際、第１の溝部の底面及び第２の溝部の側面よりなる段差部を検出することで正確にエッチングを制御し、第２の溝部の一部に第１の導電膜を残存させることにより、導電膜の高さばらつきを小さくすることができる。したがって、例えば、第２の溝部に残存する第１の導電膜をビット線の一部として用いる場合、ビット線の高さばらつきを抑制することが可能となるので、半導体装置の特性のばらつきを低減できる。

本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。 図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。 図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。 本発明の実施例１のエッチング発光強度グラフとエッチング量を、図２Ａに示すメモリセルアレイの切断面に対応して表示した断面図である。 本発明の実施例２のエッチング発光強度グラフとエッチング量を、図２Ａに示すメモリセルアレイの切断面に対応して表示した断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。 埋め込みビット線の形成方法を説明するための断面図（その１）である。 埋め込みビット線の形成方法を説明するための断面図（その２）である。 埋め込みビット線の形成方法を説明するための断面図（その３）である。

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

（実施の形態）
図１は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図２Ａおよび図２Ｂはそれぞれ、図１に示すメモリセルアレイのＡ−Ａ線方向およびＢ−Ｂ線方向の断面図である。

図１において、Ｘ方向はワード線２９の延在方向を示しており、Ｙ方向はワード線２９と交差するビット線２１の延在方向を示している。また、図１では、説明の便宜上、図２に示すメモリセルアレイ１１の構成要素のうち、一部の構成要素を省略ならびに微細な構造を図示していない。図２において、図１に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。また、図１、及び図２では、本実施の形態の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。

本実施の形態の半導体装置１０は、図１、及び図２に示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路（図示せず）が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ等が形成されている。

次に、図１、及び、図２を参照して、メモリセルアレイ１１の構成について説明する。

メモリセルアレイ１１は、半導体基板１３と、素子分離領域（図示せず）と、溝であるビット線形成用溝１５と、絶縁膜１６，２３と、ビットコンタクト１７と、下部不純物拡散領域１９と、ビット線２１（埋め込みビット線）と、ワード線形成用溝２５と、ピラー２６と、ワード線形成用溝２５内にあってゲート絶縁膜２７と、ワード線２９と、埋め込み絶縁膜３１，３５と、ワード線形成用溝２５内にあって分離溝３２とライナー膜３３と、上部不純物拡散領域３６とシリサイド層３７と、第１の層間絶縁膜３９と、キャパシタ４２と、第２の層間絶縁膜４３と、配線４５と、第３の層間絶縁膜４６と、を有する。

図２Ａを参照するに、ビット線形成用溝１５は、半導体基板１３の主面１３ａを部分的にエッチングすることで形成された溝である。ビット線形成用溝１５は、Ｙ方向に延在しており、Ｘ方向に対して複数形成されている。ビット線形成用溝１５は、幅Ｗ１（第１の幅）とされた第１の溝部５１と、第１の溝部５１の下方に第１の溝部５１と一体形成され、かつ幅Ｗ１よりも狭い幅Ｗ２（第２の幅）とされた第２の溝部５２と、第１の溝部５１と第２の溝部５２との間に形成され、対向する一対の段差部５４と、により構成された溝である。一対の段差部５４のうち、一方の段差部は、第２の溝部５２の側面に対応するピラー２６の側面２６ｃ、及び第１の溝部５１の底面５１ｃにより構成されており、他方の段差部は、第２の溝部５２の側面に対応するピラー２６の側面２６ｄ、及び第１の溝部５１の底面５１ｃにより構成されている。ビット線形成用溝１５のアスペクト比は、５〜１５とされている。

第１の溝部５１には、ワード線２９の一部である接続部７２及び埋め込み絶縁膜３１が配置されている。第２の溝部５２には、ビット線２１が配置されている。

絶縁膜１６は、第２の溝部５２の内面のうち、ビット線２１の形成領域に対応する面（具体的には、第２の溝部５２の側面の一部及び底面）を覆うように設けられている。絶縁膜１６は、ビットコンタクト１７が形成される開口部１６Ａを有する。

ビットコンタクト１７は、絶縁膜１６に形成された開口部１６Ａを充填するように設けられている。下部不純物拡散領域１９は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ドレイン領域として機能する。

下部不純物拡散領域１９は、ピラー２６の下部に形成されている。具体的には、下部不純物拡散領域１９は、ビットコンタクト１７と接触するピラー２６の側面２６ｃ側に形成されている。

ビット線２１（埋め込みビット線）は、絶縁膜１６を介して、第２の溝部５２に設けられており、Ｙ方向に延在している。

図２Ａを参照するに、絶縁膜２３は、絶縁膜１６の上端面、ビット線２１の上面、ビットコンタクト１７の上面、段差部５４の近傍に位置する第２の溝部５２の側面、及び第１の溝部５１の側面を覆うように設けられている。

図１を参照するに、ワード線形成用溝２５は、ビット線形成用溝１５と交差するように、半導体基板１３に形成されている。ワード線形成用溝２５は、Ｘ方向に延在するように形成されており、Ｙ方向に対して複数配置されている。

図２を参照するに、ピラー２６は、ビット線形成用溝１５及びワード線形成用溝２５に囲まれており、柱状形状とされている。ピラー２６は、半導体基板１３を母材としており、半導体基板１３の主面１３ａを部分的にエッチングして、ビット線形成用溝１５及びワード線形成用溝２５を加工することで形成される。

ピラー２６の上端には、上部不純物拡散領域３６が形成されている。ピラー２６のうち、上部不純物拡散領域３６と下部不純物拡散領域１９との間に位置する部分は、チャネルとして機能する。このピラー２６に、下部不純物拡散領域１９、上部不純物拡散領域３６、ゲート絶縁膜２７、及び後述する一対のゲート電極６８，６９を形成することで、縦型トランジスタ６５が構成される。

第１の層間絶縁膜３９は、埋め込み絶縁膜３１，３５の上面３１ａ，３５ａ、絶縁膜２３の上端面、ゲート絶縁膜２７の上端面、及びライナー膜３３の上端面を覆うように設けられている。また、第１の層間絶縁膜３９には、シリサイド層３７の上面３７ａを露出するシリンダ孔７５が形成されている。

キャパシタ４２は、シリサイド層３７上に設けられている。キャパシタ４２は、複数のピラー２６に対してそれぞれ１つ設けられている。キャパシタ４２は、シリンダ孔７５に形成され、かつ王冠形状とされた１つの下部電極７６と、複数の下部電極７６に亘るように形成され、下部電極７６の内面を覆う容量絶縁膜７７と、容量絶縁膜７７の表面を覆い、部電極７６内を充填する上部電極７８とを有する。

第２の層間絶縁膜４３は、上部電極７８の上面７８ａに設けられている。配線４５は、第２の層間絶縁膜４３上に設けられている。配線４５は、下層に配置された上部電極７８と電気的に接続されている。第３の層間絶縁膜４６は、配線４５を覆うように、第２の層間絶縁膜４３上に設けられている。

図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５Ａ、図１５Ｂ、図１６、及び図１７は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５Ａ、図１６、及び図１７は、図２Ａに示すメモリセルアレイ１１の切断面に対応する断面図である。図１５Ｂは、図２Ｂに示すメモリセルアレイ１１の切断面に対応する断面図である。

図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５Ａ、図１６、及び図１７において、図２Ａに示すメモリセルアレイ１１と同一構成部分には同一符号を付す。図１５Ｂにおいて、図２Ｂに示すメモリセルアレイ１１と同一構成部分には同一符号を付す。なお、図２Ｃおよび２Ｄには、ハッチングを示していない。

次に、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５Ａ、図１５Ｂ、図１６、及び図１７を参照して、本発明の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。

図３Ａに示す工程では、ホトリソグラフィ技術及びドライエッチング法により、半導体基板１３の主面１３ａにシリコン窒化膜よりなり、かつＹ方向に延在する溝状の開口部８１ａ（半導体基板１３の主面１３ａを露出する開口部）を有したハードマスク８１を形成する。

次いで、ハードマスク８１をマスクとする異方性エッチングにより、開口部８１ａの下方に位置する半導体基板１３の主面１３ａを部分的にエッチングすることで、ビット線形成用溝１５の一部となる第１の溝部５１を形成する。半導体基板１３の主面１３ａを基準としたときの第１の溝部５１の深さＤ１は、例えば、２００ｎｍとすることができる。また、第１の溝部５１の幅Ｗ１は、例えば、６０ｎｍとすることができる。

次いで、第１の溝部５１の側面５１ａ，５１ｂにサイドウォール状にシリコン酸化膜（図示せず）を形成し、異方性エッチングにより、該シリコン酸化膜（図示せず）、及び第１の溝部５１の下方に位置する半導体基板１３を部分的にエッチングすることで、第１の溝部５１と一体形成され、かつ第１の溝部５１よりも狭い幅Ｗ２を有する第２の溝部５２（ビット線形成用溝１５の一部）を形成する。このとき、第１の溝部５１と第２の溝部５２との間に、対向する一対の段差部５４が形成されるように、第２の溝部５２を形成する。これにより、第１及び第２の溝部５１，５２、及び対向する一対の段差部５４を有したビット線形成用溝１５が形成される。一対の段差部５４は、一方の段差部が第２の溝部５２の側面５２ｂ及び第１の溝部５１の底面５１ｃにより構成され、かつ他方の段差部が第２の溝部５２の側面５２ａ及び第１の溝部５１の底面５１ｃにより構成されるように形成する。また、ビット線形成用溝１５のアスペクト比は、５〜１５とすることができる。なお、サイドウォール状に形成されたシリコン酸化膜（図示せず）は、第２の溝部５２を形成するために行なう上記ドライエッチングにより除去される。

第１の溝部５１の底面５１ｃを基準としたときの第２の溝部５２の深さＤ２ は、例えば、１００ｎｍとすることができる。また、第２の溝部５２の幅Ｗ２ は、例えば、４５ｎｍとすることができる。この場合、段差部５４の幅Ｗ３は、例えば、７．５ｎｍとすることができる。

次いで、開口部８１ａの側面及びビット線形成用溝１５の内面（具体的には、第１の溝部５１の側面５１ａ，５１ｂ及び底面５１ｃ、及び第２の溝部５２の側面５２ａ，５２ｂ及び底面５２ｃを覆う絶縁膜１６を形成する。絶縁膜１６としては、シリコン酸化膜（ＳｉＯ₂膜）を用いる。第１の溝部５１の側面５１ａ，５１ｂに形成された絶縁膜１６の厚さＭ１は、例えば、７．５ｍｎとすることができる。なお、側面５１ａ，５２ａは、ピラー２６を形成後にピラー２６の側面２６ｃとなる面である。また、側面５１ｂ，５２ｂは、ピラー２６を形成後にピラー２６の側面２６ｄとなる面である。

次いで、図４に示す工程では、絶縁膜１６が形成されたビット線形成用溝１５内に、第２の溝部５２と第１の溝部５１を埋め込む厚さＭ２とされた第１の導電膜５６を成膜する。具体的には、第１の溝部５１の幅Ｗ１が６０ｎｍの場合、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の導電膜５６として厚さＭ２（第１の溝部５１に形成された第１の導電膜５６の厚さ）が３０ｎｍ以上のポリシリコン膜を成膜する。なお、第１の導電膜５６は、開口部８１ａの側面、及びハードマスク８１の上面８１ｂにも成膜される。

次いで、図５に示す工程では、ドライエッチングにより、第１の導電膜５６を等方的にエッチバックすることで、第１の溝部５１に成膜された第１の導電膜５６を除去すると共に、第２の溝部５２の一部に第１の導電膜５６を残存させる。

このとき、図２Ｃに示すように、第１の導電膜５６のエッチング量がｔ１およびｔ２のとき、エンドポイント検出器を用いて検出したプラズマ発光強度が大きく変化する。このエッチング量がｔ２におけるプラズマ発光強度の変化は、段差部５４に起因するものである。そこで、エンドポイント検出器を用い、第１の溝部５１の底面５１ｃ及び第２の溝部５２の側面５２ａ，５２ｂよりなる段差部５４を検出すなわちエッチング量ｔ２の点を検出して、オーバーエッチ量を例えば１０〜５０％を行うことで、エッチバック後の第１の導電膜５６の上面５６ａの位置が第１の溝部５１の底面５１ｃよりも下方に配置されるように、上記エッチバックを行なう。

上記エッチバック後に、第２の溝部５２に残存する第１の導電膜５６の一部は、ビット線２１の構成要素の一部となる。第１の溝部５１の底面５１ｃを基準としたときの第１の導電膜５６の上面５６ａの深さＤ３は、例えば、１５ｎｍとすることができる。

このように、半導体基板１３の主面１３ａを部分的にエッチングすることで、第１の溝部５１、及び第１の溝部５１の下方に第１の溝部５１と一体形成され、かつ第１の溝部５１の幅Ｗ１よりも狭い幅Ｗ２とされた第２の溝部５２よりなるビット線形成用溝１５を形成し、次いで、ビット線形成用溝１５の内面を覆う絶縁膜１６を形成し、次いで、ビット線形成用溝１５内に、絶縁膜１６を介して、第２の溝部５２を埋め込み、かつ第１の溝部５１を埋め込まない厚さＭ２とされた第１の導電膜５６を成膜し、その後、第１の導電膜５６をエッチバックして、第２の溝部５２の一部に第１の導電膜５６を残存させることにより、第２の溝部５２に残存する第１の導電膜５６の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第１の導電膜５６を後述するビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

次いで、図６に示す工程では、図５に示す絶縁膜１６のうち、第１の導電膜５６から露出された部分を、ウエットエッチングにより後退させる。これにより、第１の導電膜５６から露出された絶縁膜１６の厚さが薄くなる。

図５に示す絶縁膜１６の厚さＭ１が７．５ｎｍの場合、ウエットエッチング後の絶縁膜１６の厚さＭ３は、例えば、２．５ｎｍとすることができる。このように、第２の溝部５２の上端に位置する側面５２ａ，５２ｂに形成された絶縁膜１６の厚さを薄くすることにより、後述する図８に示す工程において、エッチングマスク８５を介して、第２の溝部５２の上端に位置する側面５２ａ，５２ｂに金属膜８６を成膜させた際、側面５２ａ側に形成された金属膜８６と側面５２ｂ側に形成された金属膜８６とが接触することを防止できる。

側面５２ａ側に形成された金属膜８６と側面５２ｂ側に形成された金属膜８６とが接触した場合、図８に示す工程において、ウエットエッチングにより、側面５１ａ，５２ａ側に形成された金属膜８６のみを除去する際、側面５１ｂ，５２ｂ側に形成された金属膜８６も除去されてしまう。これにより、第２の溝部５２の側面５２ｂ側にも開口部１６Ａが形成されてしまう。図７に示す本例の構造において、金属膜８６同士が接触しないためには、図７のＸ方向における金属膜８６の膜厚は、例えば、７ｎｍとすることができる。また、絶縁膜１６の厚さを薄くしておくことは、後述する図９に示す工程において、第１の溝幅が第２の溝幅よりも狭くなることなく、第２の導電膜５７の埋設性を確保できる。

次いで、ウエットエッチングされた絶縁膜１６を覆うように、エッチングマスク８５を形成する。具体的には、エッチングマスク８５は、図５に示す構造体の上面側から、ビット線形成用溝１５内を覆うように、シリコン窒化膜（エッチングマスク８５の母材）を成膜し、次いで、該シリコン窒化膜をエッチバックすることで、ウエットエッチングされた絶縁膜１６を覆うようにサイドウォール状にシリコン窒化膜を残存させることで形成する。このとき、エッチングマスク８５の厚さＭ４が、段差部５４の幅Ｗ３よりも大きな値となるように、エッチングマスク８５を形成する。

このように、エッチングマスク８５の厚さＭ４を段差部５４の幅Ｗ３よりも大きな値とすることにより、エッチングマスク８５の母材となるシリコン窒化膜をエッチバックしてエッチングマスク８５を形成する際、段差部５４において、エッチングマスク８５が不連続となることを防止できる。段差部５４の幅Ｗ３が７．５ｎｍの場合、エッチングマスク８５の厚さＭ４は、例えば、１０ｎｍとすることができる。

次いで、エッチングマスク８５を介して、図５に示す第２の溝部５２に残存する第１の導電膜５６の上部５６Ａをエッチバック（等方性エッチング）することで、第２の溝部５２の側面５２ａ，５２ｂ（ビット線形成用溝１５の延在方向に対して交差する第２の溝部５２の２つの側面）に形成された絶縁膜１６の一部を露出させる。これにより、上記エッチング後の第１の導電膜５６の上面５６ｂは、図５に示す第１の導電膜５６の上面５６ａよりも下方に配置される。第１の溝部５１の底面５１ｃを基準としたときのエッチング後の第１の導電膜５６の上面５６ｂの深さＤ４は、例えば、４０ｎｍとすることができる。

次いで、図７に示す工程では、ビット線形成用溝１５に形成された絶縁膜１６、及び開口部８１ａの側面を覆うように、金属膜８６を形成する。このとき、金属膜８６の上端面がハードマスク８１の上面８１ｂよりも下方に配置されるように、金属膜８６を形成する。具体的には、金属膜８６は、例えば、ＣＶＤ法により、金属膜８６の母材となる窒化チタン膜（図示せず）を成膜し、次いで、窒化チタン膜の一部をエッチバックすることで形成する。

次いで、図８に示す工程では、図７に示すビット線形成用溝１５内に、金属膜８６及び第１の導電膜５６の上面５６ｂを覆うように、図示していないシリコン酸化膜（ＳｉＯ₂膜）を埋め込み形成する。次いで、該シリコン酸化膜（図示せず）を選択的にエッチングすることで、第１及び第２の溝部５１，５２の側面５１ａ，５２ａ側に形成された金属膜８６の上端を露出させる。次いで、シリコン酸化膜（図示せず）をマスクとするウエットエッチングにより、第１及び第２の溝部５１，５２の側面５１ａ，５２ａ側に形成された金属膜８６を除去する。次いで、ウエットエッチングにより、シリコン酸化膜（図示せず）と共に、第２の溝部５２の側面５２ａに形成され、かつ第１の導電膜５６から露出された絶縁膜１６を選択的に除去することで、絶縁膜１６に第２の溝部５２の側面５２ａを露出する開口部１６Ａを形成する。

次いで、図９に示す工程では、ビット線形成用溝１５内に、第１の導電膜５６が埋め込まれた第２の溝部５２、及び開口部１６Ａ、および、エッチングマスク８５が形成された第１の溝部５１を埋め込む厚さＭ５とされた第２の導電膜５７を成膜する。このとき、開口部８１ａの側面及びハードマスク８１の上面８１ｂにも第２の導電膜５７が成膜される。具体的には、例えば、ビット線形成用溝１５内に、ＣＶＤ法により、第２の溝部５２とエッチングマスク８５が形成された第１の溝部５１を埋め込む厚さＭ５（例えば、１２ｎｍ）とされたｎ型不純物（例えば、ヒ素（Ａｓ））を含有したポリシリコン膜を第２の導電膜５７として成膜する。

次いで、図１０に示す工程では、図９に示す第２の導電膜５７を等方的にエッチバックすることで、第１の溝部５１に成膜された第２の導電膜５７を除去すると共に、第２の溝部５２及び開口部１６Ａに第２の導電膜５７を残存させる。これにより、開口部１６Ａに、第２の導電膜５７よりなるビットコンタクト１７が形成される。第２の溝部５２に残存する第２の導電膜５７の一部は、ビット線２１の構成要素となる膜である。

上記エッチバックは、図２Ｄに示すように、第２の導電膜５２のエッチング量がｔ３およびｔ４のとき、エンドポイント検出器を用いて検出したプラズマ発光強度が大きく変化する。このエッチング量がｔ４におけるプラズマ発光強度の変化は、段差部５４に起因するものである。そこで、エンドポイント検出器を用い、第１の溝部５１の底面５１ｃ及び第２の溝部５２の側面５２ａ、５２ｂよりなる段差部５４を検出すなわちエッチング量ｔ４の点を検出して、オーバーエッチング量を例えば１０〜２０％を行うことでエッチバック後の第２の導電膜５７の上面５７ａが、第１の溝部５１の底面５１ｃよりも下方に位置し、かつ開口部１６Ａよりも上方に位置するように行なう。なお、上記エッチバックを行なうことで、図９に示すハードマスク８１の上面８１ｂに形成された第２の導電膜５７が除去され、エッチングマスク８５及びハードマスク８１の上面８１ｂが露出される。

このように、ビット線形成用溝１５内に、第１の導電膜５６が埋め込まれた第２の溝部５１、及び絶縁膜１６に形成された開口部１６Ａを埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ５とされた第２の導電膜５７を成膜し、次いで、第２の導電膜５７をエッチバックして、第２の溝部５２内に第２の導電膜５７を残存させると共に、開口部１６Ａに第２の導電膜５７を残存させることで、開口部１６Ａにビットコンタクト１７を形成することにより、エッチングマスク８５が形成された第１の溝部５１全体を第２の導電膜５７で埋め込んだ後に第２の導電膜５７をエッチバックする場合と比較して、第２の導電膜５７のエッチバック時間を短くすることが可能となる。これにより、第２の溝部５２に残存する第２の導電膜５７の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第２の導電膜５７をビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

次いで、図１１に示す工程では、エッチングマスク８５を介した異方性エッチング（具体的には、ドライエッチング）により、図１０に示す第２の溝部５２に残存する第１及び第２の導電膜５６，５７をエッチングすることにより、開口部１６Ａよりも下方で、かつ第１の導電膜５６中に配置された底面９１ａを有した導電膜形成用溝９１を形成する。これにより、導電膜形成用溝９１の幅Ｗ４は、エッチングマスク８５が形成された第１の溝部５１の幅Ｗ５よりも狭くなる。エッチングマスク８５が形成された第１の溝部５１の幅Ｗ５が３５ｎｍの場合、導電膜形成用溝９１の幅Ｗ４は、例えば、２０ｎｍとすることができる。

次いで、図１２に示す工程では、ビット線形成用溝１５内に、ＣＶＤ法により、導電膜形成用溝９１を埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ６とされた金属膜６１（第１及び第２の金属膜６３，６４よりなる金属膜）を成膜する。このとき、金属膜６１を成膜する際の熱により、第２の導電膜５７にシリサイド層６２を形成し、かつビットコンタクト１７に含まれるｎ型不純物を拡散させることで、半導体基板１３に下部不純物拡散領域１９を形成する。なお、第１の溝部５１に成膜された金属膜６１には、Ｙ方向に延在する溝状の隙間が形成される。また、開口部８１ａの側面、及びハードマスク８１の上面８１ｂにも金属膜６１が成膜される。

具体的には、ＣＶＤ法により、第１の金属膜６３として、チタン膜と、窒化チタン膜とを順次積層させたＴｉ／ＴｉＮ積層膜（例えば、厚さ５ｎｍ）を成膜することで、該チタン膜に含まれるチタンとポリシリコン膜よりなる第２の導電膜５７に含まれるシリコンとを反応させることで、第２の導電膜５７にシリサイド層６２としてチタンシリサイド層を形成する。これと共に、第１の金属膜６３を成膜する際の熱により、ビットコンタクト１７に含まれるｎ型不純物を拡散させることで、半導体基板１３に下部不純物拡散領域１９を形成する。なお、第１の金属膜６３として、コバルト膜と、窒化チタン膜とを順次積層させたＣｏ／ＴｉＮ積層膜（例えば、厚さ５ｎｍ）を成膜することで、シリサイド層６２として第２の導電膜５７にシリサイド層６２としてコバルトシリサイド層を形成してもよい。

次いで、ＣＶＤ法により、第２の金属膜６４としてタングステン膜（例えば、厚さ１０ｎｍ）を成膜することで、エッチングマスク８５が形成された第１の溝部５１内、及び導電膜形成用溝９１内に、金属膜６１が形成される。金属膜６１の厚さＭ６は、例えば、１５ｎｍとすることができる。

次いで、図１３に示す工程では、図１２に示す金属膜６１を等方的にエッチバックすることで、第１の溝部５１に成膜された金属膜６１を除去すると共に、導電膜形成用溝９１内を充填する金属膜６１を残存させる。これにより、第２の溝部５２内に、第１及び第２の導電膜５６，５７、金属膜６１、及びシリサイド層６２よりなるビット線２１が形成される。このとき、金属膜６１のエッチバック面が、第２の溝部５２に形成されたエッチングマスク８５間に配置されるように、上記エッチバックを行なう。このように、金属膜６１のエッチバック面が、第２の溝部５２に形成されたエッチングマスク８５間に配置されるように、金属膜６１をエッチバックすることにより、ビットコンタクト１７がエッチングされることを防止できる。なお、上記エッチバックにより、開口部８１ａの側面、及びハードマスク８１の上面８１ｂに形成された金属膜６１は除去される。

上記説明したように、第２の溝部５２に残存する第１及び第２の導電膜５６，５７を異方性エッチングして、エッチングマスク８５が形成された第１の溝部５１の幅Ｗ５よりも狭い幅Ｗ４とされた導電膜形成用溝９１を形成し、次いで、ビット線形成用溝１５内に、導電膜形成用溝９１を埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ６とされた金属膜６１を成膜し、次いで、金属膜６１をエッチバックして、導電膜形成用溝９１内を充填する金属膜６１を残存させることで、第２の溝部５２内に、第１及び第２の導電膜５６，５７、金属膜６１およびシリサイド層６２よりなるビット線２１を形成する。これにより、エッチングマスク８５が形成された第１の溝部５１を金属膜６１で埋め込んだ後に金属膜６１をエッチバックする場合と比較して、金属膜６１のエッチバック時間を短くすることが可能となる。これにより、第２の溝部５２内に形成されるビット線２１の高さばらつきを小さくすることが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

次いで、ウエットエッチングにより、図１２に示すエッチングマスク８５を選択的に除去する。次いで、絶縁膜１６のうち、エッチングマスク８５が形成されていた部分を選択的に除去する。これにより、第１の溝部５１、段差部５４、及び第２の溝部５２の上端の一部が露出される。このとき、図１３に示すように、金属膜６１は、第２の導電膜５７から突出し、その突出量は、例えば、７．５ｎｍとすることができる。

次いで、図１４に示す工程では、絶縁膜１６の上端面、ビット線２１の上面、第１の溝部５１の側面５１ａ，５１ｂ、絶縁膜１６から露出された第２の溝部５２の側面５２ａ，５２ｂ、及び開口部８１ａの側面を覆う絶縁膜２３を形成する。絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。

次いで、図１５に示す工程では、図１４に示すビット線形成用溝１５を埋め込むように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により、図示していない塗布系のシリコン酸化膜（ＳｉＯ₂膜）を塗布し、その後、該塗布系のシリコン酸化膜（ＳｉＯ₂膜）をエッチバックすることで、接続部７２の形成領域に対応するビット線形成用溝１５のみに、塗布系のシリコン酸化膜（ＳｉＯ₂膜）を残存させる。次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、塗布系のシリコン酸化膜（ＳｉＯ₂膜）上に位置するビット線形成用溝１５を埋め込むシリコン酸化膜（ＳｉＯ₂膜）を成膜することで、埋め込み絶縁膜３１を形成する。

次いで、半導体基板１３の主面１３ａを部分的にエッチングすることで、図１に示すようにビット線形成用溝１５と交差し、かつＸ方向に延在するワード線形成用溝２５を複数形成する。これにより、半導体基板１３よりなり、ビット線形成用溝１５及びワード線形成用溝２５に囲まれた複数のピラー２６が形成される。

次いで、ウエットエッチングにより、塗布系のシリコン酸化膜（図示せず）を選択的に除去する。その後、ワード線形成用溝２５の内面（具体的には、ワード線形成用溝２５の底面２５ａ、及び複数のピラー２６の側面２６ａ，２６ｂ）を覆うゲート絶縁膜２７を形成する。

次いで、ＣＶＤ法により、接続部７２の形成領域に対応するビット線形成用溝１５、及びワード線形成用溝２５を埋め込むように、ワード線２９の母材となる導電膜を成膜する。これにより、ビット線形成用溝１５に、該導電膜よりなる複数の接続部７２が形成される。

次いで、ワード線形成用溝２５に形成された導電膜をエッチバックして、ワード線形成用溝２５内に残存する導電膜の厚さを所定の厚さとする。この段階で、電極端接続部７１、接続部７２、及びＸ方向に延在する一対のゲート電極６８，６９を備えたワード線２９が形成される。

次いで、ワード線形成用溝２５内及び分離溝３２内に、ゲート絶縁膜２７の側面、ゲート電極６８，６９の側面、及び分離溝３２の底面を覆うライナー膜３３を形成する。次いで、ライナー膜３３が形成された分離溝３２を充填する埋め込み絶縁膜３５を形成する。次いで、ハードマスク（図示せず）を除去する。これにより、複数のピラー２６の上面（半導体基板１３の主面１３ａ）が露出される。

次いで、複数のピラー２６の上面（半導体基板１３の主面１３ａ）に、ｎ型不純物としてヒ素（Ａｓ）をドーピングし、その後、ヒ素（Ａｓ）を熱拡散させることで、複数のピラー２６の上端に上部不純物拡散領域３６を形成する。これにより、複数のピラー２６に縦型トランジスタ６５が形成される。なお、この段階では、上部不純物拡散領域３６の上端に、シリサイド層３７は形成されていない。その後、半導体基板１３の主面１３ａ側を研磨することで、図１５Ａ，図１５Ｂに示すように、上面が平坦化された構造体を形成する。

次いで、図１６に示す工程では、図１５に示す構造体上に、第１の層間絶縁膜３９を成膜する。次いで、該ホトレジストをマスクとする異方性エッチングにより、第１の第１の層間絶縁膜３９をエッチングすることで、図１５に示す上部不純物拡散領域３６の上面３６ａを露出するシリンダ孔７５を形成する。

次いで、ＣＶＤ法により、シリンダ孔７５の内面を覆う下部電極７６を形成すると共に、下部電極７６と接触する上部不純物拡散領域３６の上端にシリサイド層３７を形成する。次いで、複数の下部電極７６の内面、及び下部電極７６間に配置された第１の層間絶縁膜３９の上面３９ａを覆うように、容量絶縁膜７７を形成する。次いで、ＣＶＤ法により、容量絶縁膜７７の表面を覆うと共に、下部電極７６内を充填し、かつ上面７８ａが平坦な面とされた上部電極７８を形成する。

次いで、図１７に示す工程では、上部電極７８の上面７８ａに第２の層間絶縁膜４３を形成する。次いで、第２の層間絶縁膜４３上に、周知の手法により、上部電極７８と電気的に接続される配線４５を形成する。次いで、第２の層間絶縁膜４３上に、配線４５を覆う第３の層間絶縁膜４６を形成する。

本実施の形態の半導体装置の製造方法によれば、半導体基板１３の主面１３ａを部分的にエッチングすることで、第１の溝部５１、及び第１の溝部５１の下方に第１の溝部５１と一体形成され、かつ第１の溝部５１の幅Ｗ１よりも狭い幅Ｗ２とされた第２の溝部５２よりなるビット線形成用溝１５を形成する。次いで、ビット線形成用溝１５の内面を覆う絶縁膜１６を形成し、次いで、ビット線形成用溝１５内に、絶縁膜１６を介して、第２の溝部５２および、第１の溝部５１を埋め込む厚さＭ２とされた第１の導電膜５６を成膜する。その後、第２の溝部５２と第１の溝部５１の段差５４をエンドポイントとして検出する方法で、第１の導電膜５６をエッチバックして、第２の溝部５２の一部に第１の導電膜５６を残存させる。これにより、第２の溝部５２に残存する第１の導電膜５６の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第１の導電膜５６をビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

また、ビット線形成用溝１５内に、第１の導電膜５６が埋め込まれた第２の溝部、及び絶縁膜１６に形成された開口部１６Ａとエッチングマスク８５が形成された第１の溝部５１を埋め込む厚さＭ５とされた第２の導電膜５７を成膜する。次いで、第２の溝部５２と第１の溝部５１の段差５４をエンドポイントとして検出する方法で、第２の導電膜５７をエッチバックして、第２の溝部５２内に第２の導電膜５７を残存させると共に、開口部１６Ａに第２の導電膜５７を残存させる。これにより、開口部１６Ａにビットコンタクト１７を形成することにより、第２の溝部５２に残存する第２の導電膜５７の高さばらつきを小さくすることができる。したがって、第２の溝部５２に残存する第２の導電膜５７をビット線２１の一部として用いる場合、ビット線２１の高さばらつきを抑制することが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

さらに、第２の溝部５２に残存する第１及び第２の導電膜５６，５７を異方性エッチングして、エッチングマスク８５が形成された第１の溝部５１の幅Ｗ５よりも狭い幅Ｗ４とされた導電膜形成用溝９１を形成する。次いで、ビット線形成用溝１５内に、導電膜形成用溝９１を埋め込み、かつエッチングマスク８５が形成された第１の溝部５１を埋め込まない厚さＭ６とされた金属膜６１を成膜する。次いで、金属膜６１をエッチバックして、導電膜形成用溝９１内を充填する前記金属膜６１を残存させることで、第２の溝部５２内に、第１及び第２の導電膜５６，５７、金属膜６１およびシリサイド層６２よりなるビット線２１を形成する。これにより、エッチングマスク８５が形成された第１の溝部５１を金属膜６１で埋め込んだ後に金属膜６１をエッチバックする場合と比較して、金属膜６１のエッチバック時間を短くすることが可能となる。これにより、第２の溝部５２内に形成されるビット線２１の高さばらつきを小さくすることが可能となるので、ビット線２１の高さばらつきに起因する半導体装置１０の特性のばらつきを低減できる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

本実施の形態では、絶縁膜１６が形成された第２の溝部５２に、第１の導電膜５６、第２の導電膜５７、及び金属膜６１を順次埋め込むことで、ビット線２１を形成する場合を例に挙げて説明したが、例えば、導電膜形成用溝９１及び金属膜６１を形成することなく、絶縁膜１６が形成された第２の溝部５２に、第１の導電膜５６及び第２の導電膜５７を埋め込むことでビット線２１を形成してもよい。

また、本実施の形態では、本実施の形態の半導体装置の製造方法を、ビット線２１を形成する際に適用した場合を例に挙げて説明したが、本実施の形態の半導体装置の製造方法は、ビット線２１以外の埋め込み型の配線や埋め込み型の電極等を形成する場合にも適用可能である。具体的には、本実施の形態の半導体装置の製造方法は、ゲート電極６８，６９を形成する際に適用してもよい。

本発明は、半導体装置の製造方法に適用可能である。

１０ 半導体装置
１１ メモリセルアレイ
１３ 半導体基板
１３ａ 主面
１５ ビット線形成用溝
１６ 絶縁膜
１６Ａ 開口部
１７ ビットコンタクト
１９ 下部不純物拡散領域
２１ ビット線
２３ 絶縁膜
２５ ワード線形成用溝
２５ａ，５１ｃ，５２ｃ，９１ａ 底面
２６ ピラー
２６ａ，２６ｂ，２６ｃ，２６ｄ，５１ａ，５１ｂ，５２ａ，５２ｂ 側面
２７ ゲート絶縁膜
２９ ワード線
３１，３５ 埋め込み絶縁膜
３１ａ，３５ａ，３７ａ，３９ａ，５６ａ，５６ｂ，７８ａ，８１ｂ 上面
３２ 分離溝
３３ ライナー膜
３６ 上部不純物拡散領域
３７ シリサイド層
３９ 第１の層間絶縁膜
４２ キャパシタ
４３ 第２の層間絶縁膜
４５ 配線
４６ 第３の層間絶縁膜
５１ 第１の溝部
５２ 第２の溝部
５４ 段差部
５６ 第１の導電膜
５６Ａ 上部
５７ 第２の導電膜
５８ 導電膜形成用溝
５８ａ 底面
６１ 金属膜
６３ 第１の金属膜
６４ 第２の金属膜
６５ 縦型トランジスタ
６８，６９ ゲート電極
７１ 電極端接続部
７２ 接続部
７５ シリンダ孔
７６ 下部電極
７７ 容量絶縁膜
７８ 上部電極
８１ ハードマスク
８１ａ 開口部
８３Ａ 上部
８５ エッチングマスク
８６ 金属膜
９１ 導電膜形成用溝
２０１ 半導体基板
２０１ａ 表面
２０２ マスク
２０３ 溝
２０４ 開口部
２０５ シリコン酸化膜
２０６ 導電膜
２０７ 埋め込みビット線
Ｄ１，Ｄ２，Ｄ３ 深さ
Ｈ 高さ
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ 厚さ
ｔ１，ｔ２，ｔ３，ｔ４ エッチング量
Ｗ 幅
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５ 幅

Claims (14)

1. 半導体基板の主面を部分的にエッチングして第１の幅を有する第１の溝部を形成する工程と、
   前記第１の溝部の下方に位置する前記半導体基板をエッチングして、前記第１の幅よりも狭い第２の幅を有する第２の溝部を形成することで、前記第１の溝部、前記第２の溝部、及び前記第１の溝部の底面及び前記第２の溝部の側面よりなる段差部を有する溝を形成する工程と、
   前記溝の内面を覆う絶縁膜を形成する工程と、
   前記絶縁膜が形成された前記溝内に、前記第１および第２の溝部を埋め込む第１の導電膜を成膜する工程と、
   前記第１の導電膜をエッチバックすることで、前記第２の溝部の一部に前記第１の導電膜を残存させる工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１の導電膜を残存させる工程では、
   露出した前記段差部を検出することで、前記第１の導電膜のエッチバックを終了することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記溝は、アスペクト比が５〜１５となるように形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記絶縁膜のうち、残存された前記第１の導電膜から露出された部分を、ウエットエッチングにより後退させる工程と、
   後退させた前記絶縁膜を覆うエッチングマスクを形成する工程と、
   前記エッチングマスクを介したエッチングにより、前記第２の溝部内に残存する前記第１の導電膜の上部をエッチングすることで、前記第２の溝部の側面のうち、前記溝の延在方向と交差する方向に対向する２つの側面に形成された前記絶縁膜の一部を露出する工程と、
   を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
5. 前記第２の溝部の２つの側面のうち、一方の側面に形成された前記絶縁膜の一部を選択的に除去することで、前記第２の溝部の一方の側面を露出する開口部を形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記溝内に、前記第２の溝部のうち、前記第１の導電膜上に位置する部分、及び前記開口部を埋め込むように第２の導電膜を形成することで、前記開口部にビットコンタクトを形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１の導電膜は、ポリシリコン膜であることを特徴とする請求項１乃至６の何れか１項に記載の半導体装置の製造方法。
8. 前記第２の導電膜は、不純物を含有したポリシリコン膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
9. 前記エッチングマスクを介した異方性エッチングにより、前記第２の溝部に残存する前記第１及び第２の導電膜をエッチングすることにより、導電膜形成用溝を形成する工程と、
   前記溝内に、前記導電膜形成用溝を埋め込み、かつ前記エッチングマスクが形成された前記第１の溝部を埋め込まない厚さとされた金属膜を成膜すると共に、前記金属膜を成膜する際の熱により前記ビットコンタクトに含まれる前記不純物を拡散させることで、前記半導体基板に下部不純物拡散領域を形成する工程と、
   を有することを特徴とする請求項６または８に記載の半導体装置の製造方法。
10. 前記金属膜をエッチバックすることにより、前記第１の溝部に形成された前記金属膜を除去すると共に、前記導電膜形成用溝内を埋め込む前記金属膜を残存させることで、前記第２の溝部内に、前記第１及び第２の導電膜、前記金属膜を有するビット線を形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記金属膜は、チタン膜と、窒化チタン膜と、タングステン膜とを順次、積層させた積層膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記金属膜は、コバルト膜と、窒化チタン膜と、タングステン膜とを順次、積層させた積層膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
13. 前記半導体基板の主面を部分的にエッチングすることで、ピラーを形成する工程と、
    前記ピラーの側面に、ゲート絶縁膜を介して、前記ビット線と交差するゲート電極を形成する工程と、
    前記ピラーの上端に、上部不純物拡散領域を形成する工程と、
    を有することを特徴とする請求項１０乃至１２の何れか１項に記載の半導体装置の製造方法。
14. 前記上部不純物拡散領域と電気的に接続されるキャパシタを形成する工程を有することを特徴とする請求項１３に記載の半導体装置の製造方法。