TWI484635B - 雙擴散金屬氧化物半導體元件及其製造方法 - Google Patents

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雙擴散金屬氧化物半導體元件及其製造方法
本發明係有關一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件及其製造方法，特別是指一種緩和靜電效應之DMOS元件及其製造方法。
典型的高壓元件中，雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件包含如第1A-1B圖顯示先前技術之橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件100，與如第2A-2B圖顯示先前技術之雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件200。如第1A與1B圖所示之LDMOS元件之剖視示意圖與上視示意圖，於P型基板11中，形成場氧化區12，場氧化區12例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構。LDMOS元件100包含閘極13、N型高壓井區14、N型源極15、N型汲極16、P型本體區17、以及P型本體極18。其中，N型高壓井區14、N型源極15、以及N型汲極16係由微影技術且/或以部分或全部之閘極13、場氧化區12為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型本體區17以及P型本體極18則是由微影技術且/或以部分或全部之閘極13、場氧化區12為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入 定義的區域內所形成。其中，源極15與汲極16分別位於閘極13兩側下方。而且LDMOS元件100中，閘極13有一部分位於場氧化區12上。由上視圖第1B圖視之，第1A圖可視為在橫向的通道方向上，切線AB上的剖視圖。參閱第1B圖，在縱向上，導電層19連接源極15與本體極18，使得源極15與本體區17保持在相同的電位，例如接地電位。
第2A與2B圖顯示先前技術之雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件200剖視示意圖與上視示意圖。與前述LDMOS元件100主要的不同之處在於，DDDMOS元件200之閘極23完全位於P型基板21表面上。DDDMOS元件200包含閘極23、N型高壓井區24、N型源極25、N型汲極26、P型本體區27、以及P型本體極28。其中，N型高壓井區24、N型源極25、以及N型汲極26係由微影技術且/或以部分或全部之閘極23為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型本體區27以及P型本體極28則是由微影技術且/或以部分或全部之閘極23為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極25與汲極26分別位於閘極23兩側下方。參閱第2B圖，在縱向上，導電層29連接源極25與本體極28，使得源極25與本體區27保持在相同的電位，例如接地電位。
LDMOS與DDDMOS元件為DMOS元件，在實際的應用中，當汲極縱向上的末端接觸到高壓時，尤其是相對更高的靜電壓時，往往因為在元件縱向上的末端，其源極與汲極 之間，在橫向通道上的導通不完全，且外加電壓在DMOS元件縱向上的末端所形成的電場非常高，使得DMOS元件在縱向上的末端在靜電壓測試或實際應用中，容易因承受不了高靜電壓而崩潰，進而使DMOS元件受損。因而降低了DMOS元件承受靜電壓的能力，限制了元件的應用範圍。
有鑑於此，本發明即針對上述先前技術之不足，提出一種DMOS元件及其製造方法，可緩和靜電效應，增加元件的應用範圍。
本發明提供了一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件，包含：一第一導電型基板，其具有一上表面；一第二導電型高壓井區，形成於該上表面下方之該基板中；一閘極，形成於該上表面上方，由上視圖視之，至少部分該閘極位於該高壓井區中，且該閘極具有縱向之一第一側與一第二側；一第一導電型本體區，形成於該上表面下方之該高壓井區中，至少部分該本體區位於該第一側外；一源極與一汲極，皆具有第二導電型，分別形成於閘極兩側外之該上表面下方，其中該源極位於該第一側外之該本體區中，而該汲極位於該第二側外，且該汲極與該閘極之間，由該高壓井區隔開，於該DMOS元件導通操作時，一橫向通道形成於該上表面下之該源極與該汲極之間；一第一導電型本體極，形成於該上表面下之該本體區中，以作為該本體區之電性接點；以及一第一導電型浮接區，形成於該上表面下方之該本體區中，該浮接區具有浮接電性，與該源極與該閘極的電性隔絕。
本發明也提供了一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件製造方法，包含：提供一第一導電型基板，其具有一上表面；形成一第二導電型高壓井區於該上表面下方之該基板中；形成一閘極於該上表面上方，由上視圖視之，至少部分該閘極位於該高壓井區中，且該閘極具有縱向之一第一側與一第二側；形成一第一導電型本體區於該上表面下方之該高壓井區中，且至少部分該本體區位於該第一側外；分別形成一源極與一汲極於閘極兩側之上表面下方，皆具有第二導電型，其中該源極位於該第一側外之該本體區中，而該汲極位於該第二側外，且該汲極與該閘極之間，由該高壓井區隔開，於該DMOS元件導通操作時，一橫向通道形成於該上表面下之該源極與該汲極之間；形成一第一導電型本體極於該上表面下之該本體區中，以作為該本體區之電性接點；以及形成一第一導電型浮接區於該上表面下方之該本體區中，該浮接區具有浮接電性，與該源極與該閘極的電性隔絕。
在其中一種較佳的實施例中，該浮接區由上視圖視之，位於該源極在縱向上的端點外，與該源極連接或不連接。
另一種較佳實施例中，該浮接區由上視圖視之，將該源極於縱向上隔開為一第一源極與一第二源極，且該浮接區與該源極由部分該本體區隔開。
又一種較佳實施例中，該DMOS元件係一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件或一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件。
另一種較佳實施例中，該浮接區與該本體極由相同製程步驟所形成。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第3A-3B圖，顯示本發明的第一個實施例。第3A-3B圖顯示本發明應用於DDDMOS元件300之剖視示意圖與上視示意圖。其中，剖視示意圖第3A圖為如上視示意圖第3圖中之切線CD的剖視圖。如圖所示，DDDMOS元件300包含基板31、閘極33、N型高壓井區34、N型源極35、N型汲極36、P型本體區37、P型本體極38、以及P型浮接區38a。其中，基板31例如為P型但不限於為P型，且其具有上表面311。閘極33形成於上表面311上方。N型高壓井區34、N型源極35、以及N型汲極36形成於上表面111下方之基板31中，係由微影技術且/或以部分或全部之閘極33為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型本體區37、P型本體極38、以及P型浮接區38a形成於上表面111下方，由微影技術且/或以部分或全部之閘極33為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極35與汲極36分別位於閘極33兩側下方。由上視圖第3B圖視之，閘極 33位於高壓井區34中，且閘極33具有縱向之第一側33a與第二側33b。本體區37形成於上表面311下方之高壓井區34中，部分本體區37位於第一側33a外。源極35位於第一側33a外之本體區37中，而汲極36位於第二側33b外，且汲極36與閘極33之間，由高壓井區34隔開，在DMOS元件300導通操作時，源極35與汲極36之間形成橫向通道於上表面311下(未示出)。本體極38形成於上表面311下之本體區37中，以作為本體區37之電性接點。
與先前技術不同的是，在本實施例中，DDDMOS元件300具有浮接區38a形成於上表面311下方之本體區37中，浮接區38a具有浮接電性，與源極35與閘極33的電性隔絕，且浮接區38a與同樣形成於基板31中之本體極38，例如但不限於利用相同製程步驟所形成，當然，浮接區38a亦可以利用基板31中其他適合的區域之相同步驟，或是利用專用之製程步驟所形成。此外，所謂電性隔絕，係指在元件300的操作中，浮接區38a的電位與源極35與閘極33的電位各自獨立，而不直接相關。
此種安排方式的優點，在製程上可以但不限於利用形成於同一基板31中之本體極38的相同製程步驟，而不需要另外新增光罩或製程步驟，故可降低製造成本。而在DDDMOS元件300接觸到高靜電壓時，由於浮接區38a的安排，使得DDDMOS元件300可以在損壞前導通元件通道，以減輕靜電效應。
第4圖顯示應用本發明的實施例與先前技術之DMOS元件，於傳輸線脈衝靜電效應測試(transmission-line pulse ESD Testing)中的電流-電壓特性曲線。比較先前技術與本發明的 特性曲線，可以看出先前技術DMOS元件的觸發電壓(trigger voltage)較大(近40V)，而利用本發明的DMOS元件的觸發電壓較小(近30V)，顯示利用本發明之DMOS元件，可以在接觸到靜電壓的狀況下，提早將元件導通，以緩和靜電效應。此外，根據本發明之DMOS元件在明顯漏電流狀況發生時，所需要施加的靜電壓，也較先前技術的DMOS元件更大。也就是說，要使利用本發明的DMOS元件發生明顯的漏電流狀況，需要比先前技術的DMOS元件，施加較大的靜電壓，且本發明的DMOS元件能承受較大的靜電放電電流，顯示利用本發明的DMOS元件之靜電特性優於先前技術。
第5A-5L圖顯示本發明的第二個實施例。本實施例舉例說明本發明之第一個實施例DDDMOS元件300的製造方法。為方便說明，第5A-5L圖中，由左而右對照顯示DDDMOS元件300的上視示意圖與剖視示意圖。如第5A與5B圖所示，首先提供例如但不限於P型基板31，其具有上表面311。接著於P型基板31中，上表面311下方形成N型高壓井區34。
接著於P型基板31中，如第5C與5D圖所示，於上表面311上，形成閘極33。由上視圖5C圖視之，閘極33位於高壓井區34中，且閘極33具有縱向之第一側33a與第二側33b。
接下來，如第5E與5F圖所示，利用光罩所形成之光阻37a且與部分閘極33為遮罩，定義DDDMOS元件300之本體區37，並以如虛線箭頭所示意之P型雜質之加速離子植入N型高壓井區34中，以形成本體區37。在後續的熱製程步 驟中，部分所植入的P型雜質會擴散至閘極33下方，以形成通道中的P型區域，因此，部分本體區37位於閘極33下方，而部分本體區37位於第一側33a外。
再接下來，如第5G與5H圖所示，可利用相同或不同製程步驟，於閘極33兩側之上表面311下方，利用光罩所形成之光阻36a且與部分閘極33為遮罩，定義DDDMOS元件300之源極35與汲極36，並以如虛線箭頭所示意之N型雜質之加速離子，分別植入P型本體區與N型高壓井區34中，以於形成N型源極35與N型汲極36。其中，源極35位於第一側33a外之本體區37中，而汲極36位於第二側33b外，且汲極36與閘極33之間，由高壓井區34隔開，於DDDMOS元件300導通操作時，橫向通道(未示出)形成於上表面311下之源極35與汲極36之間。
再接下來，如第5I與5J圖所示，可利用相同或不同製程步驟，於上表面311下之本體區37中，形成P型本體極38，以作為本體區37之電性接點；以及P型浮接區38a，浮接區38a具有浮接電性，與源極35與閘極33的電性隔絕。
需說明的是，P型本體極38與P型浮接區38a例如但不限於利用同一離子植入製程步驟完成，第5J圖為上視圖第5I圖中，切線EF的剖視圖，因此無法顯示出浮接區38a。在本實施例中，如第5I圖所示，浮接區38a例如但不限於形成於源極35在縱向上的端點外，與源極35連接。
最後請參閱第5K與5L圖，分別顯示DDDMOS元件300之上視圖與其中之切線GH之剖視圖。於DDDMOS元件300中，形成導電層39連接源極35與本體極38，以電連接源極35與本體區37。當然，此種電連接安排僅為一種 實施方式，本發明並不限於此，源極35與本體極38亦可以各自連接不同導電層，使源極35與本體區37的電性不連接，此種安排方式亦在本發明範圍內。需說明的是，導電層39並不連接浮接區38a，以使浮接區38a保持浮接電性。
第6A-6C圖分別顯示本發明的第三、四、五個實施例，用以舉例示出應用本發明不同的實施形式。如第6A圖所示，與第一個實施例不同的是，本實施例DDDMOS元件400之浮接區38b，由上視圖第6A圖視之，位於源極35在縱向上的端點外之本體區37中，與源極35不連接。如第6B圖所示，顯示本發明之第四個實施例，本實施例與第一個實施例不同的是，在本實施例DDDMOS元件500中，浮接區38c由上視圖第6B圖視之，將源極35於縱向上隔開為第一源極35a與第二源極35b，且浮接區38c與源極35由部分本體區37隔開。需注意的是，第一源極35a與第二源極35b由分開的導電層39連接，看起來其電性似乎被隔開了，但可利用其他導電層(未示出)連接分開的導電層39，以使其電性連接，此為相同技術領域中，具有通常知識者所熟知，在此不予贅述。
第6C圖顯示本發明的第五個實施例，本實施例應用本發明於LDMOS元件600。如圖所示，LDMOS元件600包含：基板61、場氧化區62、閘極63、N型高壓井區64、N型源極65、N型汲極66、P型本體區67、P型本體極68、以及P型浮接區68a。基板61例如為P型但不限於為P型。其中，N型高壓井區64、N型源極65、以及N型汲極66，係由微影技術且/或以部分或全部之閘極63、場氧化區62為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型本體區67、 P型本體極68、以及P型浮接區68a，則是由微影技術且/或以部分或全部之閘極63、場氧化區62為遮罩，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極65與汲極66分別位於閘極63兩側下方。而汲極66與閘極63間，由高壓井區64隔開。源極65、本體極68、與浮接區68a形成於本體區67中。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，上述所有實施例中，高壓井區、源極、汲極等不限於為N型，且本體區、本體極、浮接區等不限於為P型，而可以互換，只要其他摻雜區做相應之調整即可；又如，本發明不限於應用在DDDMOS元件與LDMOS元件，亦可以應用於其他高壓元件。本發明的範圍應涵蓋上述及其他所有等效變化。
11,21,31,61‧‧‧基板
12,62‧‧‧場氧化區
13,23,63‧‧‧閘極
14,24,34,64‧‧‧高壓井區
15,25,35,35a,35b,65‧‧‧源極
16,26,36,66‧‧‧汲極
17,27,37,67‧‧‧本體區
18,28,38,68‧‧‧本體極
19,29,39‧‧‧導電層
33a‧‧‧第一側
33b‧‧‧第二側
36a,37a‧‧‧光阻
38a,38b,38c,68a‧‧‧浮接區
100,600‧‧‧LDMOS元件
200,300,400,500‧‧‧DDDMOS元件
311‧‧‧上表面
第1A-1B圖顯示先前技術之LDMOS元件100剖視示意圖與上視示意圖。
第2A-2B圖顯示先前技術之DDDMOS元件200剖視示意圖與上視示意圖。
第3A-3B圖顯示本發明的第一個實施例。
第4圖顯示應用本發明的實施例與先前技術之DMOS元件， 於傳輸線脈衝靜電效應測試中的電流-電壓特性曲線。
第5A-5L圖顯示本發明的第二個實施例。
第6A-6C圖分別顯示本發明的第三、四、五個實施例。
31‧‧‧基板
33‧‧‧閘極
34‧‧‧高壓井區
35‧‧‧源極
36‧‧‧汲極
37‧‧‧本體區
38‧‧‧本體極
38a‧‧‧浮接區
39‧‧‧導電層
300‧‧‧DDDMOS元件
311‧‧‧上表面

Claims (6)

  1. 一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件，包含：一第一導電型基板，其具有一上表面；一第二導電型高壓井區，形成於該上表面下方之該基板中；一閘極，形成於該上表面上方，由上視圖視之，至少部分該閘極位於該高壓井區中，且該閘極具有縱向之一第一側與一第二側；一第一導電型本體區，形成於該上表面下方之該高壓井區中，至少部分該本體區位於該第一側外；一源極與一汲極，皆具有第二導電型，分別形成於閘極兩側外之該上表面下方，其中該源極位於該第一側外之該本體區中，而該汲極位於該第二側外，且該汲極與該閘極之間，由該高壓井區隔開，於該DMOS元件導通操作時，一橫向通道形成於該上表面下之該源極與該汲極之間；一第一導電型本體極，形成於該上表面下之該本體區中，以作為該本體區之電性接點；以及一第一導電型浮接區，形成於該上表面下方之該本體區中，該浮接區具有浮接電性，與該源極與該閘極的電性隔絕；其中該浮接區由上視圖視之，將該源極於縱向上隔開為一第一源極與一第二源極，且該浮接區與該源極由部分該本體區隔開。
  2. 如申請專利範圍第1項所述之DMOS元件，其中該DMOS元件係一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件或一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor, LDMOS)元件。
  3. 如申請專利範圍第1項所述之DMOS元件，其中該浮接區與該本體極由相同製程步驟所形成。
  4. 一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件製造方法，包含：提供一第一導電型基板，其具有一上表面；形成一第二導電型高壓井區於該上表面下方之該基板中；形成一閘極於該上表面上方，由上視圖視之，至少部分該閘極位於該高壓井區中，且該閘極具有縱向之一第一側與一第二側；形成一第一導電型本體區於該上表面下方之該高壓井區中，且至少部分該本體區位於該第一側外；分別形成一源極與一汲極於閘極兩側之上表面下方，皆具有第二導電型，其中該源極位於該第一側外之該本體區中，而該汲極位於該第二側外，且該汲極與該閘極之間，由該高壓井區隔開，於該DMOS元件導通操作時，一橫向通道形成於該上表面下之該源極與該汲極之間；形成一第一導電型本體極於該上表面下之該本體區中，以作為該本體區之電性接點；以及形成一第一導電型浮接區於該上表面下方之該本體區中，該浮接區具有浮接電性，與該源極與該閘極的電性隔絕；其中該浮接區由上視圖視之，將該源極於縱向上隔開為一第一源極與一第二源極，且該浮接區與該源極由部分該本體區隔開。
  5. 如申請專利範圍第4項所述之DMOS元件製造方法，其中該DMOS元件係一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件或一橫 向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件。
  6. 如申請專利範圍第4項所述之高壓元件製造方法，其中該浮接區與該本體極由相同製程步驟所形成。
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