TWI476923B - 雙擴散汲極金屬氧化物半導體元件及其製造方法 - Google Patents

Description

雙擴散汲極金屬氧化物半導體元件及其製造方法

本發明係有關一種雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件及其製造方法，特別是指一種提高崩潰防護電壓(breakdown voltage)與改善能帶間隙穿隧(band-to-band tunneling)效應之DDDMOS元件及其製造方法。

第1A-1C圖分別顯示先前技術之雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件100剖視圖、立體圖、與上視圖。如第1A與第1B圖所示，於P型基板11中形成場氧化層12，場氧化層12例如為如圖所示之淺溝槽絕緣(shallow trench isolation,STI)結構或區域氧化(local oxidation of silicon,LOCOS)結構。DDDMOS元件100包含閘極13、漂移區14、源極15、與汲極16。其中，漂移區14、源極15、汲極16係由微影技術定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內。其中，源極15與汲極16分別位於閘極13兩側下方，漂移區14位於汲極16側且部分位於閘極13下方。第1C圖顯示DDDMOS元件100的上視圖，除顯示各區域的相對位置關係之外，更顯示DDDMOS元件100中，導電栓18與第一金屬層19的位置關係。如第1C圖所示，在習知技術DDDMOS元件100中，為了降低天線效應(antenna effect)，將導電栓18與第一金屬層19安排於由場氧化層12環繞DDDMOS元件100所定義出來的元件區12a(由圖中粗黑框線所示意)之外。

然而，DDDMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓下，但當DDDMOS元件需要與一般較低操作電壓之元件整合於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作DDDMOS元件和低壓元件，使得DDDMOS元件的離子植入參數受到限制，尤其是P型基板11與N型漂移區14側邊接面之崩潰防護電壓較低。此外，當DDDMOS元件操作於高電場時，產生電子電洞對造成能帶扭曲，使載子有足夠的能量，在接面空乏區的傳導帶/價電帶接近時，發生載子直接從價電帶穿越能隙禁帶到達傳導帶的效應，即能帶間隙穿隧效應。當元件尺寸愈來愈小，此效應將會明顯造成漏電流，此亦為需要考慮的。因此，在製程條件限制下，進而限制了元件的應用範圍，若不犧牲DDDMOS元件崩潰防護電壓或是需要改善穿隧效應，則必須增加製程步驟，另行以不同的製程步驟來製作DDDMOS元件，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。第2A與2B圖顯示先前技術之DDDMOS元件操作於逆向偏壓時，元件等位線模擬圖與電流-電壓特性模擬圖，以6V之DDDMOS元件為例，其崩潰防護電壓約為18.7V，且在逆向偏壓為16.5V以上，表現出明顯的能帶間隙穿隧效應。其與應用本發明之相同規格元件之比較，將於後詳述。

有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，在不增加製程步驟的情況下，提高元件操作之崩潰防護電壓，並改善穿隧效應，以增加元件的應用範圍，並可整合於低壓元件之製程。

本發明目的在提供一種雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件及其製造方法。

為達上述之目的，本發明提供了一種DDDMOS元件，形成於一第一導電型基板中，該基板具有一上表面，該DDDMOS元件包含：一漂移區，形成於該上表面下方，其具有第二導電型，包括第一區域與第二區域；一閘極，形成於該上表面上方，且該漂移區第一區域位於該閘極下方；一源極與一汲極，皆具有第二導電型，分別形成於閘極兩側之該上表面下方，且該汲極位於該漂移區第二區域中，由上視圖視之，該汲極與該閘極間，由該漂移區第二區域的一部分所隔開；一介電層，形成於該閘極與該漂移區第二區域上方；以及一導電層，形成於該介電層上方，且由上視圖視之，該導電層在該閘極與該汲極之間，與至少部分該漂移區第二區域重疊。

就另一觀點，本發明也提供了一種DDDMOS元件製造方法，包含：提供一第一導電型基板，其具有一上表面；形成一漂移區於該上表面下方，其具有第二導電型，包括第一區域與第二區域；形成一閘極於該上表面上方，且該漂移區第一區域位於該閘極下方；分別形成一源極與一汲極於閘極兩側之該上表面下方，皆具有第二導電型，且該汲極位於該漂移區第二區域中，由上視圖視之，該汲極與該閘極間，由該漂移區第二區域的一部分所隔開；由介電材料形成一介電層於該閘極與該漂移區第二區域上方；以及由導電材料形成一導電層於該介電層上方，且由上視圖視之，該導電層在該閘極與該汲極之間，與至少部分該漂移區第二區域重疊。

其中一種較佳的實施例，於上述DDDMOS元件中，該導電層與該閘極電連接。

上述DDDMOS元件中，該導電層由上視圖視之，於該DDDMOS元件一寬度方向上，可完全跨越該DDDMOS元件之一元件區，其中，該元件區係由一場氧化層環繞該DDDMOS元件所定義。

上述DDDMOS元件中，該導電層由上視圖視之，宜與至少部分該閘極重疊。

另一種較佳實施例，於上述DDDMOS元件中，該導電層宜由金屬材料形成，且宜與該DDDMOS元件中，一第一金屬層利用相同製程形成。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

請參閱第3A-3F圖，顯示本發明的第一個實施例。本實施例顯示DDDMOS元件200之之製造方法立體示意圖。需先說明的是，為顯示發明重點，於第3B圖中，將閘極23與閘極介電層23a以及基板21分開顯示，以方便了解。首先，如第3A圖所示，於基板21中，形成場氧化層22以定義元件區(由場氧化層22所環繞，未示出)，其中基板21例如為P型但不限於為P型(亦可以為N型)；場氧化層22例如為如圖所示之STI結構或區域氧化LOCOS結構。如第3A圖所示，於基板21上表面211上，例如但不限於以氧化技術於基板21上表面211上形成閘極介電層23a。接著如第3B圖所示，於基板上表面211上，形成閘極23；於元件區中，形成漂移區24、源極25、與汲極26。其中，N型漂移區24、N型源極25、以及N型汲極26形成於上表面211下方，係由微影技術且/或以部分或全部之閘極23、場氧化層22為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成。其中，源極25與汲極26分別位於閘極23兩側下方。汲極26位於漂移區24之第二區域24b中，而汲極26與閘極23間，由漂移區24之第二區域24b隔開，且漂移區24之第一區域24a位於閘極23下方。

接著，如第3C圖所示，例如但不限於以沉積技術，形成介電層27。介電層27由介電材料形成於上表面211上方以及閘極23上方，且介電層27大致覆蓋了DDDMOS元件所有區域，包括閘極23與第二區域24b。如第3D圖所示，例如但不限於利用微影技術、蝕刻技術、沉積技術、化學機械研磨技術等，形成導電栓28。需說明的是，為了方便理解，第3D圖顯示單獨一導電栓38示意。導電栓例如但不限於與閘極23直接連接，並可安排於元件區之外。第3E圖與第3F圖分別顯示了本發明DDDMOS元件200完成後的立體圖與上視圖。如第3E圖所示，利用例如但不限於微影技術、沉積技術、與蝕刻技術，以導電材料形成導電層29於介電層27上方。其中，導電材料例如但不限於為鋁銅等金屬，且導電層29例如可與DDDMOS元件200中之第一金屬層(未示出)利用相同製程形成。需注意的是，如第3F圖之上視圖所示，導電層29在閘極23與汲極26之間，與至少部分漂移區24之第二區域24b重疊。

與先前技術不同的是，在本實施例中，DDDMOS元件200由上視圖視之，具有與至少部分漂移區24之第二區域24b重疊之導電層29，形成於介電層27上方。本實施例顯示本發明優於先前技術之處，利用與至少部分第二區域24b重疊之導電層29，其間以介電層27隔開，且此導電層29宜與閘極23電連接。如此一來，無論是DDDMOS元件200操作於導通或不導通的情況，此導電層29產生電場，透過介電層27，影響DDDMOS元件200通道的電場，使得操作於導通狀況時，改善閘極引發汲極漏電流(gate induced drain leakage,GIDL)；且於DDDMOS元件200操作於不導通狀況時，改善能帶間隙穿隧效應；此外，可更提高DDDMOS元件200崩潰防護電壓。

比較先前技術第2A與2B圖，DDDMOS元件操作於逆向偏壓時，元件等位線模擬圖與電流-電壓特性模擬圖，與應用本發明，且同為6V之DDDMOS元件，操作於逆向偏壓之元件等位線模擬圖與電流-電壓特性模擬圖第4A與4B圖。應用本發明，可降低等位線的密度，使電場降低，提高其崩潰防護電壓，並改善能帶間隙穿隧效應。比較第2B圖與第4B圖，先前技術之DDDMOS元件的崩潰防護電壓約為18.7V，且在逆向偏壓為16.5V以上，表現出明顯的能帶間隙穿隧效應；而應用本發明之DDDMOS元件的崩潰防護電壓約為19.4V，這對操作於6V的DDDMOS元件而言，可明顯改善元件性能，且在元件發生崩潰前，並未發生明顯的能帶間隙穿隧效應。此外，本發明之導電層29，可利用第一金屬層之製程，與第一金屬層同時完成。此種安排方式的優點，在製程上可以但不限於利用與第一金屬層相同製程步驟，而不需要另外新增光罩或製程步驟，故可降低製造成本。

第5A-5C圖顯示本發明之DDDMOS元件200中，幾種導電層不同的實施例之上視圖。第5A圖顯示由場氧化層22(未示出，請參閱第3E圖)環繞DDDMOS元件200所定義出來的元件區22a(由圖中粗黑框線所示意)，具有寬度w，而本實施例中，導電層29a於該DDDMOS元件一寬度方向上，完全跨越該DDDMOS元件之元件區22a。第5B圖顯示導電層29b可與閘極23部分重疊。第5C圖顯示導電層29c可為任意形狀，只要與第二區域24b由上視圖視之，具有部分重疊，且在天線效應容許的範圍內，與大部分的閘極23、漂移區24、與汲極26由上視圖視之，皆可以重疊。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，上述所有實施例中，漂移區、源極、汲極等不限於為N型，且基板等不限於為P型，而可以互換，只要其他摻雜區做相應之調整即可；又如，導電栓不限於形成於元件區之外，亦可以安排於元件區之內。本發明的範圍應涵蓋上述及其他所有等效變化。

11,21．．．基板

12,22．．．場氧化層

13,23．．．閘極

14,24．．．漂移區

15,25．．．源極

16,26．．．汲極

18,28．．．導電栓

19,29,29a,29b,29c．．．導電層

23a．．．閘極介電層

24a．．．第一區域

24b．．．第二區域

27．．．介電層

100,200．．．DDDMOS元件

211．．．上表面

w ．．．寬度

第1A-1C圖分別顯示先前技術之DDDMOS元件100剖視圖、立體圖、與上視圖。

第2A與2B圖顯示先前技術之DDDMOS元件操作於逆向偏壓時，元件等位線模擬圖與電流-電壓特性模擬圖。

第3A-3F圖顯示本發明的第一個實施例。

第4A與4B圖顯示應用本發明之DDDMOS元件操作於逆向偏壓時，元件等位線模擬圖與電流-電壓特性模擬圖。

第5A-5C圖顯示本發明之DDDMOS元件200中，幾種導電層不同的實施例之上視圖。

21‧‧‧基板

22‧‧‧場氧化層

23‧‧‧閘極

24‧‧‧漂移區

25‧‧‧源極

26‧‧‧汲極

27‧‧‧介電層

28‧‧‧導電栓

29‧‧‧導電層

200‧‧‧DDDMOS元件

Claims (10)

1. 一種雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件，形成於一第一導電型基板中，該基板具有一上表面，該DDDMOS元件包含：一漂移區，形成於該上表面下方，其具有第二導電型，包括第一區域與第二區域；一閘極，形成於該上表面上方，且該漂移區第一區域位於該閘極下方；一源極與一汲極，皆具有第二導電型，分別形成於閘極兩側之該上表面下方，且該汲極位於該漂移區第二區域中，由上視圖視之，該汲極與該閘極間，由該漂移區第二區域的一部分所隔開；一介電層，形成於該閘極與該漂移區第二區域上方；以及一導電層，形成於該介電層上方，且由上視圖視之，該導電層在該閘極與該汲極之間，與至少部分該漂移區第二區域重疊。
2. 如申請專利範圍第1項所述之DDDMOS元件，其中該導電層與該閘極電連接。
3. 如申請專利範圍第2項所述之DDDMOS元件，其中該導電層由上視圖視之，於該DDDMOS元件一寬度方向上，完全跨越該DDDMOS元件之一元件區，其中，該元件區係由一場氧化層環繞該DDDMOS元件所定義。
4. 如申請專利範圍第2項所述之DDDMOS元件，其中該導電層由上視圖視之，與至少部分該閘極重疊。
5. 如申請專利範圍第1項所述之DDDMOS元件，其中該導電層由金屬材料形成，且與該DDDMOS元件中，一第一金屬 層利用相同製程形成。
6. 一種雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件製造方法，包含：提供一第一導電型基板，其具有一上表面；形成一漂移區於該上表面下方，其具有第二導電型，包括第一區域與第二區域；形成一閘極於該上表面上方，且該漂移區第一區域位於該閘極下方；分別形成一源極與一汲極於閘極兩側之該上表面下方，皆具有第二導電型，且該汲極位於該漂移區第二區域中，由上視圖視之，該汲極與該閘極間，由該漂移區第二區域的一部分所隔開；由介電材料形成一介電層於該閘極與該漂移區第二區域上方；以及由導電材料形成一導電層於該介電層上方，且由上視圖視之，該導電層在該閘極與該汲極之間，與至少部分該漂移區第二區域重疊。
7. 如申請專利範圍第6項所述之DDDMOS元件製造方法，其中該導電層與該閘極電連接。
8. 如申請專利範圍第7項所述之DDDMOS元件製造方法，其中該導電層由上視圖視之，於該DDDMOS元件一寬度方向上，完全跨越該DDDMOS元件之一元件區，其中，該元件區係由一場氧化層環繞該DDDMOS元件所定義。
9. 如申請專利範圍第7項所述之DDDMOS元件製造方法，其中該導電層由上視圖視之，與至少部分該閘極重疊。
10. 如申請專利範圍第7項所述之DDDMOS元件製造方法， 其中該導電層由金屬材料形成，且與該DDDMOS元件中，一第一金屬層利用相同製程形成。