TWI470929B - 電力開啓重置電路 - Google Patents

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Description

電力開啓重置電路
本發明係關於當電源電壓成為預定電壓時即輸出重置訊號的電力開啓重置電路。
針對習知之電力開啓重置電路加以說明。第4圖係顯示習知之電力開啓重置電路的示意圖。
當電源電壓VDD由0V變高時，最初，內部節點N1、N2的電壓亦成為0V。若電源電壓VDD變得高於反相器47的臨限值電壓時，輸出電壓VOUT係成為高位準，電力開啓重置電路係輸出重置訊號。此外，若電源電壓VDD變得高於PMOS電晶體41之臨限值電壓的絕對值時，PMOS電晶體41即導通(ON)，內部節點N1的電壓係成為電源電壓VDD。
之後，若電源電壓VDD變得更高時，內部節點N1的電壓雖亦變高，但是內部節點N1的電壓係被箝制成PMOS電晶體42、43之臨限值電壓的絕對值的合計電壓(例如2Vtp)。之後，若電源電壓VDD高於PMOS電晶體44之臨限值電壓(例如Vtp)與該合計電壓(例如2Vtp)的合計電壓(例如3Vtp)時，PMOS電晶體44即導通，內部節點N2的電壓係成為電源電壓VDD。反相器47的輸出電壓VOUT係成為低位準，電力開啓重置電路係停止重置訊號的輸出。
之後，若電源電壓VDD變低，電源電壓VDD變得低於從內部節點N2的電壓將PMOS電晶體45之臨限值電壓的絕對值減算後的電壓時，PMOS電晶體45即進行導通。如此一來，內部節點N2的電壓係成為在電源電壓VDD將PMOS電晶體45之臨限值電壓的絕對值加算後的電壓。因此，若電源電壓VDD成為0V，內部節點N2的電壓係成為PMOS電晶體45之臨限值電壓的絕對值。
在該狀態下，若電源電壓VDD再次變高，電源電壓VDD變得高於PMOS電晶體45和反相器47之臨限值電壓的絕對值的合計電壓時，電力開啓重置電路係輸出重置訊號(例如參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開平11-068539號公報
但是，在習知技術中，在重置訊號輸出後，電源電壓VDD低於PMOS電晶體42、44之臨限值電壓的絕對值的合計電壓的期間，係繼續輸出重置訊號。因此，該電力開啓重置電路並無法適用於以低於該合計電壓之電源電壓來進行動作的半導體裝置。
本發明係鑑於上述課題所研創，提供一種適於以低電源電壓進行動作的半導體裝置的電力開啓重置電路。
本發明為解決上述課題，提供一種電力開啓重置電路，係當電源電壓成為第一預定電壓時，即輸出重置訊號的電力開啓重置電路，其特徵為具備有：具有第一PMOS電晶體及第一電流源，控制具有第一輸出電路反轉臨限值電壓之第一控制電路的第一輸出電路；具有第二PMOS電晶體及第二電流源，具有比前述第一輸出電路反轉臨限值電壓為低之作為第二輸出電路反轉臨限值電壓的前述第一預定電壓，若前述電源電壓變得高於前述第一預定電壓時，以前述重置訊號被輸出的方式進行動作的第二輸出電路；被施加比前述第二輸出電路反轉臨限值電壓為更低的基準電壓，將根據前述基準電壓的電壓輸出至前述第一控制電路之輸入端子的第一源極隨耦器電路；被施加前述基準電壓，將根據前述基準電壓的電壓輸出至前述第一PMOS電晶體及前述第二PMOS電晶體之閘極的第二源極隨耦器電路；具有第一電容，若前述電源電壓變得高於前述第一輸出電路反轉臨限值電壓時，開始充電於前述第一電容，在經過預定時間之後，以前述重置訊號未被輸出的方式進行動作的前述第一控制電路；及具有第二電容，若前述電源電壓低於第二預定電壓時，將前述第二電容與前述第一PMOS電晶體及前述第二PMOS電晶體的閘極相連接的第二控制電路。
在本發明中，若電源電壓變得高於基準電壓與第二輸出電路反轉臨限值電壓的合計電壓時，重置訊號即被輸出。此外，基準電壓係低於第二輸出電路反轉臨限值電壓，因此半導體裝置的電源電壓即使比第二輸出電路反轉臨限值電壓的2倍還低，若高於合計電壓，即正確輸出重置訊號。
此外，在重置訊號輸出後，若電源電壓變得高於第一輸出電路反轉臨限值電壓時，第一控制電路係以重置訊號未被輸出的方式進行動作。該第一輸出電路反轉臨限值電壓適當電路設計為較低，以比低於習知技術的電源電壓進行動作。
以下參照圖示，說明本發明之實施形態。
首先，針對電力開啓重置電路的構成加以說明。第1圖係顯示電力開啓重置電路的示意圖。
電力開啓重置電路係具備有：NMOS電晶體11、12、PMOS電晶體13、14、15、16、電容21、22、空乏型NMOS電晶體23、電流源31、32、33及NMOS電晶體34、35。此外，電力開啓重置電路係具備有內部節點N3、N4、N5、N6。
在此，PMOS電晶體14及電流源32係利用電流源32的反相器，構成第一輸出電路51。PMOS電晶體15及電流源33係利用電流源33的反相器，構成第二輸出電路52。NMOS電晶體11係構成第一源極隨耦器電路。NMOS電晶體12係構成第二源極隨耦器電路。NMOS電晶體34與電容21與電流源31與PMOS電晶體13係構成第一控制電路53。D型NMOS電晶體23及電容22係構成第二控制電路54。
NMOS電晶體11係閘極連接於基準電壓端子，源極連接於內部節點N3，汲極連接於電源端子。NMOS電晶體12係閘極連接於基準電壓端子，源極連接於內部節點N4，汲極連接於電源端子。PMOS電晶體13係閘極連接於內部節點N3，源極連接於電源端子，汲極連接於內部節點N4。PMOS電晶體14係閘極連接於內部節點N4，源極連接於電源端子，汲極連接於內部節點N5。PMOS電晶體15係閘極連接於內部節點N4，源極連接於電源端子，汲極連接於內部節點N6。PMOS電晶體16係閘極連接於內部節點N6，源極連接於電源端子，汲極連接於輸出端子。
電容21係設在電源端子與內部節點N3之間。電容22係設在D型NMOS電晶體23的源極與接地端子之間。D型NMOS電晶體23係閘極連接於接地端子，汲極連接於內部節點N4。電流源31係設在內部節點N3與NMOS電晶體34的汲極之間。電流源32係設在內部節點N5與接地端子之間。電流源33係設在內部節點N6與接地端子之間。NMOS電晶體34係閘極連接於內部節點N5，源極連接於接地端子。NMOS電晶體35係閘極連接於內部節點N6，源極連接於接地端子，汲極連接於輸出端子。
NMOS電晶體34、35係具有臨限值電壓Vtn，NMOS電晶體11、12係具有低於Vtn的臨限值電壓Vtni。PMOS電晶體13、14、15、16係具有臨限值電壓Vtp。D型NMOS電晶體23係具有臨限值電壓Vtnd。
第一輸出電路51係具有第一輸出電路反轉臨限值電壓Vz1，控制第一控制電路53。第二輸出電路52係具有比第一輸出電路反轉臨限值電壓Vz1為低的第二輸出電路反轉臨限值電壓Vz2，若電源電壓VDD高於第二輸出電路反轉臨限值電壓Vz2時，則以輸出重置訊號的方式進行動作。第一源極隨耦器電路係被施加比第二輸出電路反轉臨限值電壓Vz2為低的基準電壓VREF，作為源極隨耦器電路進行動作時，係將電壓(VREF-Vtni)輸出至第一控制電路53的輸入端子。第二源極隨耦器電路係被施加有基準電壓VREF，作為源極隨耦器電路進行動作時，係將電壓(VREF-Vtni)輸出至PMOS電晶體14、15的閘極。第一控制電路53係當電源電壓VDD高於第一輸出電路反轉臨限值電壓Vz時，即開始充電在電容21而在經過預定時間後以未輸出重置訊號的方式進行動作。第二控制電路54係當電源電壓VDD低於電壓-Vtnd時，即將電容22與PMOS電晶體14、15的閘極相連接。
第一輸出電路反轉臨限值電壓Vz1係根據PMOS電晶體14及電流源32的驅動能力與PMOS電晶體14的臨限值電壓Vtp來決定。此外，第二輸出電路反轉臨限值電壓Vz2係根據PMOS電晶體15及電流源33的驅動能力與PMOS電晶體15的臨限值電壓Vtp來決定。
接著，針對電源電壓VDD逐漸變高時的電力開啓重置電路的動作加以說明。第2圖係顯示電源電壓及輸出電壓的時序圖。
在t0≦t<t1的期間，NMOS電晶體12係作為源極隨耦器電路進行動作，基準電壓VREF被施加至基準電壓端子，因此內部節點N4的電壓係成為電壓(VREF-Vtni)。在此，雖然電源電壓VDD逐漸變高，但是由於比第一輸出電路、第二輸出電路的反轉臨限值電壓為低，因此PMOS電晶體14、15係進行關斷(OFF)，內部節點N6的電壓為低位準。因此，輸出電壓VOUT係成為高位準，追隨電源電壓VDD而逐漸變高。亦即，電力開啓重置電路並不輸出重置訊號。此外，NMOS電晶體34亦呈關斷，因此內部節點N3係藉由電容21的耦合電壓，追隨電源電壓VDD而逐漸變高。
在t=t1中，當電源電壓VDD高於第二輸出電路反轉臨限值電壓Vz2時，PMOS電晶體15係呈導通，內部節點N6的電壓成為高位準。因此，輸出電壓VOUT係成為低位準，電力開啓重置電路係輸出重置訊號。
在t1<t<t2的期間，若電源電壓VDD變得更高而成為第一輸出電路反轉臨限值電壓Vz1時(若時間t成為時間T1a時)，不僅PMOS電晶體15，連PMOS電晶體14亦導通。如此一來，內部節點N5的電壓成為高位準，NMOS電晶體34進行導通。接著，NMOS電晶體係作為源極隨耦器電路進行動作，電容21係被充電，內部節點N3的電壓變低。此時(重置期間)，輸出電壓VOUT係保持低位準的狀態，電力開啓重置電路則保持輸出重置訊號的狀態。
在t=t2中，若內部節點N3的電壓比從電源電壓VDD將PMOS電晶體13的臨限值電壓的絕對值∣Vtp∣進行減算後的電壓為更低時，則PMOS電晶體13進行導通，內部節點N4成為電源電壓VDD。如此一來，PMOS電晶體14、15進行關斷，內部節點N5、N6成為低位準。因此，輸出電壓VOUT係成為高位準，電力開啓重置電路並未輸出重置訊號，重置動作即結束。此外，NMOS電晶體34進行關斷，電容21係結束充電，且維持其容量。因此，內部節點N3的電壓被保持在電壓(VDD-Vtp)以下，PMOS電晶體13繼續導通。
此外，將於後述，D型NMOS電晶體23亦進行關斷，NMOS電晶體12並未作為源極隨耦器電路進行動作，未降低內部節點N4的電位。因此，重置訊號並未輸出。結果，在電力開啓重置電路之輸出段之PMOS電晶體16以外的MOS電晶體中，未流通漏電流以外的電流。
在t>t2中，輸出電壓VOUT係追隨電源電壓VDD而逐漸變高。亦即，電力開啓重置電路並未輸出重置訊號。
在此，電源電壓VDD較低，內部節點N4的電壓變得比電源電壓VDD為高。此時，NMOS電晶體12係將源極作為電源端子，將汲極作為內部節點N4進行動作。若從基準電壓VREF將電源電壓VDD進行減算後的電壓比NMOS電晶體12的臨限值電壓Vtni為高時，NMOS電晶體12係進行導通，內部節點N4的電壓成為電源電壓VDD。例如，假設基準電壓VREF為0.4V，電源電壓VDD為0.2V，內部節點N4的電壓為1.0V，臨限值電壓Vtni為0.2V時，NMOS電晶體12係進行導通，內部節點N4的電壓係成為0.2V。因此，內部節點N4的電壓不會變得高於電源電壓VDD，因此即使在電源再投入時，電力開啓重置電路亦可正常動作。
接著，針對電源電壓VDD急遽變高時的電力開啓重置電路的動作加以說明。第3圖係顯示電源電壓及輸出電壓的時序圖。
在t=t0中，若電源電壓VDD急遽變高時，藉由電容21的耦合，內部節點N3的電壓會急遽變高，PMOS電晶體13進行關斷。此外，如前所述，由於D型NMOS電晶體23呈導通，因此內部節點N4的電壓藉由電容22而相對接地電壓VSS予以平滑，PMOS電晶體14、15進行導通。如此一來，內部節點N5、N6的電壓係成為高位準。因此，輸出電壓VOUT係成為低位準，電力開啓重置電路係輸出重置訊號。此外，NMOS電晶體34進行導通，NMOS電晶體係作為源極隨耦器電路進行動作，電容21係開始被充電。
在t0<t<t1的期間，由於電容21被充電，內部節點N3的電壓會變低。此時(重置期間)，輸出電壓VOUT係保持低位準的狀態，電力開啓重置電路係保持輸出重置訊號的狀態。
在t=t1中，若內部節點N3的電壓變得比從電源電壓VDD將PMOS電晶體13的臨限值電壓的絕對值∣Vtp∣進行減算後的電壓為更低時，PMOS電晶體13進行導通，內部節點N4成為電源電壓VDD。如此一來，PMOS電晶體14、15進行關斷，內部節點N5、N6的電壓成為低位準。因此，輸出電壓VOUT係成為高位準，成為電源電壓VDD。亦即，電力開啓重置電路並未輸出重置訊號，重置動作即結束。此外，NMOS電晶體34進行關斷，電容21係結束充電，且維持其容量。因此，內部節點N3的電壓被保持在電壓(VDD-Vtp)以下，PMOS電晶體13係繼續導通。
此外，將於後述，D型NMOS電晶體23亦進行關斷，NMOS電晶體12並未作為源極隨耦器電路進行動作，未降低內部節點N4的電位。因此，重置訊號並未輸出。結果，在電力開啓重置電路之輸出段之PMOS電晶體16以外的MOS電晶體中，未流通漏電流以外的電流。
在t>t1中，輸出電壓VOUT係高位準，為電源電壓VDD。亦即，電力開啓重置電路並未輸出重置訊號。
由於電源電壓VDD高於預定電壓，當內部節點N4的電壓將D型NMOS電晶體23的臨限值電壓設為Vtnd時，若高於-Vtnd，D型NMOS電晶體23係作為源極隨耦器電路進行動作，D型NMOS電晶體23的源極電壓係由接地電壓VSS變成-Vtnd，D型NMOS電晶體23的閘極‧源極間電壓係成為臨限值電壓(Vtnd)，因此D型NMOS電晶體23係進行關斷，電容22並未與內部節點N4連接。之後，若電源電壓VDD急遽變高，內部節點N4的電壓未藉由電容22而相對接地電壓VSS予以平滑，內部節點N4的電壓會追隨電源電壓VDD，因此PMOS電晶體15未導通。如此一來，內部節點N6的電壓係成為低位準，輸出電壓VOUT係成為高位準，重置訊號未被輸出。因此，若電源電壓VDD高於預定電壓，之後電源電壓VDD急遽變高時，重置訊號未被輸出。
此外，若由於電源電壓VDD低於預定電壓，使得內部節點N4的電壓低於-Vtnd時，D型NMOS電晶體23的閘極‧源極間電壓係變得高於臨限值電壓(Vtnd)，D型NMOS電晶體23係進行導通，電容22係與內部節點N4相連接。之後，即使電源電壓VDD急遽變高，內部節點N4的電壓亦藉由電容22而相對接地電壓VSS予以平滑，內部節點N4的電壓未追隨電源電壓VDD，因此PMOS電晶體15進行導通。如此一來，內部節點N6的電壓係成為高位準，輸出電壓VOUT係成為低位準，重置訊號被輸出。因此，若電源電壓VDD低於預定電壓，之後電源電壓VDD急遽變高時，重置訊號即被輸出。
如此一來，第二輸出電路反轉臨限值電壓Vz2係可藉由PMOS電晶體15及定電壓電路31的參數、及比PMOS電晶體15的臨限值電壓Vtp的絕對值∣Vtp∣為更低的基準電壓VREF來決定，可輕易地低於電壓2Vtp。因此，即使半導體裝置的電源電壓低於電壓2Vtp，若高於第二輸出電路反轉臨限值電壓Vz2，即正確地輸出重置訊號。
此外，在重置訊號輸出後，若電源電壓VDD變得高於第一輸出電路反轉臨限值電壓Vz1，第一控制電路51係以未輸出重置訊號的方式進行動作。該第一輸出電路反轉臨限值電壓Vz1適當電路設計為較低，藉此即使電源電壓VDD較低亦可變佳。
此外，在電源電壓VDD逐漸變高的情形、或急遽變高的情形下，均若電源電壓VDD變得高於第二輸出電路反轉臨限值電壓Vz2時，重置訊號即被輸出。
此外，若重置動作結束，在電力開啓重置電路之輸出段之PMOS電晶體16以外的MOS電晶體，未流通漏電流以外的電流。因此，電力開啓重置電路的消耗電流會變少。
11～12．．．NMOS電晶體(Vtni)
13～16、41～45．．．PMOS電晶體
21～22．．．電容
23．．．空乏型NMOS電晶體(D型NMOS電晶體)
31～33．．．電流源
34～35．．．NMOS電晶體(Vtn)
47．．．反相器
51．．．第一輸出電路
52．．．第二輸出電路
53．．．第一控制電路
54．．．第二控制電路
N1～N6．．．內部節點
VDD．．．電源電壓
VREF．．．基準電壓
VOUT．．．輸出電壓
VSS．．．接地電壓
第1圖係顯示電力開啓重置電路的示意圖。
第2圖係顯示電源電壓及輸出電壓的時序圖。
第3圖係顯示電源電壓及輸出電壓的時序圖。
第4圖係顯示習知之電力開啓重置電路的示意圖。
11～12．．．NMOS電晶體(Vtni)
13～16．．．PMOS電晶體
21～22．．．電容
23．．．空乏型NMOS電晶體(D型NMOS電晶體)
31～33．．．電流源
34～35．．．NMOS電晶體(Vtn)
51．．．第一輸出電路
52．．．第二輸出電路
53．．．第一控制電路
54．．．第二控制電路
N3～N6．．．內部節點
VDD．．．電源電壓
VREF．．．基準電壓
VOUT．．．輸出電壓
VSS．．．接地電壓

Claims (7)

  1. 一種電力開啓重置電路，係當電源電壓成為第一預定電壓時，即輸出重置訊號的電力開啓重置電路，其特徵為具備有：具有第一PMOS電晶體及第一電流源，控制具有第一輸出電路反轉臨限值電壓之第一控制電路的第一輸出電路；具有第二PMOS電晶體及第二電流源，具有比前述第一輸出電路反轉臨限值電壓為低之作為第二輸出電路反轉臨限值電壓的前述第一預定電壓，若前述電源電壓變得高於前述第一預定電壓時，以前述重置訊號被輸出的方式進行動作的第二輸出電路；被施加比前述第二輸出電路反轉臨限值電壓為更低的基準電壓，將根據前述基準電壓的電壓輸出至前述第一控制電路之輸入端子的第一源極隨耦器電路；被施加前述基準電壓，將根據前述基準電壓的電壓輸出至前述第一PMOS電晶體及前述第二PMOS電晶體之閘極的第二源極隨耦器電路；具有第一電容，若前述電源電壓變得高於前述第一輸出電路反轉臨限值電壓時，開始充電於前述第一電容，在經過預定時間之後，以前述重置訊號未被輸出的方式進行動作的前述第一控制電路；及具有第二電容，若前述電源電壓低於第二預定電壓時，將前述第二電容與前述第一PMOS電晶體及前述第二PMOS電晶體的閘極相連接的第二控制電路。
  2. 如申請專利範圍第1項之電力開啓重置電路，其中，前述第一輸出電路係利用前述第一電流源的反相器。
  3. 如申請專利範圍第1項之電力開啓重置電路，其中，前述第二輸出電路係利用前述第二電流源的反相器。
  4. 如申請專利範圍第1項之電力開啓重置電路，其中，前述第一控制電路係具有：閘極連接於前述第一輸出電路的輸出端子、源極連接於接地端子的第一NMOS電晶體；依序串聯設在電源端子與前述第一NMOS電晶體之汲極之間的前述第一電容及第三電流源；及閘極連接於前述第一電容與前述第三電流源的連接點，源極連接於電源端子，汲極連接於前述第一PMOS電晶體及前述第二PMOS電晶體之閘極的第三PMOS電晶體。
  5. 如申請專利範圍第1項之電力開啓重置電路，其中，前述第二控制電路係具有：閘極連接於接地端子，汲極連接於前述第一PMOS電晶體及前述第二PMOS電晶體之閘極的空乏型NMOS電晶體；及設在前述空乏型NMOS電晶體的源極與接地端子之間的前述第二電容。
  6. 如申請專利範圍第1項之電力開啓重置電路，其中，前述第一源極隨耦器電路係具有比前述第一NMOS電晶體之臨限值電壓為低的臨限值電壓，閘極連接於基準電壓端子，源極連接於輸出端子，汲極連接於電源端子的第二NMOS電晶體。
  7. 如申請專利範圍第1項之電力開啓重置電路，其中，前述第二源極隨耦器電路係具有比前述第一NMOS電晶體之臨限值電壓為低的臨限值電壓，閘極連接於基準電壓端子，源極連接於輸出端子，汲極連接於電源端子的第三NMOS電晶體。
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