CN101795129A - 上电复位电路 - Google Patents

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Abstract

本发明提供上电复位电路，其适用于在低电源电压下工作的半导体装置。在输出复位信号后，当电源电压(VDD)高于第一输出电路反转阈值电压(Vz)时，第一控制电路(51)以不输出复位信号的方式工作。通过适当低进行电路设计降低该第一输出电路反转阈值电压(Vz)，能够在低电源电压(VDD)下实现复位信号的输出和停止。

Description

上电复位电路
技术领域
本发明涉及当电源电压达到规定电压时输出复位信号的上电复位(power on reset)电路。
背景技术
对现有的上电复位电路进行说明。图4是示出现有的上电复位电路的图。
在电源电压VDD从0V升高的情况下，起初，内部节点N1、N2的电压也为0V。当电源电压VDD高于反相器47的阈值电压时，输出电压VOUT为高电平(high)，上电复位电路输出复位信号。并且，当电源电压VDD高于PMOS晶体管41的阈值电压的绝对值时，PMOS晶体管的41导通，内部节点N1的电压为电源电压VDD。
然后，当电源电压VDD进一步升高时，内部节点N1的电压也升高，但是，内部节点N1的电压被钳位在PMOS晶体管42、43的阈值电压的绝对值的合计电压(例如2Vtp)。然后，当电源电压VDD高于PMOS晶体管44的阈值电压(例如Vtp)与该合计电压(例如2Vtp)的合计电压(例如3Vtp)时，PMOS晶体管的44导通，内部节点N2的电压为电源电压VDD。反相器47的输出电压VOUT变为低电平(low)，上电复位电路停止输出复位信号。
然后，电源电压VDD降低，当电源电压VDD低于从内部节点N2的电压减去PMOS晶体管45的阈值电压的绝对值后的电压时，PMOS晶体管45导通。于是，内部节点N2的电压变为在电源电压VDD上加上PMOS晶体管45的阈值电压的绝对值后的电压。由此，当电源电压VDD变为0V时，内部节点N2的电压变为PMOS晶体管45的阈值电压的绝对值。
在该状态下，在电源电压VDD再次升高的情况下，当电源电压VDD高于PMOS晶体管45与反相器47的阈值电压的绝对值的合计电压时，上电复位电路输出复位信号(例如参照专利文献1)。
【专利文献1】日本特开平11-068539号公报
但是，在现有技术中，在输出复位信号后，在电源电压VDD低于PMOS晶体管42、44的阈值电压的绝对值的合计电压的期间，继续输出复位信号。因此，该上电复位电路无法应用于在低于该合计电压的电源电压下进行工作的半导体装置。
发明内容
本发明是鉴于上述课题而完成的，提供适用于在低电源电压下进行动作的半导体装置的上电复位电路。
本发明为了解决上述课题，提供一种上电复位电路，其在电源电压达到第一规定电压时输出复位信号，该上电复位电路的特征在于，具有：第一输出电路，其具有第一PMOS晶体管和第一电流源，且具有第一输出电路反转阈值电压，对第一控制电路进行控制；第二输出电路，其具有第二PMOS晶体管和第二电流源，且具有作为比所述第一输出电路反转阈值电压低的第二输出电路反转阈值电压的所述第一规定电压，第二输出电路以如下方式进行工作：当所述电源电压高于所述第一规定电压时，输出所述复位信号；第一源极跟随电路，其被施加比所述第二输出电路反转阈值电压低的基准电压，向所述第一控制电路的输入端子输出基于所述基准电压的电压；第二源极跟随电路，其被施加所述基准电压，向所述第一PMOS晶体管和所述第二PMOS晶体管的栅极输出基于所述基准电压的电压；所述第一控制电路，其具有第一电容，且以如下方式进行工作：当所述电源电压高于所述第一输出电路反转阈值电压时，开始对所述第一电容进行充电，在经过规定时间后，不输出所述复位信号；以及第二控制电路，其具有第二电容，当所述电源电压低于第二规定电压时，该第二控制电路将所述第二电容与所述第一PMOS晶体管和所述第二PMOS晶体管的栅极连接起来。
在本发明中，当电源电压高于基准电压与第二输出电路反转阈值电压的合计电压时，输出复位信号。并且，由于基准电压低于第二输出电路反转阈值电压，因此，即使半导体装置的电源电压低于第二输出电路反转阈值电压的2倍，但只要高于合计电压，即可准确地输出复位信号。
并且，在输出复位信号后，当电源电压高于第一输出电路反转阈值电压时，第一控制电路以不输出复位信号的方式进行工作。通过适当地进行电路设计降低该第一输出电路反转阈值电压，由此能够在比现有技术更低的电源电压下工作。
附图说明
图1是示出上电复位电路的图。
图2是示出电源电压和输出电压的时序图。
图3是示出电源电压和输出电压的时序图。
图4是示出现有的上电复位电路的图。
标号说明
11～12：NMOS晶体管(Vtni)；13～16：PMOS晶体管；21～22：电容；23：耗尽型NMOS晶体管(D型NMOS晶体管)；31～33：电流源；34～35：NMOS晶体管(Vtn)；N3～N6：内部节点；51：第一输出电路；52：第二输出电路；53：第一控制电路；54：第二控制电路。
具体实施方式
下面，参照附图来说明本发明的实施方式。
首先，说明上电复位电路的结构。图1是示出上电复位电路的图。
上电复位电路具有：NMOS晶体管11、12；PMOS晶体管13、14、15、16；电容21、22；耗尽型NMOS晶体管23；电流源31、32、33；以及NMOS晶体管34、35。并且，上电复位电路具有内部节点N3、N4、N5、N6。
这里，PMOS晶体管14和电流源32是利用电流源32的反相器，构成第一输出电路51。PMOS晶体管15和电流源33是利用电流源33的反相器，构成第二输出电路52。NMOS晶体管11构成第一源极跟随电路。NMOS晶体管12构成第二源极跟随电路。NMOS晶体管34、电容21、电流源31和PMOS晶体管13构成第一控制电路53。D型NMOS晶体管23和电容22构成第二控制电路54。
NMOS晶体管11的栅极与基准电压端子连接，源极与内部节点N3连接，漏极与电源端子连接。NMOS晶体管12的栅极与基准电压端子连接，源极与内部节点N4连接，漏极与电源端子连接。PMOS晶体管13的栅极与内部节点N3连接，源极与电源端子连接，漏极与内部节点N4连接。PMOS晶体管14的栅极与内部节点N4连接，源极与电源端子连接，漏极与内部节点N5连接。PMOS晶体管15的栅极与内部节点N4连接，源极与电源端子连接，漏极与内部节点N6连接。PMOS晶体管16的栅极与内部节点N6连接，源极与电源端子连接，漏极与输出端子连接。
电容21设置在电源端子与内部节点N3之间。电容22设置在D型NMOS晶体管23的源极与接地端子之间。D型NMOS晶体管23的栅极与接地端子连接，漏极与内部节点N4连接。电流源31设置在内部节点N3与NMOS晶体管34的漏极之间。电流源32设置在内部节点N5与接地端子之间。电流源33设置在内部节点N6与接地端子之间。NMOS晶体管34的栅极与内部节点N5连接，源极与接地端子连接。NMOS晶体管35的栅极与内部节点N6连接，源极与接地端子连接，漏极与输出端子连接。
NMOS晶体管34、35具有阈值电压Vtn，NMOS晶体管11、12具有比Vtn低的阈值电压Vtni。PMOS晶体管13、14、15、16具有阈值电压Vtp。D型NMOS晶体管23具有阈值电压Vtnd。
第一输出电路51具有第一输出电路反转阈值电压Vz1，对第一控制电路53进行控制。第二输出电路52具有比第一输出电路反转阈值电压Vz1低的第二输出电路反转阈值电压Vz2，进行如下动作：当电源电压VDD高于第二输出电路反转阈值电压Vz2时，输出复位信号。第一源极跟随电路被施加了比第二输出电路反转阈值电压Vz2低的基准电压VREF，且作为源极跟随电路工作时，向第一控制电路53的输入端子输出电压(VREF-Vtni)。第二源极跟随电路被施加了基准电压VREF，且作为源极跟随电路工作时，向PMOS晶体管14、15的栅极输出电压(VREF-Vtni)。第一控制电路53以如下方式动作：当电源电压VDD高于第一输出电路反转阈值电压Vz1时，开始对电容21充电，在经过规定时间后，不输出复位信号。当电源电压VDD低于电压-Vtnd时，第二控制电路54使得电容22与PMOS晶体管14、15的栅极相连。
第一输出电路反转阈值电压Vz1由PMOS晶体管14和电流源32的驱动能力以及PMOS晶体管14的阈值电压Vtp决定。并且，第二输出电路反转阈值电压Vz2由PMOS晶体管15和电流源33的驱动能力以及PMOS晶体管15的阈值电压Vtp决定。
接着，说明电源电压VDD逐渐升高时上电复位电路的动作。图2是示出电源电压和输出电压的时序图。
在t0≤t＜t1的期间，由于NMOS晶体管12作为源极跟随电路工作，而且在基准电压端子上施加了基准电压VREF，所以，内部节点N4的电压为电压(VREF-Vtni)。这里，虽然电源电压VDD逐渐升高，但由于低于第一输出电路、第二输出电路的反转阈值电压，所以，PMOS晶体管14、15截止，内部节点N6的电压为低电平。由此，输出电压VOUT欲向高电平变化，跟随电源电压VDD逐渐升高。即，上电复位电路不输出复位信号。并且，由于NMOS晶体管34也截止，所以，由于电容21的耦合电压的作用，内部节点N3跟随电源电压VDD逐渐升高。
当在t＝t1处电源电压VDD高于第二输出电路反转阈值电压Vz2时，PMOS晶体管15导通，内部节点N6的电压变为高电平。由此，输出电压VOUT变为低电平，上电复位电路输出复位信号。
当在t1＜t＜t2的期间，电源电压VDD进一步升高而达到第一输出电路反转阈值电压Vz1时(时间t到达时间T1a时)，不仅PMOS晶体管15导通，PMOS晶体管14也导通。于是，内部节点N5的电压变为高电平，NMOS晶体管34导通。然后，NMOS晶体管作为源极跟随电路工作，电容21被充电，内部节点N3的电压降低。此时(复位期间)，输出电压VOUT保持低电平，上电复位电路依然输出复位信号。
当在t＝t2处内部节点N3的电压低于从电源电压VDD减去PMOS晶体管13的阈值电压的绝对值|Vtp|后的电压时，PMOS晶体管13导通，内部节点N4变为电源电压VDD。于是，PMOS晶体管14、15截止，内部节点N5、N6为低电平。由此，输出电压VOUT变为高电平，上电复位电路不输出复位信号，结束复位动作。并且，NMOS晶体管34截止，电容21结束充电而保持其容量。由此，内部节点N3的电压被保持在电压(VDD-Vtp)以下，PMOS晶体管13继续导通。并且，如后所述，D型NMOS晶体管23也截止，NMOS晶体管12不作为源极跟随电路工作，内部节点N4的电位不降低。由此，不输出复位信号。其结果，在上电复位电路的除输出级的PMOS晶体管16以外的MOS晶体管中，没有漏电流以外的电流流过。
在t＞t2的期间，输出电压VOUT跟随电源电压VDD逐渐升高。即，上电复位电路不输出复位信号。
这里，设电源电压VDD低而内部节点N4的电压高于电源电压VDD。此时，NMOS晶体管12将源极作为电源端子、漏极作为内部节点N4而工作。当从基准电压VREF减去电源电压VDD后的电压高于NMOS晶体管12的阈值电压Vtni时，NMOS晶体管12导通，内部节点N4的电压为电源电压VDD。例如，设基准电压VREF为0.4V、电源电压VDD为0.2V、内部节点N4的电压为1.0V、阈值电压Vtni为0.2V，则NMOS晶体管12导通，内部节点N4的电压为0.2V。由此，内部节点N4的电压不高于电源电压VDD，所以，即使在再次接通电源时，上电复位电路也能够正常地工作。
接着，说明电源电压VDD急剧升高时上电复位电路的动作。图3是示出电源电压和输出电压的时序图。
当在t＝t0处电源电压VDD急剧升高时，由于电容21的耦合，内部节点N3的电压急剧升高，PMOS晶体管13截止。并且，由于D型NMOS晶体管23如上所述地导通，所以，内部节点N4的电压由于电容22而向接地电压VSS平滑地变化，PMOS晶体管14、15导通。于是，内部节点N5、N6的电压为高电平。由此，输出电压VOUT变为低电平，上电复位电路输出复位信号。并且，NMOS晶体管34导通，NMOS晶体管作为源极跟随电路工作，开始对电容21进行充电。
在t0＜t＜t1的期间，由于对电容21进行充电，因此内部节点N3的电压降低。此时(复位期间)，输出电压VOUT保持低电平，上电复位电路依然输出复位信号。
当在t＝t1处内部节点N3的电压低于从电源电压VDD减去PMOS晶体管13的阈值电压的绝对值|Vtp|后的电压时，PMOS晶体管13导通，内部节点N4变为电源电压VDD。于是，PMOS晶体管14、15截止，内部节点N5、N6的电压为低电平。由此，输出电压VOUT变为高电平，达到电源电压VDD。即，上电复位电路不输出复位信号，结束复位动作。并且，NMOS晶体管34截止，电容21结束充电而保持其容量。由此，内部节点N3的电压被保持在电压(VDD-Vtp)以下，PMOS晶体管13继续导通。并且，如后所述，D型NMOS晶体管23也截止，NMOS晶体管12不作为源极跟随电路工作，内部节点N4的电位不降低。由此，不输出复位信号。其结果，在上电复位电路中的除输出级的PMOS晶体管16以外的MOS晶体管中，没有漏电流以外的电流流过。
在t＞t1的期间，输出电压VOUT为高电平，即电源电压VDD。即，上电复位电路不输出复位信号。
在设D型NMOS晶体管23的阈值电压为Vtnd的情况下，当由于电源电压VDD高于规定电压而使得内部节点N4的电压高于-Vtnd时，D型NMOS晶体管23作为源极跟随电路工作，D型NMOS晶体管23的源极电压从接地电压VSS变为-Vtnd，D型NMOS晶体管23的栅极-源极间电压变为阈值电压(Vtnd)，所以，D型NMOS晶体管23截止，电容22未与内部节点N4连接。然后，当电源电压VDD急剧升高时，内部节点N4的电压不受电容22的作用而不向接地电压VSS平滑地变化，内部节点N4的电压跟随电源电压VDD，所以，PMOS晶体管15不导通。于是，内部节点N6的电压变为低电平，输出电压VOUT变为高电平，不输出复位信号。由此，在电源电压VDD高于规定电压且之后电源电压VDD急剧升高的情况下，不输出复位信号。
此外，在电源电压VDD低于规定电压而使得内部节点N4的电压低于-Vtnd时，D型NMOS晶体管23的栅极-源极间电压高于阈值电压(Vtnd)，D型NMOS晶体管23导通，电容22与内部节点N4连接。然后，即使电源电压VDD急剧升高，内部节点N4的电压也将由于电容22而向接地电压VSS平滑地变化，内部节点N4的电压不跟随电源电压VDD，所以，PMOS晶体管15导通。于是，内部节点N6的电压变为高电平，输出电压VOUT变为低电平，输出复位信号。由此，在电源电压VDD低于规定电压且之后电源电压VDD急剧升高的情况下，输出复位信号。
这样，能够根据PMOS晶体管15和恒压电路31的参数以及比PMOS晶体管15的阈值电压Vtp的绝对值|Vtp|低的基准电压VREF来决定第二输出电路反转阈值电压Vz2，能够容易地使其低于电压2Vtp。由此，半导体装置的电源电压即使低于电压2Vtp，但只要高于第二输出电路反转阈值电压Vz2，即可准确地输出复位信号。
并且，在输出复位信号后，当电源电压VDD高于第一输出电路反转阈值电压Vz1时，第一控制电路51以不输出复位信号的方式工作。通过适当地进行电路设计降低该第一输出电路反转阈值电压Vz1，从而也可以降低电源电压VDD。
并且，无论电源电压VDD逐渐升高还是急剧升高，只要电源电压VDD高于第二输出电路反转阈值电压Vz2，就输出复位信号。
并且，当复位动作结束时，在上电复位电路的除输出级的PMOS晶体管16以外的MOS晶体管中，没有漏电流以外的电流流过。由此，减小了上电复位电路的消耗电流。

Claims (7)

1.一种上电复位电路，其在电源电压达到第一规定电压时输出复位信号，该上电复位电路的特征在于，具有：
第一输出电路，其具有第一PMOS晶体管和第一电流源，且具有第一输出电路反转阈值电压，对第一控制电路进行控制；
第二输出电路，其具有第二PMOS晶体管和第二电流源，且具有作为比所述第一输出电路反转阈值电压低的第二输出电路反转阈值电压的所述第一规定电压，该第二输出电路以如下方式进行工作：当所述电源电压高于所述第一规定电压时，输出所述复位信号；
第一源极跟随电路，其被施加比所述第二输出电路反转阈值电压低的基准电压，向所述第一控制电路的输入端子输出基于所述基准电压的电压；
第二源极跟随电路，其被施加所述基准电压，向所述第一PMOS晶体管和所述第二PMOS晶体管的栅极输出基于所述基准电压的电压；
所述第一控制电路，其具有第一电容，且以如下方式进行工作：当所述电源电压高于所述第一输出电路反转阈值电压时，开始对所述第一电容进行充电，在经过规定时间后，不输出所述复位信号；以及
第二控制电路，其具有第二电容，当所述电源电压低于第二规定电压时，该第二控制电路将所述第二电容与所述第一PMOS晶体管和所述第二PMOS晶体管的栅极连接起来。
2.根据权利要求1所述的上电复位电路，其特征在于，
所述第一输出电路是利用所述第一电流源的反相器。
3.根据权利要求1所述的上电复位电路，其特征在于，
所述第二输出电路是利用所述第二电流源的反相器。
4.根据权利要求1所述的上电复位电路，其特征在于，
所述第一控制电路具有：
第一NMOS晶体管，其栅极与所述第一输出电路的输出端子连接，源极与接地端子连接；
所述第一电容和第三电流源，它们依次串联设置在电源端子与所述第一NMOS晶体管的漏极之间；以及
第三PMOS晶体管，其栅极与所述第一电容和所述第三电流源的连接点连接，源极与电源端子连接，漏极与所述第一PMOS晶体管和所述第二PMOS晶体管的栅极连接。
5.根据权利要求1所述的上电复位电路，其特征在于，
所述第二控制电路具有：
耗尽型NMOS晶体管，其栅极与接地端子连接，漏极与所述第一PMOS晶体管和所述第二PMOS晶体管的栅极连接；以及
所述第二电容，其设置在所述耗尽型NMOS晶体管的源极与接地端子之间。
6.根据权利要求1所述的上电复位电路，其特征在于，
所述第一源极跟随电路是第二NMOS晶体管，其具有比所述第一NMOS晶体管的阈值电压低的阈值电压，且栅极与基准电压端子连接，源极与输出端子连接，漏极与电源端子连接。
7.根据权利要求1所述的上电复位电路，其特征在于，
所述第二源极跟随电路是第三NMOS晶体管，其具有比所述第一NMOS晶体管的阈值电压低的阈值电压，且栅极与基准电压端子连接，源极与输出端子连接，漏极与电源端子连接。
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