TWI463584B - 將淺溝槽隔離及穿透基板之通孔整合至積體電路設計中 - Google Patents

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Description

將淺溝槽隔離及穿透基板之通孔整合至積體電路設計中
本申請案概言之係關於積體電路及其製造，且具體而言係關於包括淺溝槽隔離及穿透基板之通孔結構的積體電路。
本申請案涉及頒予M.A. Bachman、S.M. Merchant及J. Osenbach之標題為「METHOD OF FABRICATION OF THROUGH-SUBSTRATE VIAS」(「Bachman等人」)且與本申請案共同讓與的美國專利申請案第12/969,836號(檔案號L09-0808)，其全文以引用方式併入本文中。
典型半導體積體電路(IC)設計要求一些電路組件與設計內之其他電路組件電隔離以避免諸如短路或串擾等有害電相互作用。隔離電路組件之一種方法使用淺溝槽隔離(STI)以分離該等區。而且在一些IC設計(例如三維IC設計)中，產生穿透基板之通孔(TSV)，其連接前側電路與基板之背側。
在一個實施例中，本發明提供製造積體電路之方法。該方法包含提供具有第一側及第二相對側之基板、在該基板之第一側中形成淺溝槽隔離開口及在該基板之第一側中形成部分穿透基板之通孔開口。該方法亦包含延伸該部分穿透基板之通孔開口，其中經延伸之部分穿透基板之通孔開口進入基板中比淺溝槽隔離開口深。該方法進一步包含用第一固體材料填充淺溝槽隔離開口及用第二固體材料填充經延伸之部分穿透基板之通孔開口。淺溝槽隔離開口、部分穿透基板之通孔開口及經延伸之部分穿透基板之通孔開口均未穿透基板之第二側之外表面。存在以下至少一種情況：同時形成淺溝槽隔離開口及部分穿透基板之通孔開口，或同時填充淺溝槽隔離開口及經延伸之部分穿透基板之通孔開口。
另一實施例係積體電路。積體電路包含具有第一側及第二相對側之基板。積體電路亦包含淺溝槽隔離結構及穿透基板之通孔。淺溝槽隔離結構之一端埋入基板內部且淺溝槽隔離結構之相對端位於基板之第一側表面處。穿透基板之通孔之一端位於基板之第一側表面處且穿透基板之通孔之相對端位於基板之第二側表面處。同一絕緣層位於界定淺溝槽隔離結構之開口內且位於界定穿透基板之通孔的開口內。
本揭示內容之又一實施例係積體電路，其包含具有第一側及第二相對側之基板、淺溝槽隔離結構及穿透基板之通孔。淺溝槽隔離結構之一端埋入基板內部且淺溝槽隔離結構之相對端位於基板之第一側表面處。穿透基板之通孔之一端位於基板之第一側表面處且穿透基板之通孔之相對端位於基板之第二側表面處。淺溝槽隔離結構及穿透基板之通孔係藉由包括以下之過程形成：在基板之第一側中形成淺溝槽隔離開口；在基板之第一側中形成部分穿透基板之通孔開口；延伸該部分穿透基板之通孔開口，其中經延伸之部分穿透基板之通孔開口進入基板中比淺溝槽隔離開口深；用第一固體材料填充淺溝槽隔離開口；及用第二固體材料填充經延伸之部分穿透基板之通孔開口。淺溝槽隔離開口、部分穿透基板之通孔開口及經延伸之部分穿透基板之通孔開口均未穿透基板之第二側之外表面。存在以下至少一種情況：同時形成淺溝槽隔離開口及部分穿透基板之通孔開口，或同時填充淺溝槽隔離開口及經延伸之部分穿透基板之通孔開口。
為更全面地瞭解本發明，現結合附圖來參閱以下說明。
出於本發明之目的，除非另外指明，否則本文所用術語「或」係指非排他性的「或」。
本發明之實施例改良IC設計之效率。同時執行形成STI開口及形成TSV開口之一部分、或填充STI及TSV開口中的至少一者作為單一步驟。IC製作中該等步驟之一者或二者的同時處理可允許在介電質及金屬堆疊處理之前進行普通圖案化、蝕刻、沈積或其他形成方法中的一或多者。與傳統方法相比，此進而可藉由減少IC製作所需之分開處理步驟或工具之數量來降低成本、時間及資源利用。
本揭示內容之一個實施例係製造IC之方法。圖1展示圖解說明製造方法100之實例性實施例中的選擇性步驟的流程圖。圖2至8展示根據圖1中所展示實例性方法100製造本揭示內容之實例性積體電路200的實例性方法中之所選步驟的剖視圖。
在自始至終持續參照圖1之情況下，如圖2所示，方法100包括提供具有第一側210及第二相對側215之基板205的步驟105。基板205之實例性實施例包括由矽或其他半導體材料構成之晶圓基板、基板晶粒、封裝基板或***式基板。基板205之一些實施例可具有多個層以促使有效製作各種IC組件。舉例而言，基板205之一些實施例包括構成層220。舉例而言，構成層220之一些實施例可包括由矽(例如磊晶形成結晶矽)構成之單晶層。在其他實施例中，構成層220可包括絕緣體上矽層、或多晶矽層或彼等熟習此項技術者熟知之其他材料層。在一些情形下，構成層220之厚度222可在10微米至20微米範圍內。熟習此項技術者應瞭解，若需要，可使用其他類型之基板及構成層。
如圖3A中所示，方法100包括在基板205之第一側210中形成STI開口302的步驟110、及在基板205之第一側210中形成部分TSV開口304的步驟115。熟習此項技術者應熟悉根據步驟110、115圖案化(例如，藉由習用光微影及遮罩方法)及蝕刻(例如，反應性離子蝕刻或其他習用蝕刻方法)基板205之第一側210以形成開口302、304的程序。
如圖3B中所示，方法100包括延伸部分TSV開口304之步驟117(圖3A)，其中延伸之部分TSV開口305進入基板205中比STI開口302深。熟習此項技術者應熟悉額外地圖案化及蝕刻基板205之第一側210以形成延伸之部分TSV開口305的程序。
亦如圖3A至3B中所圖解說明，STI開口302、部分TSV開口304及延伸之部分TSV開口305均未穿透基板205之第二側215的外表面306。熟習此項技術者應熟悉在方法100中以不同步驟達成開口302、304、305之此一組態的程序。
方法100包括用第一固體材料307填充STI開口302之步驟120、及用第二固體材料310填充延伸之部分TSV開口305的步驟125。
存在以下至少一種情況：1)同時形成STI開口302及部分TSV開口304(即，同時執行步驟110、115作為單一步驟130)，或2)同時填充STI開口302及延伸之部分TSV開口305(即，同時執行步驟120、125作為單一步驟135)。
藉由同時形成開口302、304(步驟130)或同時填充開口302、305(步驟135)或同時執行二者，會獲得時間、成本或資源效率之增益。舉例而言，有時使用同一蝕刻工具及同一種蝕刻方法以同時形成兩個不同開口302、304係有益的。類似地，有時使用同一沈積工具或其他形成工具及同一種沈積方法或其他形成方法以用同一種固體材料同時填充兩種不同類型之開口302、305係有益的。
然而，在一些情形下，可期望使用不同方法來形成開口302、304，或使用不同方法填充開口302、305或使用不同固體材料來填充。
舉例而言，在一些實施例中，在同時形成STI開口302及部分TSV開口304(步驟130)後，用包括絕緣材料之第一固體材料307自基板205之第一側210填充STI開口302，並用包括不同絕緣材料或導電材料之第二固體材料310自基板205之第一側210填充延伸之部分TSV開口305。
然而，在其他實施例中，在步驟130中同時形成STI開口302及部分TSV開口304，且隨後在步驟135中同時填充STI開口302及延伸之部分TSV開口305。在該等情形下，第一固體材料307及第二固體材料310可包括類似材料或相同材料。
在又一些實施例中，期望使用兩個不同過程(例如，步驟110及步驟115)來形成STI開口302及部分TSV開口304，以使(例如)開口302與部分TSV開口304或延伸之部分TSV開口305相比具有不同縱橫比。舉例而言，延伸之部分TSV開口305之寬度320與深度325之比率可與STI開口302之寬度330與深度335之比率不同(例如，在一些實施例中，至少約10%或更大差異)。然而，熟習此項技術者應認識到，使用不同過程來形成開口302、304、305並不排除使用單一相同步驟135來填充開口302、305。
如上文所述，在一些情形下，期望使用兩個不同過程(例如步驟120、125)來用不同固體材料307、310分別填充STI開口302及延伸之部分TSV開口305。舉例而言，在一些實施例中，填充STI開口302之步驟120可包括物理氣相沈積過程或化學氣相沈積過程或其他過程以利用一或多種類型之絕緣材料307(例如，在一些情形下下，不同絕緣材料之多個層)填充STI開口302。在一些實施例中，填充延伸之部分TSV開口305之步驟125可包括物理氣相沈積過程(例如，濺鍍)及電化學沈積過程或其他形成過程以利用導電材料310填充開口305。然而，熟習此項技術者應認識到，使用不同過程(步驟120、125)填充開口302、305並不排除使用相同單一步驟130來形成開口302、304。
圖3B顯示在同時填充STI開口302及延伸之部分TSV開口305(步驟135)時方法100的實施例。在同時填充之該等情形下，第一及第二固體材料307、310較佳係絕緣材料。在一些情形下，例如，填充STI開口302之步驟120包括用包括鈍化層312及擴散障壁層314之絕緣材料310填充開口305。填充延伸之部分TSV開口305之步驟125可與步驟120相同(即，同時填充步驟135)。層312、314中之一者或二者可在STI開口302或延伸之部分TSV開口305的內壁上(例如，在一些情形下，塗佈整個側壁316及地板318)。在一些情形下，填充延伸之部分TSV開口305之步驟125亦包括用包括擴散障壁層314之絕緣材料310(例如，其可塗佈開口305之內壁(例如，側壁316及地板318))填充開口305。在該等情形下，再一次，填充STI開口302之步驟120可與步驟125相同(即同時步驟135)，且因此，擴散障壁層314塗佈(例如)STI開口302之內壁。
如圖4中進一步圖解說明，在一些情形下，填充延伸之部分TSV開口305之步驟125可包括用包括絕緣插塞410之絕緣材料310填充開口305。當填充STI開口302之步驟120亦包括用絕緣插塞410填充開口302時，則STI開口302及延伸之部分TSV開口305二者均可用同一絕緣固體材料(例如，第一及第二材料307、310相同)填充。
如圖4中所圖解說明，在一些情形下，STI開口302及延伸之部分TSV開口305二者均用絕緣材料(例如，第一及第二固體材料307、310)填充，該絕緣材料包括以下中之一或多者：氧化矽之鈍化層312，其塗佈TSV開口及STI開口302之內壁316、318；鈍化層312上之氮化矽之擴散障壁層314及介電材料(例如，在一些情形下，氧化矽玻璃)之絕緣插塞410，該絕緣插塞接觸擴散障壁層並實質上分別填充STI開口302及延伸之部分TSV開口305之整個深度335、325(圖3)。
方法100之一些實施例可進一步包括在基板205之第一側210上形成至少一個主動或被動電子組件420(圖4)之步驟140。熟習此項技術者應熟悉製作被動組件(例如電阻器或電感器)或主動組件(例如記憶體電路組件(例如SRAM或DRAM記憶體)或邏輯電路組件(例如CMOS或bi-CMOS邏輯積體電路))的程序。
如Bachman等人進一步解釋，在一些情形下，較佳在用導電材料填充延伸之部分TSV開口305之前形成主動或被動組件420，若如此會避免將開口305中之導電材料暴露於後續高溫過程(例如，在一些實施例中，溫度為約200℃或更高)。
在一些實施例中，主動或被動電子組件420與毗鄰主動或被動電子組件425由位於兩個組件420、425間之至少一個STI開口302電隔離。在一些實施例中，主動或被動電子組件420與毗鄰延伸之部分TSV開口305由位於主動或被動電子組件420與毗鄰TSV開口305間之至少一個STI開口302電隔離。形成毗鄰主動或被動電子組件420、425以使其藉由STI結構彼此分離或與毗鄰TSV分離，此幫助減少該等組件間之串擾及其他電相互作用。
方法100之一些實施例可進一步包括用導電層430覆蓋第一側上之延伸之部分TSV開口305之步驟145。熟習此項技術者應熟悉在基板205上形成導電層430之程序。作為非限制性實例，步驟145可包括形成(例如，濺鍍)金屬(例如鎢、金或銅)之晶種層，在一些情形下，其之後係相同金屬(例如銅)之電化學形成。在一些情形下，如圖4中所圖解說明，作為形成導電層430之一部分，首先形成障壁層435(例如氮化矽層)且隨後圖案化以覆蓋延伸之部分TSV開口305。在一些實施例中，在移除開口305中之固體材料310(例如絕緣材料)之前或用導電材料填充開口305之前，在步驟145中用導電層430覆蓋第一側延伸之部分TSV開口305。在(例如)步驟145包括將基板205暴露於高溫過程時，此步驟次序可為有利的。
方法100之一些實施例進一步包括在基板205之第一側210上形成互連結構440(例如，金屬線、通孔及著陸墊)之步驟150。熟習此項技術者應熟悉形成互連結構440之程序。舉例而言，作為步驟150之一部分，可在第一側210上形成一或多個層間介電層450以支撐互連結構440並使其電絕緣。
在一些實施例中，互連結構440中之至少一者接觸覆蓋第一側延伸之部分TSV開口305的導電層430，且亦接觸基板205上之主動或被動組件420。亦即，互連結構440經組態以經由導電層430使主動或被動組件420與TSV結構電耦合。然而，在其他實施例中，TSV或其覆蓋導電層430可不與基板205上之主動或被動組件420中之任一者耦合或可僅穿過基板205。
在一些實施例中，在移除開口305中之材料310(例如絕緣材料)之前或在用導電材料填充開口305之前，在步驟150中形成互連結構440。在步驟150包括將基板205暴露於高溫過程時，此步驟次序可(例如)為有利的。
方法100之一些實施例亦可包括自基板205之第二側215移除基板之一部分(例如，基板層部分460，圖4)以使延伸之部分TSV開口305暴露於第二側215上的步驟155。舉例而言，圖5顯示在執行化學機械拋光(CMP)以平坦化基板之第二側表面306直至延伸之部分TSV開口305暴露於第二側215上之後的IC 200。然而，熟習此項技術者應瞭解，可使用其他類型之基板移除程序(例如，濕式及乾式蝕刻)以暴露延伸之部分TSV開口305。
如圖6中所圖解說明，方法100之一些實施例進一步包括自基板205之第二側215移除延伸之部分TSV開口305內部的固體材料310(例如絕緣插塞410，圖5)之至少一部分以使第二側TSV開口610自第二側215延伸至基板205之第一側210的步驟160。
在一些情形下，期望在第二側TSV開口610內部保留一些材料310。舉例而言，在欲用由高度可擴散金屬原子(例如銅原子)構成之導電材料填充第二側穿透通孔之開口610時，在第二側TSV開口610之側壁316上具有鈍化層312及障壁層314可為有利的。該等金屬原子可有害地自TSV擴散進入基板205中(包括基板205中主動及被動組件420所位於之區域)，由此損害該等組件420。
在一些情形下，例如，在步驟160中移除材料310之至少一部分可包括絕緣插塞410之乾式蝕刻過程(圖5)，該絕緣插塞實質上橫穿基板205之整個厚度615以形成第二側TSV開口610。在一些情形下，移除步驟160可另外或另一選擇包括絕緣插塞410(例如，氧化矽玻璃或其他介電材料)之濕式蝕刻過程(例如，氫氟酸蝕刻過程)，該絕緣插塞經由第二側TSV開口610實質上橫穿基板205之整個厚度615。在一些情形下，在步驟160中移除固體材料310之至少一部分亦可包括電漿蝕刻過程，其經組態以自覆蓋第一側210上之延伸之部分TSV開口305的導電層430移除障壁層435(例如氮化矽層)。亦即，移除材料310之一部分可包括暴露覆蓋開口305之導電層430的內表面620。熟習此項技術者應熟悉如何組態該等濕式蝕刻及電漿蝕刻過程，以便視需要使得鈍化層312及障壁層314在側壁316上實質上完整。
方法100之一些實施例進一步包括用導電材料710填充在基板205第二側上之第二側TVS開口610的步驟165(圖7)。在一些情形下，在存在覆蓋第一側210上之開口305的導電層430時，導電材料710完全填充第二側TSV開口610以便直接接觸導電層430(例如，接觸導電層430之內表面620)。
可使用之導電材料710之類型的非限制性實例包括銅、鎢、金、多晶矽、導電聚合物或彼等熟習此項技術者熟悉之類似材料。在一些實施例中，為填充深開口610(例如，在基板厚度615(圖6)係約50微米或更大之一些實施例中)，對於填充步驟165而言可有利地包括濺鍍沈積或其他過程用以在第二側TSV開口610之內側壁615上(包括在開口之側壁316上的任何中間絕緣層312、314上)形成金屬晶種層(例如銅)並隨後電沈積或以其他方式形成體塊金屬層(例如銅)以填充開口610之剩餘部分。根據步驟165填充開口610之其他方法包括旋塗方法或熟習此項技術者熟悉之其他方法。熟習此項技術者亦應熟悉諸如CMP等其他步驟以自第二側215表面306移除過量導電材料710，以使材料710僅存於開口610中。
如上文所述，在一些情形下，有利地在完成多個步驟(例如，步驟140至160中之一或多者)之後執行用導電材料填充第二側TSV開口610的步驟165。基於本發明及Bachman等人，熟習此項技術者應瞭解，可有利地在已完成其他處理步驟之後執行步驟165，以(例如)避免將位於第二側TSV開口610中之某些導電材料710(例如銅)暴露於高溫過程，且由此避免引起材料710熱膨脹，此熱膨脹又可引起基板205破裂或其他損害。
本揭示內容之另一實施例係IC。圖8展示本揭示內容之實例性IC 200。IC 200可包括如上文結合圖1至7所述之特徵中的任一者。
圖8中所繪示之實例性IC 200包含具有第一側210及第二相對側215之基板205。IC 200亦包含STI結構810，其中STI結構之一端812係埋入基板205之內部且STI結構810之相對端815係位於基板205之第一側210之表面817處。IC 200進一步包含TSV 820，其中TSV 820之一端822係位於基板205之第一側210之表面817處且TSV 820之相對端825係位於基板205之第二側215之表面306處。同一絕緣層位於界定STI結構810之開口302內且位於界定TSV 820之開口305內。在一些實施例中，例如，鈍化層312或擴散障壁層314中之一者或二者位於界定STI結構810之開口302的側壁827上及界定TSV 820之開口305的側壁316上。
如圖8中進一步圖解說明，在一些實施例中，至少一個STI結構810位於TSV 820與位於基板205之第一側210上的被動或主動電組件420之間。亦如圖8中圖解說明，在一些實施例中，至少一個STI結構810位於第一被動或主動電組件420(其位於基板205之第一側210上)與第二被動或主動電組件425(其位於基板205之第一側210上)之間。
IC 200之一些實施例可進一步包括位於基板205之第一側210上且覆蓋第一側210上之TSV開口305的導電層430。IC 200之一些實施例可包括基板205之第一側210上的金屬線440及層間介電層450。在一些情形下，金屬線440中之至少一者電連接位於基板205之第一側210上的被動或主動電組件420與覆蓋TSV 820之導電層430。
在一些實施例中，STI結構810之開口302的寬度330小於TSV 820之開口305的寬度320。
TSV開口305橫穿基板205之整個厚度615，而STI開口302埋入基板205中。在一些實施例中，TSI開口302可橫穿在一些實施例中基板205中存在之構成層220。
在IC 200之一些實施例中，期望STI結構810之寬度330盡可能窄以促進基板205上之較大數量之主動或被動電組件420之電隔離。具有窄寬度330促進基板205之更多面積可用以固持較大數量之主動或被動電組件420或TSV 820。
TSV開口305之寬度320係組態TSV 820為足夠寬以使穿過TSV 820之電流的電阻最小化與組態寬度320為過大以致於佔用基板表面817之過多面積之間的謹慎平衡。電阻過高會不利地減慢經由TSV 820傳遞電信號之速率。若TSV 820佔用基板205上之過多面積，則此可能需要(例如)使基板晶粒205更大以配合特定應用所需之必需數量的被動或主動組件，由此需要更多資源來製造基板205且因此使得IC 200比所期望的大。
如圖8中進一步圖解說明，在一些實施例中，藉由TSV 820使IC 200之基板205與一或多個其他基板830互連。在一些實施例中，基板205及一或多個其他基板830係三維IC封裝840之一部分。舉例而言，在一些IC封裝840中，基板205之第一側210(例如，上面具有主動或被動組件420、425之側210)可面向其他基板830之第一側845。然而，在其他實施例中，基板205之前側210可面向其他基板830之第二相對側850。在一些實施例中，IC封裝840可包括多個基板205、830之堆疊860，該等基板藉由TSV 820與堆疊860之毗鄰基板、或非毗鄰基板互連。舉例而言，可經由穿過第二基板之TSV使第一基板與第三基板互連，該第二基板位於第一基板與第三基板之間。
圖1至8圖解說明本揭示內容之又一積體電路實施例。與上文所討論類似，圖8中所繪示之實例性IC 200包含具有第一側210及第二相對側215之基板205；STI結構810，其中STI結構之一端812埋入基板205之內部且STI結構810之相對端815位於基板205之第一側210的表面817處；及TSV 820，其中TSV 820之一端822位於基板205之第一側210的表面817處且TSV 820之相對端825位於基板205之第二側215的表面306處。
對於IC 200之該等實施例而言，STI結構810及TSV 820係藉由包括以下之過程形成：在基板205之第一側210中形成STI開口302(步驟110)；在基板205之第一側210中形成部分TSV開口304(步驟115)；延伸部分TSV開口304(步驟117)，其中延伸之部分TSV開口305進入基板205中比STI開口302深；用第一固體材料307填充STI開口302(步驟120)；及用第二固體填充材料310填充延伸部分TSV 305(步驟125)。
STI開口302、部分TSV開口304及經延伸之部分穿透基板之通孔開口305均未穿透基板205之第二側215的外表面306。存在以下至少一種情況：(1)同時形成STI開口302及部分TSV開口304(步驟130)，或(2)同時填充STI開口302及延伸之部分TSV開口305(步驟135)。IC 200可進一步包括諸如上文結合圖1至8所討論之額外特徵。
彼等熟習本申請案所涉及相關技術者應瞭解，可對所闡述實施例進行其他及進一步添加、刪除、取代及修改。
200．．．積體電路
205．．．基板
210．．．基板之第一側
215．．．基板之第二相對側
220．．．構成層
302．．．STI開口
304．．．部分TSV開口
305．．．部分TSV開口
306．．．基板之第二側的外表面
307．．．第一固體材料/絕緣材料
310．．．第二固體材料/絕緣材料
312．．．鈍化層
314．．．擴散障壁層
316．．．側壁
318．．．地板
410．．．絕緣插塞
420．．．主動或被動電子組件
425．．．主動或被動電子組件
430．．．導電層
435．．．障壁層
440．．．金屬線/互連結構
450．．．介電層
460．．．基板層部分
610．．．第二側TSV開口
620．．．導電層之內表面
710．．．導電材料
810．．．STI結構
812．．．STI結構之一端
815．．．STI結構之相對端
817．．．基板之第一側的表面
820．．．TSV
822．．．TSV之一端
825．．．TSV之相對端
827．．．側壁
830．．．基板
840．．．IC封裝
845．．．基板之第一側
850．．．基板之第二相對側
860．．．堆疊
圖1展現圖解說明製造本揭示內容之積體電路之方法的實例性實施例中的選擇性步驟的流程圖；
圖2至7展示根據圖1中所展示實例性方法製造本揭示內容之實例性積體電路的實例性方法中之所選步驟的剖視圖；及
圖8展示本揭示內容之實例性積體電路。
(無元件符號說明)

Claims (9)

  1. 一種積體電路，其包含：基板，其具有第一側及第二相對側；淺溝槽隔離結構，其中該淺溝槽隔離結構之一端係埋入該基板之內部，且該淺溝槽隔離結構之相對端係位於該基板之該第一側的表面處；及穿透基板之通孔，其中該穿透基板之通孔之一端係位於該基板之該第一側的表面處，且該穿透基板之通孔之相對端係位於該基板之該第二側的表面處，其中同一絕緣層位於界定該淺溝槽隔離結構之開口內且位於界定該穿透基板之通孔的開口內，其中該同一絕緣層含有在該界定該淺溝槽隔離結構之開口的側壁及界定該穿透基板之通孔之開口的側壁上之鈍化層及擴散障壁層。
  2. 如請求項1之積體電路，其中該同一絕緣層含有在該界定該淺溝槽隔離結構之開口的側壁及界定該穿透基板之通孔之開口的側壁上之氧化矽鈍化層及氮化矽擴散障壁層。
  3. 如請求項1之積體電路，其中該淺溝槽隔離結構係位於該穿透基板之通孔與位於該基板之該第一側上之被動或主動電組件之間。
  4. 如請求項1之積體電路，其中該淺溝槽隔離結構係在位於該基板之該第一側上之第一被動或主動電組件與位於該基板之該第一側上之第二被動或主動電組件之間。
  5. 如請求項1之積體電路，其進一步包括位於該基板之該第一側上且覆蓋該第一側上之該穿透基板之通孔開口的導電層。
  6. 如請求項1之積體電路，其進一步包括位於該基板之該第一側上的金屬線及層間介電層，其中該等金屬線中之至少一者電連接位於該基板之該第一側上的被動或主動電組件與覆蓋該穿透基板之通孔的導電層。
  7. 如請求項1之積體電路，其中該基板藉由該穿透基板之通孔與一或多個其他基板互連。
  8. 如請求項7之積體電路，其中該基板及該一或多個其他基板係三維積體電路封裝之一部分。
  9. 如請求項1之積體電路，其中該擴散障壁層係在位於該界定該淺溝槽隔離結構之開口的側壁及該界定該穿透基板之通孔之開口的側壁上之該鈍化層上。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US8987137B2 (en) 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
JP6034095B2 (ja) * 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
US9577035B2 (en) * 2012-08-24 2017-02-21 Newport Fab, Llc Isolated through silicon vias in RF technologies
TWI492343B (zh) * 2012-11-02 2015-07-11 矽品精密工業股份有限公司 半導體基板及其製法
US9123789B2 (en) * 2013-01-23 2015-09-01 United Microelectronics Corp. Chip with through silicon via electrode and method of forming the same
DE102013208816A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法
US9419075B1 (en) * 2015-01-28 2016-08-16 Texas Instruments Incorporated Wafer substrate removal
WO2017111847A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
US10043740B2 (en) * 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
US10290495B2 (en) * 2016-07-29 2019-05-14 Japan Display Inc. Electronic apparatus and manufacturing method of the same
WO2018026002A1 (ja) * 2016-08-04 2018-02-08 大日本印刷株式会社 貫通電極基板及び実装基板
KR102652854B1 (ko) 2016-08-17 2024-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
FR3059464B1 (fr) * 2016-11-29 2019-03-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit electronique comprenant des tranchees d'isolation electrique
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
JP2018129412A (ja) * 2017-02-09 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および半導体装置の製造方法
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
US10535585B2 (en) 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc Integrated passive device and fabrication method using a last through-substrate via
WO2019190562A1 (en) * 2018-03-30 2019-10-03 Intel Corporation Dielectric-filled trench isolation of vias
KR102643624B1 (ko) 2018-06-07 2024-03-05 삼성전자주식회사 이미지 센서
WO2021061481A1 (en) * 2019-09-27 2021-04-01 Corning Incorporated Vias including circumferential trenches, interposer including the vias, and method for fabricating the vias
JP7391741B2 (ja) * 2020-03-23 2023-12-05 株式会社東芝 構造体
CN111883541A (zh) 2020-06-30 2020-11-03 复旦大学 一种用于三维封装的soi有源转接板及其制备方法
KR20220010852A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN113421869B (zh) * 2021-06-18 2022-08-02 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090039471A1 (en) * 2007-08-06 2009-02-12 Haruyoshi Katagiri Semiconductor device
US7645678B2 (en) * 2007-02-13 2010-01-12 United Microelectronics Corp. Process of manufacturing a shallow trench isolation and process of treating bottom surface of the shallow trench for avoiding bubble defects
US20100102453A1 (en) * 2008-10-28 2010-04-29 Ming-Hong Tseng Three-Dimensional Integrated Circuit Stacking-Joint Interface Structure

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP2006278646A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4869664B2 (ja) * 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
JP4389227B2 (ja) 2006-09-28 2009-12-24 エルピーダメモリ株式会社 半導体装置の製造方法
US7879711B2 (en) 2006-11-28 2011-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
KR100895813B1 (ko) 2007-06-20 2009-05-06 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
US7615480B2 (en) * 2007-06-20 2009-11-10 Lam Research Corporation Methods of post-contact back end of the line through-hole via integration
KR100945504B1 (ko) 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
US7939941B2 (en) 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US7859114B2 (en) * 2008-07-29 2010-12-28 International Business Machines Corporation IC chip and design structure with through wafer vias dishing correction
KR20100040455A (ko) 2008-10-10 2010-04-20 주식회사 동부하이텍 반도체 소자의 제조 방법
JP4945545B2 (ja) * 2008-11-10 2012-06-06 株式会社日立製作所 半導体装置の製造方法
US20100224965A1 (en) 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
US8492241B2 (en) * 2010-10-14 2013-07-23 International Business Machines Corporation Method for simultaneously forming a through silicon via and a deep trench structure
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8987137B2 (en) 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
US20130119543A1 (en) 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
US20130299950A1 (en) 2012-05-11 2013-11-14 Sematech, Inc. Semiconductor structure with buried through substrate vias

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645678B2 (en) * 2007-02-13 2010-01-12 United Microelectronics Corp. Process of manufacturing a shallow trench isolation and process of treating bottom surface of the shallow trench for avoiding bubble defects
US20090039471A1 (en) * 2007-08-06 2009-02-12 Haruyoshi Katagiri Semiconductor device
US20100102453A1 (en) * 2008-10-28 2010-04-29 Ming-Hong Tseng Three-Dimensional Integrated Circuit Stacking-Joint Interface Structure

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Publication number Publication date
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