TWI492343B - 半導體基板及其製法 - Google Patents

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Description

半導體基板及其製法
本發明係有關於一種半導體基板，尤指一種能避免載有高頻訊號之線路發生訊號失真的半導體基板及其製法。
隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則逐漸邁入高性能、高功能、高速度化的研發方向，因而產生三維(3D)晶片堆疊技術。目前三維晶片堆疊技術係能利用線路重佈結構(redistribution layer,RDL)、導電矽穿孔(Through silicon via,TSV)等結構形成電性互連結構，以作為訊號傳導路徑，而能提高操作的速度與頻寬。
第1A至1C圖係為習知半導體基板1之製法的剖面示意圖。
如第1A圖所示，提供一具有複數穿孔100的含矽板體10，再提供氧氣並加熱該含矽板體10，以令該含矽板體10之表面及該些穿孔100之壁面變成材質為二氧化矽(SiO2 )之絕緣材11。
如第1B及1B’圖所示，形成金屬材於該穿孔100中以作為導電矽穿孔(TSV)13，並形成一線路層12於該絕緣材11上。其中，該線路層12電性連接該導電矽穿孔13，且部分線路層12可作為整合被動元件(Integrated Passive Devices,IPD，圖略)。
如第1C圖所示，形成複數線路重佈結構(RDL)14於 該絕緣材11、導電矽穿孔13與線路層12上，再於該線路重佈結構14上形成一絕緣保護層15，而該絕緣保護層15形成有複數開口150，以形成複數導電元件16於該些開口150中。
惟，因二氧化矽需在高溫高壓的環境下長時間加熱烘烤而成，如第1A圖所示之製程，故該絕緣材11之厚度需盡量薄化以縮短加熱時間而降低成本，但卻因而使該線路層12與該含矽板體10間的距離(即該絕緣材11之厚度t)過小，如第1B圖所示，以致於當該線路層12產生高頻訊號時，該線路層12容易發生訊號品質劣化(signal quality degradation)。
再者，雖可藉由增加該絕緣材11之厚度而改善該線路層12訊號品質劣化之缺點，但因增加該絕緣材11之厚度需增加氧氣濃度及烘烤時間，故會大幅提高生產成本。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種半導體基板，係包括：一基板本體，係具有至少一開孔，且該基板本體之表面及該開孔之壁面係為絕緣面；以及線路層，係形成於該基板本體之絕緣面上並對應位於該開孔之孔端上，且該線路層與該開孔之間係為電性絕緣。
本發明復提供一種半導體基板之製法，係包括：提供一具有至少一開孔之基板本體，且該基板本體之表面及該 開孔之壁面係為絕緣面；以及形成線路層於該基板本體之絕緣面上並對應位於該開孔之孔端上，而該線路層與該開孔之間係為電性絕緣。
前述之半導體基板及其製法中，該基板本體係為含矽基板，且提供氧氣並進行加熱該基板本體，以形成二氧化矽材，俾作為該絕緣面，而該基板本體復具有電性連接該線路層之導電穿孔。
前述之半導體基板及其製法中，該開孔係呈中空狀。或者，於形成該線路層之前，充填絕緣材於該開孔中。
另外，前述之半導體基板及其製法中，形成線路重佈結構於該絕緣面與該線路層上，且該線路重佈結構電性連接該線路層，又該基板本體復具有電性連接該線路重佈結構之導電穿孔。另包括形成導電元件於該線路重佈結構上。
由上可知，本發明半導體基板及其製法，係藉由該基板本體形成有開孔，因而除了該基板本體表面之絕緣材外，更利用該開孔之深度增加該線路層與該基板本體(即矽材質)間的絕緣結構厚度，故相較於習知技術僅用基板本體表面之絕緣材作阻隔，本發明之半導體基板於該線路層產生高頻訊號時，能改善該線路層之訊號品質劣化之問題，以避免訊號失真。
再者，藉由該些開孔之設計，能利用極薄之絕緣材產生足夠厚度之絕緣結構，亦即不論該絕緣材之厚度多少，均能改善該線路層之訊號品質劣化之問題，故本發明之半導體基板能將該絕緣材盡量薄化，以於製程中能大幅縮短 加熱該絕緣材之時間且大幅減少氧氣濃度，因而達到降低成本之目的。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之半導體基板2a,2之製法的剖面示意圖。
如第2A圖所示，提供一具有相對之第一表面20a與第二表面20b之基板本體20，該基板本體20具有一開孔區A及貫穿之穿孔200，且該開孔區A係具有複數未貫穿之開孔201。
於本實施例中，該基板本體20係為含矽基板，例如晶圓或中介板(Interposer)。再者，該穿孔200係連通 該基板本體20之第一表面20a與第二表面20b，且該開孔201係形成於該基板本體20之第一表面20a上而未連通該基板本體20之第二表面20b。
如第2B圖所示，提供氧氣並加熱該基板本體20，使該基板本體20之第一表面20a與第二表面20b、該些開孔201之壁面及該些穿孔200之壁面上氧化成一絕緣材21，以令該基板本體20之第一表面20a與第二表面20b、該些開孔201之壁面及該些穿孔200之壁面成為絕緣面。
於本實施例中，該絕緣材21係為二氧化矽(SiO2 )，但該絕緣材21之種類可依該基板本體20而定，並不限於此。
如第2C及2C’圖所示，先形成填充材210於該開孔201(含該絕緣材21)中，再形成金屬材於該穿孔200中以作為導電穿孔23，如導電矽穿孔(Through silicon via,TSV)，並形成一線路層22a,22b,22c於該基板本體20之第一表面20a之絕緣材21上，使位於該開孔201之孔端上之線路層22a,22b與該開孔201之間係為電性絕緣。
於本實施例中，位於該開孔201之孔端上之一部分線路層22a係作為一般導電路徑，而位於該開孔201之孔端上之另一部分線路層22b則作為整合被動元件(Integrated Passive Devices,IPD)，又其中一部分線路層22c係位於該導電穿孔23上以電性連接該導電穿孔23。
再者，該線路層22a,22b,22c之材質與形成該導電穿孔23之金屬材係為銅材。又，該填充材210係為絕緣材料， 例如苯環丁烯(Benezocy-clobutene,BCB)
另外，於其它實施例中，如第2C”圖所示，該開孔201(含該絕緣材21)係呈中空狀，使位於該開孔201之孔端上之線路層22a,22b與該開孔201之間係為電性絕緣。
因此，本發明之製法係藉由形成該些用於電性絕緣之開孔201於該基板本體20上，以當該絕緣材21之厚度極薄之情況下，能利用該開孔201之深度h增加該線路層22a,22b與矽材質(即該基板本體20之開孔201底部)之間的絕緣結構厚度L(即該絕緣材21之厚度t與該開孔201之深度h的總和)，故當該線路層22a,22b產生高頻訊號時，能改善該線路層22a,22b之訊號品質劣化(signal quality degradation)之問題，進而避免訊號失真。
再者，藉由該些開孔201之設計，能利用極薄之絕緣材21產生足夠厚度L之絕緣結構，亦即於該絕緣材21之厚度極薄之情況下仍能改善該線路層22a,22b之訊號品質劣化之問題，故藉此能縮短加熱烘烤該絕緣材21之時間且無需增加氧氣濃度，因而有效達到降低成本之目的。
又，該開孔201係用以增加該線路層22a,22b與該基板本體20之間的絕緣結構厚度L，因而只要不導電即可，故於其它實施例中，該開孔201亦可連通該基板本體20之第二表面20b(即貫穿)。
如第2D及2E圖所示，形成一線路重佈結構(redistribution wring structure)24於該絕緣材21與該線路層22a,22b,22c上，再形成複數導電元件26於該 線路重佈結構24上。
於本實施例中，該線路重佈結構24係由至少一介電層240(即鈍化層，passivation layer)、線路重佈層(redistribution layer,RDL)241與導電盲孔242疊構而成，且該最外側之介電層240上形成有一絕緣保護層25，而該絕緣保護層25形成有外露該線路重佈層241之複數開口250，以令該些導電元件26對應該些開口250而形成於該最外側之線路重佈層241上。
再者，該線路重佈結構24之線路重佈層241係藉由該導電盲孔242電性連接該線路層22a,22b,22c及部分該導電穿孔23，且該線路重佈層241藉由該導電盲孔242與位於該導電穿孔23上之該線路層22c電性連接部分該導電穿孔23。
又，該導電元件26係例如為金屬凸塊或銅柱，以結合如封裝基板之電子裝置(圖略)，且該些導電元件26係電性連接該最外側之線路重佈層241。
本發明之半導體基板2a,2係包括：一具有複數開孔201之基板本體20、一形成於該基板本體20表面之絕緣材21、以及一形成於該絕緣材21上之線路層22a,22b,22c。
所述之基板本體20係為含矽基板，且復具有電性連接該部分線路層22c之導電穿孔23，而該開孔201係呈中空狀或其中具有絕緣材(如填充材210等)。
所述之絕緣材21係為二氧化矽(SiO2 )，且復形成於該導電穿孔23之孔壁及該開孔201之孔壁上。
所述之部分線路層22a,22b係對應位於該開孔201之孔端上，且該些線路層22a,22b與該開孔201之間係為電性絕緣。
於一實施例中，所述之半導體基板2復包括形成於該絕緣材21與該線路層22a,22b,22c上之一線路重佈結構24、及形成於該線路重佈結構24上之複數導電元件26，且該線路重佈結構24電性連接該線路層22a,22b,22c及導電穿孔23。
綜上所述，本發明之半導體基板及其製法，主要藉由該基板本體形成有用於電性絕緣之開孔，以利用該開孔之深度增加該線路層與矽材質之間的絕緣結構厚度，故當該線路層產生高頻訊號時，有效改善該線路層之訊號品質劣化之問題，進而避免訊號失真。
再者，藉由該些開孔之設計，不論該絕緣材之厚度多少，均能改善該線路層之訊號品質劣化之問題，故能將該絕緣材之厚度設計為極薄，以大幅縮短加熱烘烤該絕緣材之時間且大幅減少氧氣濃度，因而有效達到降低成本之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,2,2a‧‧‧半導體基板
10‧‧‧含矽板體
100,200‧‧‧穿孔
11,21‧‧‧絕緣材
12,22a,22b,22c‧‧‧線路層
13‧‧‧導電矽穿孔
14,24‧‧‧線路重佈結構
15,25‧‧‧絕緣保護層
150,250‧‧‧開口
16,26‧‧‧導電元件
20‧‧‧基板本體
20a‧‧‧第一表面
20b‧‧‧第二表面
201‧‧‧開孔
210‧‧‧填充材
23‧‧‧導電穿孔
240‧‧‧介電層
241‧‧‧線路重佈層
242‧‧‧導電盲孔
A‧‧‧開孔區
h‧‧‧深度
L,t‧‧‧厚度
第1A至1C圖係為習知半導體基板之製法的剖視示意圖；以及第2A至2E圖係為本發明之半導體基板之製法的剖面示意圖；其中，第2C’圖係為第2C圖之局部上視圖，第2C”圖係為第2C圖之另一實施例。
2a‧‧‧半導體基板
20‧‧‧基板本體
200‧‧‧穿孔
201‧‧‧開孔
21‧‧‧絕緣材
210‧‧‧填充材
22a,22b,22c‧‧‧線路層
23‧‧‧導電穿孔
h‧‧‧深度
L,t‧‧‧厚度

Claims (18)

  1. 一種半導體基板，係包括：一基板本體，係具有一表面及至少一形成於該表面之開孔，且該基板本體之表面至該開孔之壁面係為一連續之絕緣面；以及線路層，係形成於該基板本體之連續之絕緣面上並對應位於該開孔之孔端上，且該線路層與該開孔之基板本體之間係為電性絕緣。
  2. 如申請專利範圍第1項所述之半導體基板，其中，該基板本體係為含矽基板。
  3. 如申請專利範圍第1項所述之半導體基板，其中，該基板本體復具有電性連接該線路層之導電穿孔。
  4. 如申請專利範圍第1項所述之半導體基板，其中，形成該絕緣面之材質係為二氧化矽。
  5. 如申請專利範圍第1項所述之半導體基板，其中，該開孔係呈中空狀。
  6. 如申請專利範圍第1項所述之半導體基板，其中，該開孔中充填有絕緣材。
  7. 如申請專利範圍第1項所述之半導體基板，復包括形成於該絕緣面與該線路層上之線路重佈結構，且該線路重佈結構電性連接該線路層。
  8. 如申請專利範圍第7項所述之半導體基板，其中，該基板本體復具有電性連接該線路重佈結構之導電穿孔。
  9. 如申請專利範圍第7項所述之半導體基板，復包括形成於該線路重佈結構上之導電元件。
  10. 一種半導體基板之製法，係包括：提供一具有一表面及至少一形成於該表面之開孔之基板本體，且該基板本體之表面至該開孔之壁面係為一連續之絕緣面；以及形成線路層於該基板本體之連續之絕緣面上並對應位於該開孔之孔端上，而該線路層與該開孔之基板本體之間係為電性絕緣。
  11. 如申請專利範圍第10項所述之半導體基板之製法，其中，該基板本體係為含矽基板。
  12. 如申請專利範圍第10項所述之半導體基板之製法，其中，該基板本體復具有電性連接該線路層之導電穿孔。
  13. 如申請專利範圍第10項所述之半導體基板之製法，其中，係提供氧氣並進行加熱該基板本體，以形成二氧化矽材，俾作為該絕緣面。
  14. 如申請專利範圍第10項所述之半導體基板之製法，其中，該開孔係呈中空狀。
  15. 如申請專利範圍第10項所述之半導體基板之製法，其中，於形成該線路層之前，充填絕緣材於該開孔中。
  16. 如申請專利範圍第10項所述之半導體基板之製法，復包括形成線路重佈結構於該絕緣面與該線路層上，且該線路重佈結構電性連接該線路層。
  17. 如申請專利範圍第16項所述之半導體基板之製法，其 中，該基板本體復具有電性連接該線路重佈結構之導電穿孔。
  18. 如申請專利範圍第16項所述之半導體基板之製法，復包括形成導電元件於該線路重佈結構上。
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