TWI462293B - 增強型電晶體及其形成方法 - Google Patents

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Description

增強型電晶體及其形成方法
本發明係有關於半導體結構，特別有關於增強型電晶體及其製造方法。
在半導體工業中，氮化鎵(GaN)由於其特性常被用來形成各種積體電路元件，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistors；HEMTs)。在一例子中，於積體電路中形成GaN增強型電晶體，當無偏壓(bias voltage)施加在對應的閘極上時，此增強型電晶體為常閉狀態。在傳統的GaN增強型電晶體中，閘極結構設計成具有p型摻雜蓋層形成於主動區上(例如可參閱美國專利公開號US 2010/0258842)，然後在p型摻雜蓋層上形成金屬層，並設計成使用於偏壓。然而，當電晶體開啟時，在增強型電晶體中的這種閘極結構會承受大的閘極漏電，此大的閘極漏電將會限制電晶體的效能與安全操作範圍。因此，一種GaN增強型電晶體的結構及其形成方法，其能夠降低閘極漏電並克服上述問題是業界亟需的。
在此所揭示的一實施例中提供半導體結構，此半導體結構包含氮化鎵(GaN)層設置在基底上，氮化鋁鎵(AlGaN)層設置在GaN層上，以及閘極堆疊設置在AlGaN層上。閘極堆疊包含III-V族化合物n型摻雜層，III-V族化合物p型摻雜層鄰接III-V族化合物n型摻雜層，以及金屬層形成於III-V族化合物p型摻雜層和III-V族化合物n型摻雜層之上。
在一實施例中，閘極堆疊更包含介電層設置在金屬層底下，且設置在III-V族化合物n型摻雜層和III-V族化合物p型摻雜層上方。在另一實施例中，閘極堆疊更包含介電層設置在金屬層、III-V族化合物n型摻雜層與III-V族化合物p型摻雜層底下。半導體結構更包含另一III-V族化合物摻雜層，在另一實施例中，III-V族化合物n型摻雜層包含n型GaN層，且III-V族化合物p型摻雜層包含p型GaN層。在另一實施例中，III-V族化合物n型摻雜層以雜質進行摻雜，此雜質係選自於由矽與氧所組成的群組。在一實施例中，III-V族化合物p型摻雜層以雜質進行摻雜，此雜質係選自於由鎂、鈣、鋅、鈹與碳所組成的群組。在另一實施例中，每個III-V族化合物n型摻雜層與III-V族化合物p型摻雜層的厚度範圍介於約1nm至約100nm之間，GaN層為未摻雜或者非故意摻雜。半導體結構更包含源極和汲極特徵與GaN層、AlGaN層以及閘極堆疊組合在一起，形成增強型電晶體。
在此所揭示的另一實施例中提供增強型電晶體，此增強型電晶體包含第一III-V族化合物層設置在基底上，第二III-V族化合物層直接設置在第一III-V族化合物層上，且第二III-V族化合物層的組成與第一III-V族化合物層不同，以及閘極堆疊設置在第二III-V族化合物層上，閘極堆疊包含一對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層，組合成二極體。在一實施例中，基底包含藍寶石基底、矽基底與碳化矽基底的其中之一，第一III-V族化合物層包含氮化鎵(GaN)層，且第二III-V族化合物層包含氮化鋁鎵(AlGaN)層。在另一實施例中，閘極堆疊更包含金屬層設置於此對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層上，n型摻雜III-V族化合物層包含n型摻雜氮化鎵(GaN)層，且p型摻雜III-V族化合物層包含p型摻雜氮化鎵(GaN)層。在另一實施例中，藉由實施熱退火製程，金屬層對於此對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層具有歐姆接面。在另一實施例中，閘極堆疊更包含絕緣材料層介於金屬層與此對n型摻雜III-V族化合物層和p型摻雜III-V族化合物層之間。在另一實施例中，閘極堆疊更包含絕緣材料層介於第二III-V族化合物層與此對n型摻雜III-V族化合物層和p型摻雜III-V族化合物層之間。此增強型電晶體更包含氮化鋁(AlN)層***於第一與第二III-V族化合物層之間，此增強型電晶體更包含源極與汲極特徵，閘極堆疊***於源極與汲極特徵之間，其中源極與汲極特徵包含金屬，其係選自於由鈦、鋁、鎳與金所組成的群組。在一實施例中，閘極堆疊更包含第三摻雜III-V族化合物層鄰接此對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層。
本揭示還提供形成增強型電晶體的方法，此方法包含形成第一III-V族化合物層在基底上，形成第二III-V族化合物層在第一III-V族化合物層上，其中第二III-V族化合物層與第一III-V族化合物層不同，形成閘極堆疊以及形成源極與汲極特徵在第二III-V族化合物層上，且閘極堆疊***於源極與汲極特徵之間。閘極堆疊的形成更包含形成二極體，其具有一對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層，以及形成金屬層在二極體上。
在此方法的各種實施例中，第一III-V族化合物層的形成包含形成未摻雜的氮化鎵(GaN)層，第二III-V族化合物層的形成包含形成氮化鋁鎵(AlGaN)層，且二極體的形成可包含形成n型氮化鎵(GaN)層，n型氮化鎵(GaN)層以矽與氧的其中之一進行摻雜，以及形成p型氮化鎵(GaN)層，p型氮化鎵(GaN)層以鎂、鈣、鋅、鈹與碳的其中之一進行摻雜。在另一實施例中，閘極堆疊的形成包含實施熱退火，藉此在二極體與金屬層之間形成歐姆接面。在另一實施例中，閘極堆疊的形成更包含在二極體與金屬層之間形成絕緣材料層。
為了讓本發明之上述目的、特徵、及優點能更明顯易懂，以下配合所附圖式，作詳細說明如下：
以下的揭示內容提供許多不同的實施例或例子，藉此實行各種實施例的不同特徵，下述元件與排列方式的特定例子係用於簡化本揭示，這些例子僅作為示範，並非用於限定本揭示。另外，在以下揭示的各種例子中，可重複使用標號以及/或字母，這些重複的標號是用於簡化以及清楚地顯示本揭示，並非用於表示各種實施例以及/或各種狀態之間的關係。
第1圖顯示一實施例之具有氮化鎵(GaN)增強型電晶體的半導體結構100之剖面示意圖，第2a至7a圖顯示依據本揭示的各種實施例，合併在第1圖的半導體結構內的閘極結構之剖面示意圖，第2b至7b圖顯示依據本發明的各種實施例，分別具有第2a至7a圖的閘極結構之第1圖的半導體結構的示意圖。參閱第1圖、第2a至7a圖以及第2b至7b圖，半導體結構100及其形成方法描述如下。
參閱第1圖，半導體結構100包含藍寶石基底110，此外，基底還可以是碳化矽(SiC)基底或矽基底，矽基底例如可以為(111)矽晶圓。
半導體結構100也包含異質接面(heterojunction)形成於兩個不同的半導體材料層之間，例如具有不同能帶隙(band gap)的材料層。例如，半導體結構100可包含非摻雜且相對窄的能帶隙通道層(non-doped relatively narrow-band gap channel layer)以及相對寬的能帶隙n型施子供給層(relatively wide-band gap n-type donor supply layer)。在一實施例中，半導體結構100包含第一III-V族化合物層(或稱為緩衝層)114形成於基底110上，以及第二III-V族化合物層(或稱為阻障層)116形成於緩衝層114上，緩衝層114與阻障層116是由週期表上第III-V族的元素所形成的化合物所構成，然而，緩衝層114與阻障層116彼此在組成上是不同的。鄰接阻障層116的緩衝層114為非摻雜或非故意摻雜(unintentionally doped；UID)，在本實施例的半導體結構100中，緩衝層114包含GaN層(也稱為GaN層114)，阻障層116包含AlGaN層(也稱為AlGaN層116)，GaN層114與AlGaN層116彼此直接接觸，在基底110與緩衝層114之間通常存在過渡層，於第1圖中未繪出。
GaN層114為未摻雜的型態，此外，GaN層114還可以是非故意摻雜，非故意摻雜例如是因為用於形成GaN層114的前驅物所造成，使得GaN層114具有n型的輕摻雜。GaN層114可使用含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(metal organic vapor phase epitaxy；MOVPE)磊晶長成，含鎵的前驅物包含三甲基鎵(trimethylgallium；TMG)、三乙基鎵(triethylgallium；TEG)或其他合適的化學品；含氮的前驅物包含氨(ammonia；NH3 )、叔丁胺(tertiarybutylamine；TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。在一例子中，GaN層114的厚度範圍介於約0.5μm至約10μm之間。在另一例子中，GaN層114的厚度為約2μm。MOVPE沈積法也稱為有機金屬化學氣相沈積法(metal organic chemical vapor deposition；MOCVD)。
AlGaN層116為非故意摻雜，此外，AlGaN層116還可以具有從鄰近層導入的n型摻雜物，AlGaN層116磊晶成長在GaN層114上，AlGaN層116可使用含鋁的前驅物、含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(MOVPE)磊晶長成，含鋁的前驅物包含三甲基鋁(trimethylaluminum；TMA)、三乙基鋁(triethylaluminum；TEA)或其他合適的化學品；含鎵的前驅物包含三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包含氨(NH3 )、叔丁胺(TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。在一例子中，AlGaN層116的厚度範圍介於約5nm至約50nm之間。在另一例子中，AlGaN層116的厚度為約15nm。
GaN層114與AlGaN層116之間的能帶差異(band gap discontinuity)與壓電效應(piezo-electric effect)共同在GaN層114內產生具有高移動傳導電子的非常薄層118，此非常薄層118稱為二維電子氣(two-dimensional electron gas；2-DEG)，其形成載子通道，二維電子氣的薄層118位於AlGaN層116與GaN層114的界面上。
半導體結構100也包含源極與汲極(S/D)特徵120形成於基底110上，並且與通道電性連接。源極與汲極(S/D)特徵120包含一種或一種以上的導電材料，例如S/D特徵120包含金屬，其係選自於由鈦、鋁、鎳與金所組成的群組。S/D特徵120可藉由例如物理氣相沈積法(physical vapor deposition；PVD)或其他適當的技術形成，可在S/D特徵120上施加熱退火製程，使得S/D特徵120與AlGaN層116反應形成合金，藉此從S/D特徵120至通道產生有效的電性連接。在一例子中，熱退火使用快速熱退火(rapid thermal annealing；RTA)的設備與製程。
閘極堆疊122形成於阻障層116上，並且***於源極與汲極(S/D)特徵120之間，閘極堆疊122包含導電材料層，例如金屬層124，金屬層124作為閘極電極，其係用於偏壓且與通道電性耦接。在各種例子中，金屬層124包含鎳或金。如果閘極堆疊122的金屬層設置成與AlGaN層116直接接觸，其形成的蕭特基二極體(Schottky diode)閘極會產生空乏型元件(depletion mode device)。
閘極堆疊122包含接面隔離特徵126設置在金屬層124底下，接面隔離特徵126包含至少一個n型摻雜半導體層與一個p型摻雜半導體層，兩者組合成二極體。在本實施例中，此至少一個n型摻雜半導體層與至少一個p型摻雜半導體層分別為n型摻雜III-V族化合物層與p型摻雜III-V族化合物層。更進一步地，本實施例之n型摻雜III-V族化合物層與p型摻雜III-V族化合物層分別為n型摻雜GaN層(或n-GaN層)與p型摻雜GaN層(或p-GaN層)，在閘極堆疊中的二極體提供接面隔離效果。
此外，接面隔離特徵126可以更包含另一n型摻雜GaN層、另一p型摻雜GaN層或兩者皆包含。每對鄰接的n-GaN層與p-GaN層之間會形成接面(或二極體)，在n-GaN層與p-GaN層之間的各種二極體配置成電性串連的狀態，這些二極體不僅在閘極電極與通道之間提供閘極漏電降低的隔離效果，並且在預期中也改善了元件的切換速度，其說明如下。由於各種二極體以串連方式耦接在一起，其對應的接面電容器也同樣地以串連方式耦接在一起，因此，串連在一起的接面電容器之總電容值將小於它們之中的任何一個，因此，元件切換速度會因為電容值的降低而改善。
在一實施例中，金屬層與二極體之間的界面為藉由熱退火形成的歐姆接面，退火的溫度範圍介於約800℃至約900℃之間。在另一實施例中，金屬層與二極體之間的界面為蕭特基接面(Schottky contact)，在此例子中，形成閘極堆疊的製程沒有熱退火步驟。
在本實施例中，閘極堆疊122、S/D特徵120以及在緩衝層114中的2-DEG通道組合成增強型(E-mode)電晶體，當正電壓施加在閘極堆疊上產生足夠大的正向偏壓時，增強型電晶體被開啟，此種配置的電晶體也稱為增強型高電子遷移率電晶體(E-mode high electron mobility transistor；HEMT)。
第2a至7a圖顯示依據本揭示的各種概念所建構的半導體結構100之閘極堆疊122的各種實施例，在第2a圖所示的一實施例中，閘極堆疊122的接面隔離特徵126包含p-GaN層130，以及n-GaN層132設置在p-GaN層130上，p-GaN層130以p型摻雜物進行摻雜，例如為鎂、鈣、鋅、鈹、碳或前述之組合。在一實施例中，p-GaN層130可藉由MOCVD或其他合適的技術形成。在另一實施例中，p-GaN層130的厚度範圍介於約1nm至約100nm之間。n-GaN層132以n型摻雜物進行摻雜，例如為矽、氧或前述之組合。在一實施例中，n-GaN層132可藉由MOCVD或其他合適的技術形成。在另一實施例中，n-GaN層132的厚度範圍介於約1nm至約100nm之間。
第2b圖顯示具有第2a圖的閘極堆疊122之半導體結構100的增強型電晶體之示意圖，在第2b圖中，”G”、”S”以及”D”分別代表閘極、源極與汲極，在源極與汲極之間定義出2-DEG通道，二極體138a形成於p-GaN層130與具有n型摻雜物的阻障層116之間，第二個二極體138b形成於p-GaN層130與n-GaN層132之間，二極體138a與138b串連在一起，當元件切換速度增加的同時，從二極體138a和138b所產生的電容值也隨之降低。
在第3a圖所示之另一實施例中，閘極堆疊122的接面隔離特徵126與第2a圖的接面隔離特徵126相似，但更包含額外的p-GaN層134設置在n-GaN層132上，此額外的p-GaN層134與n-GaN層132形成另一二極體，提供額外的隔離效果。額外的p-GaN層134與p-GaN層130的組成及形成方式相似，例如p-GaN層134以p型摻雜物進行摻雜，p型摻雜物例如為鎂、鈣、鋅、鈹、碳或前述之組合。
第3b圖顯示具有第3a圖的閘極堆疊122之半導體結構100的增強型電晶體之示意圖，符號”G”、”S”以及”D”分別代表閘極、源極與汲極，在源極與汲極之間定義出2-DEG通道，二極體138a形成於p-GaN層130與具有n型摻雜物的阻障層116之間，第二個二極體138b形成於p-GaN層130與n-GaN層132之間，第三個二極體138c形成於n-GaN層132與p-GaN層134之間，二極體138a、138b及138c串連在一起，當元件切換速度進一步增加的同時，從這些二極體的通道與閘極電極之間所產生的電容值也進一步降低。
在第4a圖所示之另一實施例中，閘極堆疊122的接面隔離特徵126與第2a圖的接面隔離特徵126相似，但更包含額外的p-GaN層134設置在n-GaN層132上，以及額外的n-GaN層136設置在p-GaN層134上。此額外的p-GaN層134和額外的n-GaN層136分別與p-GaN層130和n-GaN層132的組成及形成方式相似，例如n-GaN層136以n型摻雜物進行摻雜，n型摻雜物例如為矽或氧。
第4b圖顯示具有第4a圖的閘極堆疊122之半導體結構100的增強型電晶體之示意圖，符號”G”、”S”以及”D”分別代表閘極、源極與汲極，在源極與汲極之間定義出2-DEG通道，二極體138a形成於p-GaN層130與具有n型摻雜物的阻障層116之間，第二個二極體138b形成於p-GaN層130與n-GaN層132之間，第三個二極體138c形成於n-GaN層132與p-GaN層134之間，第四個二極體138c形成於p-GaN層134與n-GaN層136之間，二極體138a、138b、138c和138d串連在一起，當元件切換速度藉此而進一步增加的同時，從這些二極體的通道與閘極電極之間所產生的電容值也進一步降低。
在第5a圖所示之一實施例中，閘極堆疊122的接面隔離特徵126包含n-GaN層132，以及p-GaN層130設置在n-GaN層132上。第5a圖的閘極堆疊122與第2a圖的閘極堆疊122相似，但其中p-GaN層130和n-GaN層132的配置方式不同。p-GaN層130以p型摻雜物進行摻雜，p型摻雜物例如為鎂、鈣、鋅、鈹、碳或前述之組合。在一實施例中，p-GaN層130可藉由MOCVD或其他合適的技術形成。在另一實施例中，p-GaN層130的厚度範圍介於約1nm至約100nm之間。n-GaN層132以n型摻雜物進行摻雜，n型摻雜物例如為矽、氧或前述之組合。在一實施例中，n-GaN層132可藉由MOCVD或其他合適的技術形成，在另一實施例中，n-GaN層132的厚度範圍介於約1nm至約100nm之間。
第5b圖顯示具有第5a圖的閘極堆疊122之半導體結構100的增強型電晶體之示意圖，二極體138e形成於p-GaN層130與n-GaN層132之間，其產生隔離效果，避免閘極漏電發生。
在第6a圖所示之另一實施例中，閘極堆疊122的接面隔離特徵126與第3a圖的接面隔離特徵126相似，但具有不同的配置方式，特別是n-GaN層132設置在阻障層116上，p-GaN層130設置在n-GaN層132上，額外的n-GaN層136設置在p-GaN層130上。
第6b圖顯示具有第6a圖的閘極堆疊122之半導體結構100的增強型電晶體之示意圖，一個二極體138e形成於p-GaN層130與n-GaN層132之間，另一個二極體138f形成於p-GaN層130與n-GaN層136之間，二極體138e及138f串連在一起，這些二極體的通道與閘極電極之間所產生的電容提供隔離效果，避免閘極漏電發生，並且更進一步地提升元件的切換速度。
在第7a圖所示之另一實施例中，閘極堆疊122的接面隔離特徵126與第4a圖的接面隔離特徵126相似，但配置方式不同。第7a圖的閘極堆疊122包含n-GaN層132設置在阻障層116上，p-GaN層130設置在n-GaN層132上，額外的n-GaN層136設置在p-GaN層130上，以及額外的p-GaN層134設置在額外的n-GaN層136上。每個n-GaN層與p-GaN層的組成及形成方式與第4a圖的閘極堆疊122中相對應的層相似，例如n-GaN層136以n型摻雜物進行摻雜，n型摻雜物例如為矽或氧。
第7b圖顯示具有第7a圖的閘極堆疊122之半導體結構100的增強型電晶體之示意圖，符號”G”、”S”以及”D”分別代表閘極、源極與汲極，在源極與汲極之間定義出2-DEG通道，二極體138e形成於n-GaN層132與p-GaN層130之間，第二個二極體138f形成於p-GaN層130與額外的n-GaN層136之間，第三個二極體138g形成於n-GaN層136與額外的p-GaN層134之間，二極體138e、138f和138g串連在一起，當元件切換速度藉此而進一步增加的同時，從這些二極體的通道與閘極電極之間所產生的電容值也隨之降低。
在不同實施例中也可存在其他優點，例如對應的增強型電晶體的臨界電壓可藉由改變n-p二極體的摻雜以及/或厚度而調整。
第8圖顯示依據一個或一個以上的其他實施例，具有氮化鎵(GaN)增強型電晶體的半導體結構140之剖面示意圖，參閱第8圖、第2a至7a圖以及第2b至7b圖，半導體結構140以及其形成方法描述如下。
半導體結構140與第1圖的半導體結構100相似，但更包含介電材料層(或絕緣層)141形成於阻障層116上，且介電材料層141設置在源極與汲極特徵120之間，此外，介電材料層141還形成於阻障層116與閘極堆疊122之間。介電材料層141包含介電材料，依據各種實施例，介電材料係選自於由氧化矽(silicon oxide；SiO2 )、氮化矽(silicon nitride；Si3 N4 )、氧化鋁(aluminum oxide；Al2 O3 )、氧化鉭(tantalum oxide；Ta2 O5 )、氧化鈦(titanium oxide；TiO2 )、氧化鋅(zinc oxide；ZnO2 )、氧化鉿(hafnium oxide；HfO2 )或前述之組合所組成的群組。在一實施例中，介電材料層141的厚度範圍介於約3nm至約100nm之間，介電材料層141可藉由任何適當的製造技術形成，例如MOCVD、化學氣相沈積法(CVD)、物理氣相沈積法(PVD)、原子層沈積法(atomic layer deposition；ALD)或熱氧化法。介電材料層141提供更進一步的隔離效果，避免閘極漏電發生，並且更進一步地改善元件的切換速度。
閘極堆疊122與第1圖的閘極堆疊122相似，例如閘極堆疊122包含接面隔離特徵126設置在介電材料層141上，以及金屬層124設置在接面隔離特徵126上。此外，閘極堆疊122可具有依據第2a至7a圖所示之各種實施例的結構中的一種。
第9圖顯示具有氮化鎵(GaN)增強型電晶體的半導體結構142之一實施例的剖面示意圖，第10至15圖顯示依據本揭示的各種實施例，合併在第9圖的半導體結構內的閘極結構之剖面示意圖。參閱第9圖與第10至15圖，半導體結構142及其形成方法描述如下。
半導體結構142與第1圖的半導體結構100相似，但是閘極堆疊122更包含介電材料層(或絕緣層)144設置在金屬層124與接面隔離特徵126之間，介電材料層144包含介電材料，依據各種實施例，介電材料係選自於由SiO2 、Si3 N4 、Al2 O3 、Ta2 O5 、TiO2 、ZnO2 、HfO2 或前述之組合所組成的群組。在一實施例中，介電材料層144的厚度範圍介於約3nm至約100nm之間，介電材料層141可藉由任何適當的製造技術形成，例如MOCVD、CVD、PVD、ALD或熱氧化法。介電材料層144提供更進一步的隔離，避免閘極漏電發生，並且更進一步地改善元件的切換速度。
第10至15圖顯示依據本揭示的各種概念，建構在半導體結構142的閘極堆疊122之各種實施例。在第10圖所示之一實施例中，閘極堆疊122與第2a圖的閘極堆疊122相似，但更包含介電材料層144設置在接面隔離特徵126與金屬層124之間，閘極堆疊122的接面隔離特徵126包含p-GaN層130，以及n-GaN層132設置在p-GaN層130上，p-GaN層130以p型摻雜物進行摻雜，p型摻雜物例如為鎂、鈣、鋅、鈹、碳或前述之組合。在一實施例中，p-GaN層130可藉由MOCVD或其他合適的技術形成。在另一實施例中，p-GaN層130的厚度範圍介於約1nm至約100nm之間。n-GaN層132以n型摻雜物進行摻雜，n型摻雜物例如為矽、氧或前述之組合。在一實施例中，n-GaN層132可藉由MOCVD或其他合適的技術形成。在另一實施例中，n-GaN層132的厚度範圍介於約1nm至約100nm之間。閘極堆疊122更包含介電材料層144設置在接面隔離特徵126上，以及金屬層124設置在介電材料層144上。
在第11圖所示之一實施例中，閘極堆疊122與第3a圖的閘極堆疊122相似，但更包含介電材料層144設置在接面隔離特徵126與金屬層124之間。
在第12至15圖所示之其他實施例中，閘極堆疊122分別與第4a至7a圖的閘極堆疊122相似，但更包含介電材料層144設置在接面隔離特徵126與金屬層124之間。在不同實施例中也可存在各種優點，這些優點包含避免閘極漏電、提升元件切換速度，以及藉由改變n-p二極體的摻雜以及/或厚度而調整相對應的增強型電晶體之臨界電壓。
第16圖顯示閘極漏電特性數據對閘極電壓的圖表，閘極漏電特性數據來自模擬結果，並且以閘極電流對閘極電壓的曲線表示。標式為”n/p-GaN結構”的曲線對應至具有半導體結構100、140與142其中之一的GaN增強型電晶體的一例子之閘極漏電數據，標式為”p-GaN結構”的曲線用來表示參考值，並且對應至只包含p型摻雜蓋層以及金屬層設置在其閘極堆疊中的GaN結構的一例子所模擬得到的閘極漏電數據。如圖所示，”n/p-GaN結構”的閘極漏電電流大抵上會降低，並且其元件效能因此而改善。
雖然在本揭示中提供並說明各種實施例，在不脫離本揭示的精神下，也可使用其他選擇及實施例，例如，半導體結構100(或140或142)的增強型電晶體可進一步包含氮化鋁(AlN)層設置在緩衝層114與阻障層116之間，在一實施例中，AlN層選擇性地磊晶成長在緩衝層114上，AlN層可使用含鋁的前驅物與含氮的前驅物，藉由有機金屬氣相磊晶法(MOVPE)磊晶成長，含鋁的前驅物包含三甲基鋁(TMA)、三乙基鋁(TEA)或其他合適的化學品；含氮的前驅物包含氨(NH3 )、叔丁胺(TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。在一例子中，AlN層的厚度範圍介於約5nm至約50nm之間。
此外，AlN層可以取代AlGaN層作為阻障層，在另一實施例中，各種n-GaN與p-GaN層的尺寸可依據元件的規格、效能以及電路需求而改變，例如，各種n-GaN與p-GaN層的厚度可依據臨界電壓或其他元件/電路的考量而調整。在另一實施例中，半導體結構100(或140或142)的閘極堆疊122可包含更多的n-GaN以及/或p-GaN層配置在接面隔離特徵126中。
雖然本發明已揭露實施例如上，然其並非用以限定本發明，在此技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100、140、142．．．半導體結構
110．．．基底
114．．．緩衝層
116．．．阻障層
118．．．二維電子氣的薄層
120．．．源極與汲極特徵
122．．．閘極堆疊
124．．．金屬層
126．．．接面隔離特徵
130、134．．．p-GaN層
132、136．．．n-GaN層
138a、138b、138c、138d、138e、138f、138g．．．二極體
141、144．．．介電材料層
第1圖係顯示依據本發明之一實施例，具有氮化鎵(GaN)增強型電晶體的半導體結構之剖面示意圖。
第2a至7a圖係顯示依據本發明之各種實施例，在第1圖的半導體結構內的閘極結構之剖面示意圖。
第2b至7b圖係顯示依據本發明之各種實施例，分別具有第2a至7a圖之閘極堆疊的第1圖之半導體結構的示意圖。
第8圖係顯示依據本發明之另一實施例，具有氮化鎵(GaN)增強型電晶體的半導體結構之剖面示意圖。
第9圖係顯示依據本發明之另一實施例，具有氮化鎵(GaN)增強型電晶體的半導體結構之剖面示意圖。
第10至15圖係顯示依據本發明之各種實施例，在第9圖的半導體結構內的閘極結構之剖面示意圖。
第16圖係顯示氮化鎵(GaN)增強型電晶體的閘極漏電特性數據的圖表。
100．．．半導體結構
110．．．基底
114．．．緩衝層
116．．．阻障層
118．．．二維電子氣的薄層
120．．．源極與汲極特徵
122．．．閘極堆疊
124．．．金屬層
126．．．接面隔離特徵

Claims (10)

  1. 一種增強型電晶體，包括：一第一III-V族化合物層，設置在一基底上；一第二III-V族化合物層，直接設置在該第一III-V族化合物層上，且該第二III-V族化合物層的組成與該第一III-V族化合物層不同，其中該第二III-V族化合物層作為一阻障層；以及一閘極堆疊，設置在該阻障層上，其中該閘極堆疊包含：一對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層組合成一二極體；一金屬層，設置於該對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層上；以及一第一介電層，夾設於該金屬層與該對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層之間。
  2. 如申請專利範圍第1項所述之增強型電晶體，其中：該基底包含一藍寶石基底、一矽基底與一碳化矽基底的其中之一；該第一III-V族化合物層包含氮化鎵(GaN)層，其中該氮化鎵層為未摻雜或非故意摻雜；以及該第二III-V族化合物層包含氮化鋁鎵(AlGaN)層。
  3. 如申請專利範圍第2項所述之增強型電晶體，其中該n型摻雜III-V族化合物層包含一n型摻雜氮化鎵 (GaN)層；以及該p型摻雜III-V族化合物層包含一p型摻雜氮化鎵(GaN)層。
  4. 如申請專利範圍第3項所述之增強型電晶體，其中該閘極堆疊更包含一第二介電層位於該對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層下。
  5. 如申請專利範圍第1項所述之增強型電晶體，更包括氮化鋁(AlN)層***於該第一與該第二III-V族化合物層之間。
  6. 如申請專利範圍第1項所述之增強型電晶體，更包括一源極與汲極特徵，該閘極堆疊***於該源極與汲極特徵之間，其中該源極與汲極特徵包含一金屬，其係選自於由鈦、鋁、鎳與金所組成的群組，且該源極與汲極特徵直接接觸該阻障層。
  7. 如申請專利範圍第1項所述之增強型電晶體，其中該閘極堆疊更包含一第三摻雜III-V族化合物層鄰接該對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層。
  8. 一種形成增強型電晶體的方法，包括：形成一第一III-V族化合物層在一基底上；形成一第二III-V族化合物層在該第一III-V族化合物層上，其中該第二III-V族化合物層與該第一III-V族化合物層不同，且該第二III-V族化合物層作為一阻障層；以及形成一閘極堆疊於該阻障層上，包含： 形成一二極體，具有一對n型摻雜III-V族化合物層與p型摻雜III-V族化合物層；形成一第一介電層於該二極體上；形成一金屬層在該第一介電層上；以及形成一源極與汲極特徵在該第二III-V族化合物層上，且該閘極堆疊***該源極與汲極特徵之間。
  9. 如申請專利範圍第8項所述之形成增強型電晶體的方法，其中：形成該第一III-V族化合物層的該步驟包含形成一未摻雜的氮化鎵(GaN)層；形成該第二III-V族化合物層的該步驟包含形成氮化鋁鎵(AlGaN)層；以及形成該二極體的該步驟包含形成一n型氮化鎵(GaN)層，該n型氮化鎵(GaN)層以矽與氧的其中之一進行摻雜，以及形成一p型氮化鎵(GaN)層，該p型氮化鎵(GaN)層以鎂、鈣、鋅、鈹與碳的其中之一進行摻雜。
  10. 如申請專利範圍第8項所述之形成增強型電晶體的方法，其中該源極與汲極特徵直接接觸該阻障層。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604486B2 (en) * 2011-06-10 2013-12-10 International Rectifier Corporation Enhancement mode group III-V high electron mobility transistor (HEMT) and method for fabrication
JP5879225B2 (ja) * 2011-08-22 2016-03-08 住友化学株式会社 窒化物半導体テンプレート及び発光ダイオード
JP5784440B2 (ja) * 2011-09-28 2015-09-24 トランスフォーム・ジャパン株式会社 半導体装置の製造方法及び半導体装置
US8785944B2 (en) * 2011-12-07 2014-07-22 Samsung Electronics Co., Ltd. High electron mobility transistor
US9252237B2 (en) * 2012-05-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, semiconductor devices, and methods of manufacture thereof
TWI481026B (zh) * 2012-08-07 2015-04-11 Richtek Technology Corp 高電子遷移率電晶體及其製造方法
CN103579299B (zh) * 2012-08-09 2016-04-13 立锜科技股份有限公司 高电子迁移率晶体管及其制造方法
EP2720257A4 (en) * 2012-08-10 2015-09-23 Ngk Insulators Ltd SEMICONDUCTOR ELEMENT, HEMT ELEMENT, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT
JP6167889B2 (ja) * 2012-12-21 2017-07-26 日亜化学工業株式会社 電界効果トランジスタとその製造方法
US9048174B2 (en) * 2013-01-18 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compound semiconductor device having gallium nitride gate structures
US8895992B2 (en) * 2013-02-22 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP6174874B2 (ja) * 2013-03-15 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置
US9443969B2 (en) * 2013-07-23 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having metal diffusion barrier
TW201513341A (zh) 2013-08-01 2015-04-01 Efficient Power Conversion Corp 用於增強模式氮化鎵電晶體之具有自對準凸出部的閘極
US9978844B2 (en) * 2013-08-01 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
US9847401B2 (en) * 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
CN104701363B (zh) * 2015-02-04 2018-08-24 厦门市三安集成电路有限公司 一种基于增强型栅极结构的晶体管及其制备方法
CN104701364B (zh) * 2015-02-04 2017-12-05 厦门市三安集成电路有限公司 一种氮化镓基场效应晶体管及其制备方法
US9305917B1 (en) * 2015-03-31 2016-04-05 Infineon Technologies Austria Ag High electron mobility transistor with RC network integrated into gate structure
JP6234975B2 (ja) 2015-10-02 2017-11-22 株式会社豊田中央研究所 半導体装置
US9666683B2 (en) * 2015-10-09 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment and passivation for high electron mobility transistors
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
TWI584474B (zh) * 2015-12-08 2017-05-21 環球晶圓股份有限公司 增強型電晶體
US10038085B2 (en) 2016-01-08 2018-07-31 Infineon Technologies Austria Ag High electron mobility transistor with carrier injection mitigation gate structure
US9812562B1 (en) 2016-06-03 2017-11-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, HEMT structure and method of forming the same
TWI648858B (zh) * 2016-06-14 2019-01-21 黃知澍 Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法
US11114543B2 (en) * 2017-01-24 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Group III-V device structure
DE112018003057T5 (de) * 2017-06-15 2020-04-09 Efficient Power Conversion Corporation Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke
TWI649873B (zh) 2017-07-26 2019-02-01 財團法人工業技術研究院 三族氮化物半導體結構
CN109524460B (zh) * 2017-09-19 2022-05-17 世界先进积体电路股份有限公司 高空穴移动率晶体管
CN108597997B (zh) * 2018-02-28 2021-03-23 中国电子科技集团公司第十三研究所 GaN基器件欧姆接触电极的制备方法
US10749019B2 (en) * 2018-07-03 2020-08-18 Semiconductor Components Industries, Llc Circuit and electronic device including an enhancement-mode transistor
CN109860290A (zh) * 2019-01-29 2019-06-07 南方科技大学 一种高电子迁移率晶体管及其制作方法
CN109888002A (zh) * 2019-02-22 2019-06-14 南方科技大学 具有超级结栅结构的常关型氮化镓场效应管及其制造方法
US11101378B2 (en) 2019-04-09 2021-08-24 Raytheon Company Semiconductor structure having both enhancement mode group III-N high electron mobility transistors and depletion mode group III-N high electron mobility transistors
FR3097682B1 (fr) * 2019-06-19 2023-01-13 St Microelectronics Gmbh Composant monolithique comportant un transistor de puissance au nitrure de gallium
CN110379846A (zh) * 2019-07-29 2019-10-25 上海科技大学 一种氮化镓增强型垂直型晶体管组件及其制作方法
CN110459472B (zh) * 2019-08-05 2022-12-09 中国电子科技集团公司第十三研究所 增强型GaN场效应晶体管及其制造方法
US11195945B2 (en) * 2019-09-03 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure coupled to source to reduce saturation current in HEMT device
CN110600548A (zh) * 2019-09-20 2019-12-20 中国电子科技集团公司第十三研究所 增强型异质结场效应晶体管
US11545566B2 (en) * 2019-12-26 2023-01-03 Raytheon Company Gallium nitride high electron mobility transistors (HEMTs) having reduced current collapse and power added efficiency enhancement
US11362190B2 (en) 2020-05-22 2022-06-14 Raytheon Company Depletion mode high electron mobility field effect transistor (HEMT) semiconductor device having beryllium doped Schottky contact layers
US20220037518A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium Nitride-Based Device with Step-Wise Field Plate and Method Making the Same
CN114335166B (zh) * 2020-09-30 2023-05-05 华为技术有限公司 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备
US11978790B2 (en) 2020-12-01 2024-05-07 Texas Instruments Incorporated Normally-on gallium nitride based transistor with p-type gate
CN113871479A (zh) * 2021-09-07 2021-12-31 南方科技大学 晶体管结构及其制备方法
CN114400246A (zh) * 2021-12-13 2022-04-26 晶通半导体(深圳)有限公司 反向导通高迁移率晶体管
CN115425078A (zh) * 2022-11-03 2022-12-02 江苏长晶科技股份有限公司 一种hemt器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201205806A (en) * 2010-07-27 2012-02-01 Univ Nat Chiao Tung Enhancement-mode high-electron-mobility transistor and the manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
LU67391A1 (de) * 1972-09-27 1973-06-18 Siemens Ag Elektrischer kondensator
US4829347A (en) * 1987-02-06 1989-05-09 American Telephone And Telegraph Company, At&T Bell Laboratories Process for making indium gallium arsenide devices
US5899732A (en) * 1997-04-11 1999-05-04 Advanced Micro Devices, Inc. Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device
US6586781B2 (en) * 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
AU2003265691A1 (en) * 2002-08-26 2004-03-11 University Of Florida GaN-TYPE ENHANCEMENT MOSFET USING HETERO STRUCTURE
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
US7514725B2 (en) * 2004-11-30 2009-04-07 Spire Corporation Nanophotovoltaic devices
JP2007220895A (ja) * 2006-02-16 2007-08-30 Matsushita Electric Ind Co Ltd 窒化物半導体装置およびその製造方法
US8823057B2 (en) * 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
TWI514567B (zh) * 2009-04-08 2015-12-21 Efficient Power Conversion Corp 逆擴散抑制結構
DE112010001555B4 (de) * 2009-04-08 2021-10-07 Efficient Power Conversion Corporation GaN-HEMT vom Anreicherungstyp und Verfahren zu seiner Herstellung
CN102388443A (zh) 2009-04-08 2012-03-21 宜普电源转换公司 具有改进栅极特性的增强型氮化镓晶体管
CN102376760B (zh) * 2010-08-25 2013-12-18 财团法人交大思源基金会 增强式高电子移动率晶体管及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201205806A (en) * 2010-07-27 2012-02-01 Univ Nat Chiao Tung Enhancement-mode high-electron-mobility transistor and the manufacturing method thereof

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Publication number Publication date
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