TWI462160B - 用於相變化隨機存取記憶體之相同關鍵尺寸的孔洞 - Google Patents

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TWI462160B
TWI462160B TW097100423A TW97100423A TWI462160B TW I462160 B TWI462160 B TW I462160B TW 097100423 A TW097100423 A TW 097100423A TW 97100423 A TW97100423 A TW 97100423A TW I462160 B TWI462160 B TW I462160B
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Matthew J Breitwisch
Alejandro Gabriel Schrott
Eric Andrew Joseph
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Description

用於相變化隨機存取記憶體之相同關鍵尺寸的孔洞
本發明係關於電腦記憶體,更具體地係關於非揮發性相變化記憶體元件。
現今使用的電腦記憶體主要可分為非揮發性記憶體與揮發性記憶體兩種。於非揮發性記憶體中,不需要持續的輸入能量以保留住資料,但在揮發性記憶體中這則是必須的。非揮發性記憶體之示例為唯讀記憶體(Read Only Memory)、快閃電子可抹除式記憶體(Flash Electrical Erasable Read Only Memory)、鐵電隨機記憶體(Ferroelectric Random Access Memory)、磁性隨機存取記憶體(Magnetic Random Access Memory)、以及相變化記憶體(phase-change memory)。揮發性記憶體之示例包含動態隨機存取記憶體(Dynamic Random Access Memory)、靜態隨機存取記憶體(Static Random Access Memory)。本發明係關於相變化記憶體。於相變化記憶體中,資料係儲存在可轉換成數種不同之相的材料中。這些相則分別呈現出能用於儲存資料的不同電性。由於非結晶相與結晶相在電阻上具有可偵測的差異性,故非結晶相與結晶相典型地為兩種用於儲存位元(1與0)的相。尤其是,相較於結晶相,非結晶相具有較高的阻抗。
玻璃硫系化合物(glass chalcogenides)為一類常用於 相變化材料的材料。這類材料包含了硫族元素(chalcogen)(周期表上16/Ⅵ A族)與一些較為正電性的元素。當製造相變化單元時,硒(Se)與碲(Te)則為硫族元素中兩種最常用於製造玻璃硫系化合物的半導體。例如Ge2 Sb2 Te5 (GST、SbTe與In2 Se3 )。然而,部分相變化材料並非使用硫族元素(例如GeSb)。因此,凡只要能使非結晶狀態與結晶狀態保持分離的材料,即可於相變化材料單元中使用。
相變化材料中的非結晶相與結晶相是可逆的。其可藉由形成與絕緣材料並列的介層窗而達成。下部電極(亦稱作源極)則形成於相變化材料下方,而上部電極(亦稱為汲極)則形成於相變化材料上方。因而當電流從源極施加至汲極時,電流脈衝能夠通過相變化材料。由於歐姆加熱(Ohmic Heating)的緣故,使得相變化材料改變其相。一相對高強度、持續時間短暫,於後緣(trailing edge)具有快速轉變的電流脈衝,會使相變化材料快速熔化與冷卻。由於相變化材料不具有足夠的時間形成規則的晶體,因而產生非晶形固相。一相對低強度、持續時間長的脈衝,能緩慢地加熱與冷卻相變化材料,因而結晶成結晶相。可調整脈衝強度與持續時間,以產生不同程度的阻抗,進而用於記憶體單元中的多位元儲存。
相變化單元係藉由提供一不足量強度之脈衝而讀取,以程式化材料(即改變材料的相)。此脈衝之阻抗繼而可讀作「0」或「1」。帶有較大阻抗之非晶相通常用以代表二元 的「0」。帶有較低阻抗之結晶相可用以代表二元的「1」。於具有數種不同程度阻抗之單元中,該些相可用以代表例如「00」、「10」與「11」。
本發明之一示例態樣係關於一種形成一記憶體單元之方法。該形成記憶體單元之方法始於一初始前端線(standard fromt end of line,FEOL)基材,其一般具有複數個絕緣層形成於該基材上。於該些絕緣層之至少其中之一中,形成一下電極。利用蝕刻定義出一介層窗,該介層窗穿過該下電極上方之該些絕緣層的至少其中之一。該介層窗與該下電極經由至少一中間絕緣層分隔。於該中間絕緣層上方之該介層窗中,形成一犧牲間隙壁。於該犧牲間隙壁中定義一通道,該通道之直徑小於該介層窗之直徑。於該中間絕緣層中的該犧牲間隙壁下方且於該下電極上,定義一孔洞,以使該通道延伸穿過該中間絕緣層至該下電極。移除該犧牲間隙壁,並沉積相變化材料於該孔洞中,且該相變化材料填滿整個孔洞。最後,於該相變化材料上,形成一上電極。
於本發明之另一示例態樣中,係提供一種記憶體單元。該記憶體單元包含一基材;一絕緣層,形成於該基材上;一下電極,形成於該絕緣層中;一孔洞,位於該絕緣 層內該下電極上方;一相變化材料,形成於該孔洞內,該相變化材料填滿整個孔洞;以及一上電極,形成於該相變化材料上。
於本發明之另一示例態樣中,係提供一種積體電路,其包含一或多個記憶體單元,該些記憶體單元之至少其中之一包含一基材;一絕緣層,形成於該基材上;一下電極,形成於該絕緣層中;一孔洞,位於該絕緣層內該下電極上方;一相變化材料,形成於該孔洞內,該相變化材料填滿整個孔洞;以及一上電極,形成於該相變化材料上。另外,該上電極係被圖案化,以作為位元線之連結。
於下文中,請參照本發明之實施例,以對本發明作更詳盡之說明。本發明整體敘述亦繪示於第1-8圖。當參照圖示時,類似的結構與元件係以相近的元件符號代表。
第1圖繪示本發明所思及之示例性記憶體單元102的剖面圖。示例性記憶單元102由絕緣層104、下電極106、中間絕緣層108、位於中間絕緣層中且含有相變化材料110的孔洞114,以及上電極112所構成。記憶體單元102典型地形成於具有金屬氧化層半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)(未繪示)之基材上。其它熟習技藝者所知之開關裝置,例如接面場效電晶體(Junction FETs)與雙極性接面 電晶體(Bipolar Junction Transistor),亦可用於本發明。
於第2圖中,繪示了具有絕緣層沉積之初始前端線(front end of line,FEOL)晶圓的示例性實施例。示例之FEOL晶圓包含絕緣層104。絕緣層104可由二氧化矽(SiO2 )所組成,但不限於此。下電極106可為氮化矽(TiN)、鎢(W)、銀(Ag)、金(Au)或鋁(Al),但不限於此。
於本發明之特定實施例中,絕緣層104與下電極106之厚度係大於50nm。下電極之大小為其直徑乃大於孔洞114之直徑(見第1圖)加上疊對(overlay)之公差度,以產生適當的電性接觸。於特定之實施例中,下電極106之直徑至少為80nm。
設置在初始FEOL晶圓上的絕緣層為中間絕緣層108、二氧化矽層202、與上絕緣層204。中間絕緣層108可包含氮化矽(SiNx ),但不限於此。二氧化矽層202可包含非晶矽/多晶矽(Si),或任何可選擇地移除,直至中間絕緣層108的材料,但不限於此。上絕緣層204亦可由氮化矽所構成。可於電漿輔助化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition,PECVD)室中相繼地或分開地形成絕緣層材料SiO2 與SiNx 。於本發明之特定實施例中,中間絕緣層108大約為30nm厚,二氧化矽層202約為250nm厚,上絕緣層204約為30nm厚。可於本發明之絕緣層104使用替代的絕緣材料,例如碳氧化矽(SiOC)。中 間絕緣層108與絕緣層204亦可由其他替代的絕緣材料所構成。其他替代的絕緣材料之示例可為前述之二氧化矽與氮化矽(SiNx )、氧化鋁(Al2 O3 )、五氧化鉭(Ta2 O5 )等。另外,二氧化矽層202可包含多晶矽/非晶矽。
於具有絕緣層沉積之初始FEOL晶圓的另一實施例中,晶圓包含二氧化矽絕緣層104、下電極106、中間絕緣層108、二氧化矽層202與上絕緣層204。下電極106可為氮化鈦或鎢,但不限於此。中間絕緣層108可由SiNX 所構成,但不限於此。二氧化矽層202可由二氧化矽或任何可選擇地移至中間絕緣層之材料所構成,但不限於此。上絕緣層204亦可由氮化矽所構成,但不限於此。
由第2圖開始接至第3圖,於二氧化矽層202與上絕緣層204中蝕刻出介層窗302。介層窗302停在中間絕緣層108之處。可先藉由光阻(未繪示),於上絕緣層204與矽層202上方形成光微影遮罩,進行介層窗302之定義。圖案化光阻,以暴露出下電極106上方的區域,以進行後續之蝕刻。之後可利用非等向性反應性離子蝕刻(Reactive Ion Etching,RIE)製程進行蝕刻。接著,從上絕緣層204表面剝除光阻。可藉由進行稀氫氟酸(Dilute HF)濕蝕刻形成下切區304,HF對二氧化矽的侵蝕快過氮化矽或非晶矽。於本發明之特定實施例中,介層窗302之直徑約為200nm,而高度約為250nm。下切區304每側約為15nm。
第4圖繪示保角絕緣層(conformal insultaing lyaer)402之沉積與形成於其中之空隙404。於本發明之實施例中,非晶矽係作為保角絕緣層402。可利用化學氣相沈積(Chemical Vapor Deposition,CVD)沉積保角絕緣層402。保角絕緣層402之厚度應大於介層窗302之半徑,以於保角絕緣層402中產生空隙404。於二氧化矽層202中下切區304的尺寸與保角絕緣層402中的空隙404大小有所關聯。空隙404直徑大約為二氧化矽層202中的下切區304的兩倍大。舉例而言,30nm的下切區會產生直徑60nm的空隙404。另外,空隙404之直徑將與介層窗302之直徑無關,因而二氧化矽層202之厚度大於或等於一最小值Hmin 。於數學上,此值可以式1表示,且說明在空隙尺寸小於三角形掐去(triangular pinch-off)處之點。
Hmin 為二氧化矽層厚度202,Δ為下切區304之尺寸(空隙直徑的一半),而r為介層窗302之半徑。
然而,於另一實施例中,空隙404之直徑可由介層窗302之輪廓調整。更具體地,若於介層窗中具有一斜角,則依據式2,空隙直徑將會減小,其中δ為減少的有效尺寸。
於第5圖中,利用非等向選擇性反應性離子蝕刻,定義出犧牲間隙壁502。此蝕刻移除了空隙404上方或下方(見第4圖)所有的保角絕緣材料,並於中間絕緣層108上停止。另外,此蝕刻移除了上絕緣層204(見第4圖)。
於製程期間,通道504係形成於犧牲間隙壁502中。通道能進一步地蝕刻,以集中在下電極106上方中間絕緣層108的小區域上。
第6圖係繪示定義出孔洞114的製程步驟。可藉由選擇性與非等向性反應性離子蝕刻製程(以維持犧牲間隙壁之關鍵尺寸),或藉由磷酸濕蝕刻(若尺寸並非關鍵的情形),於中間絕緣層108中定義出孔洞114。磷酸將蝕刻犧牲間隙壁502內的通道504,直至中間絕緣層108中,並止於下電極106處。因而,若使用磷酸濕式蝕刻,則亦會移除上絕緣層204。孔洞114所產生的半徑即為通道504之半徑,且其大致上小於介層窗302之半徑(見第4圖)。此外,孔洞半徑大致上整體一致。所產生的孔洞114高度則為中間絕緣層108之厚度。另外,孔洞114之表面大致上為平坦的,且垂直於中間絕緣層108之側面。於本發明之一實施例中,孔洞114之直徑約為30nm,高度約為30 nm。
於第7A圖中則繪示了犧牲層502(見第6圖)與二氧化矽層202之移除。於此示例中,稀氫氟酸矽用以蝕刻二氧化矽層202。犧牲層則利用稀氫氧化鉀(KOH)蝕刻。於另一實施例中,氫氧化鉀矽用以蝕刻犧牲層502的非晶矽。稀氫氟酸用以蝕刻二氧化矽層202的SiO2 。所留下的表面則為中間絕緣層之表面與孔洞114下方之下電極106的上表面。可進行化學機械研磨(chemical mechanical polish,CMP)以確保表面為平坦的。另外,CMP能移除中間絕緣層108上過多的絕緣材料。
於另一實施例中,如第7B圖所示,保留二氧化矽層202。利用氫氧化鉀移除犧牲間隙壁502,並省略稀氫氟酸之蝕刻步驟。於二氧化矽層202中形成通道202H。
於第8A圖中,相變化材料110係沉積於中間絕緣層108之上,並填滿整個孔洞114。相變化材料可包含硫系化合物。硫系化合物由硫族元素(chalcogen)(周期表上16/VI A族)與一些較為正電性的元素所構成。相變化材料之示例為GeSb與SbTe。接著,上電極112形成於相變化材料110上。上電極112可包含但不限於銀(Ag)、金(Au)、鎢(W)、或鋁(Al)。
於此示例中,相變化區116為相變化材料110產生相變之區域。中間絕緣層108上剩餘的相變化材料110則作 為電流的傳導路徑。電流從下電極106流至相變化區116,經由相變材料110,而抵達上電極112。可利用CMP移除中間絕緣層108上方,遠離孔洞114的相變材料110與上電極112。
於第8B圖中,相變材料110A係沉積於二氧化矽層202中的通道202H與孔洞114中。相變化材料110A係填滿整個通道202H與孔洞114。於孔洞中的相變化材料為相變化區116。於此實施例中,相變化材料110A不需要額外的蝕刻,此將於下文中解釋。
回到第1圖,位於中間絕緣層108上完整記憶體單元102的相變化材料110與上電極112乃被圖案化,以作為位元線之連結。其可藉由利用光阻形成光微影遮罩;於遮罩所暴露之區域上進行反應性離子蝕刻;以及之後從記憶體單元102上剝除光阻而完成。反應性離子蝕刻或離子研磨(ion milling)過程可用以蝕刻上電極112與相變化材料110。
為了程式化記憶體單元102,從下電極106處開始提供電脈衝到達相變化區116,並進入中間絕緣層108上方的相變化材料110,最後往上到達上電極112。由電阻所產生的歐姆加熱(Ohmic heating)則加熱相變化區116中的相變化材料110,並改變其阻抗特性。一個短暫強勁的電脈衝能使相變化區116快速加熱與冷卻,進而產生非結晶 相。一個長時間且微弱的電脈衝則會使相變化區緩慢地加熱與冷卻,進而使相變化區116結晶化。非結晶相與結晶相分別呈現出較高與較低的阻抗特性。所儲存的資料可利用電脈衝讀取特定單元的阻抗而擷取,前述之電脈衝乃過弱或過短而無法改電相變化區116中的相。
可利用陣列的方式來製造記憶體單元,以完成記憶體單元之積體電路的製造,進而可形成行與列。之後,該些單元則於金屬氧化層半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)中的FET閘極處連接在一起,以產生字元線(word line)。亦作為上電極112的接線則垂直於FET閘極聯結而相連在一起,以產生位元線(bit line)。藉由其字元線或位元線座標的佈局,使每一單元得以個別讀取或程式化。
本發明之敘述僅作為闡明或描述之目的。不應將本發明限制於所揭示之形式。任何熟習此技藝者在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。所選擇與所述實施例乃用以對本發明之原則與實現作最佳之釋明,並使其他熟習此技藝者理解本發明具有各種修飾以實踐所思及之特定用途的實施例。因此,經由詳述本申請案之發明並藉由參照所述實施例,在不脫離本發明之所附申請專利範圍的界定範圍下,可作各種修飾或變化。
於此所使用之術語僅用以描述特定之實施例,不應限定本發明。例如於此所述之單數形式「一」、「一個」與「該」,亦可能包含複數形式,除非於正文中有明確地指示。當進一步理解,於說明書中所用之措辭「包含」及/或「包括」係具體指明所述之特徵、整體、步驟、操作、元件及/或構件的呈現,但非排除一或多個其他的所述之特徵、整體、步驟、操作、元件、構件及/或群組的呈現或附加。
於下述申請專利範圍中所有方法之相對應的結構、材料、動作及或均等物,或具有功能性元件之步驟係欲包含任何能與說明書中其他所主張之元件結合,以達到所述功能的結構、材料或動作。
102‧‧‧記憶體單元
104‧‧‧絕緣層
106‧‧‧下電極
108‧‧‧中間絕緣層
110‧‧‧相變化材料
110A‧‧‧相變材料
112‧‧‧上電極
114‧‧‧孔洞
116‧‧‧相變化區
202‧‧‧二氧化矽層
202H‧‧‧通道
204‧‧‧上絕緣層
302‧‧‧介層窗
304‧‧‧下切區
402‧‧‧保角絕緣層
404‧‧‧空隙
502‧‧‧犧牲間隙壁
504‧‧‧通道
第1圖係繪示本發明之記憶體單元之剖面圖。
第2圖係繪示具有絕緣層之FEOL晶圓的剖面圖。
第3圖係繪示於絕緣層中的介層窗與下切區之形成剖面圖。
第4圖係繪示於介層窗中沉積絕緣材料的剖面圖。
第5圖係繪示犧牲間隙壁的形成剖面圖。
第6圖係繪示孔洞的形成剖面圖。
第7A與7B圖係繪示移除犧牲層的剖面圖。
第8A與8B圖係繪示沉積相變化材料與上電極的剖面圖。
104‧‧‧絕緣層
106‧‧‧下電極
108‧‧‧中間絕緣層
114‧‧‧孔洞
202‧‧‧二氧化矽層
204‧‧‧上絕緣層
302‧‧‧介層窗
502‧‧‧犧牲間隙壁
504‧‧‧通道

Claims (18)

  1. 一種形成記憶體單元之方法,其至少包含:於一基材上,形成複數個絕緣層;於該些絕緣層之至少其中之一內,形成一下電極,該下電極具有一直徑;定義一介層窗,該介層窗穿過該下電極上方之該些絕緣層的至少其中之一,該介層窗與該下電極經由至少一中間絕緣層分隔;於該中間絕緣層上方之該介層窗中,形成一犧牲間隙壁,該犧牲間隙壁包含一通道,該通道具有一小於該介層窗之直徑的直徑;定義一孔洞,該孔洞穿過該中間絕緣層至該犧牲間隙壁下方且至該下電極上,以使該通道延伸穿過該中間絕緣層至該下電極,該孔洞具有一小於該下電極之直徑的直徑;移除該犧牲間隙壁;沉積相變化材料於該孔洞中,該相變化材料填滿整個該孔洞;以及於該相變化材料上方,形成一上電極。
  2. 如申請專利範圍第1項所述之方法,更包含於該些絕緣層之至少其中之一中,形成一下切區,該下切區於該介層窗上方定義一凸出部。
  3. 如申請專利範圍第1項所述之方法,其中該形成該犧牲間隙壁更包含:沉積一犧牲間隙壁層於該介層窗中,該犧牲間隙壁之沉積的保角性(conformality)係使該犧牲間隙壁層形成一空隙;以及蝕刻該犧牲間隙壁層,以使該空隙下方的區域於該犧牲間隙壁內形成一脊部。
  4. 如申請專利範圍第1項所述之方法,其中該孔洞為管狀。
  5. 如申請專利範圍第1項所述之方法,其中該孔洞之表面實質為平坦。
  6. 如申請專利範圍第1項所述之方法,其中該定義出孔洞之中間絕緣層的側壁,實質上垂直於該中間絕緣層之一上表面。
  7. 如申請專利範圍第1項所述之方法,其中該中間絕緣層的該孔洞之直徑,實質上小於該介層窗之直徑。
  8. 如申請專利範圍第1項所述之方法,更包含在形成相變化材料前,移除該中間絕緣層上方的所有犧牲層。
  9. 一種記憶體單元,其包含:一基材;一絕緣層,形成於該基材上;一下電極,該下電極具有一直徑,形成於該絕緣層中;一孔洞,位於該絕緣層內該下電極上方,該孔洞具有一小於該下電極之直徑的直徑;一相變化材料,形成於該孔洞內,該相變化材料填滿整個該孔洞;以及一上電極,形成於該相變化材料上。
  10. 如申請專利範圍第9項所述之記憶體單元,其中該孔洞為管狀。
  11. 如申請專利範圍第9項所述之記憶體單元,其中該孔洞之表面實質平坦。
  12. 如申請專利範圍第9項所述之記憶體單元,其中該定義出孔洞之絕緣層的側壁,實質上垂直於該中間絕緣層之一上表面。
  13. 如申請專利範圍第9項所述之記憶體單元,其中該相變化材料與該上電極係被圖案化,以作為位元線之連結。
  14. 如申請專利範圍第9項所述之記憶體單元,其中該絕緣層的該孔洞之直徑,實質上小於該介層窗之直徑。
  15. 一積體電路,其包含一或多個記憶體單元,該些記憶體單元之至少其中之一包含:一基材;一絕緣層,形成於該基材上;一下電極,該下電極具有一直徑,形成於該絕緣層中;一孔洞,位於該絕緣層內該下電極上方,該孔洞具有一小於該下電極之直徑的直徑;一相變化材料,形成於該孔洞內,該相變化材料填滿整個該孔洞;以及一上電極,形成於該相變化材料上。
  16. 如申請專利範圍第15項所述之積體電路,其中該孔洞為管狀。
  17. 如申請專利範圍第15項所述之積體電路,其中該孔洞實質為平坦。
  18. 如申請專利範圍第15項所述之積體電路,其中該相變化材料與該上電極係被圖案化,以作為位元線之連結。
TW097100423A 2007-01-07 2008-01-04 用於相變化隨機存取記憶體之相同關鍵尺寸的孔洞 TWI462160B (zh)

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