TWI453899B - MOS type semiconductor memory device - Google Patents

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TWI453899B
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Tetsuo Endoh
Masayuki Kohno
Tatsuo Nishita
Minoru Honda
Toshio Nakanishi
Yoshihiro Hirota
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Univ Tohoku
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Description

MOS型半導體記憶裝置
本發明是有關MOS(Metal-Oxide-Silicon)型半導體記憶裝置，特別是有關在基板與電極層之間具有帶隙(Band gap)的大小相異的複數的絕緣膜之MOS型半導體記憶裝置。
目前，就MOS型半導體記憶裝置之一而言，有電氣性重寫動作可能的EEPROM (Electrically Erasable and Programmable ROM)為人所知。此裝置是在半導體基板上形成氧化矽膜之後，在其上形成1層以上的氮化矽膜，更在其上形成氧化矽膜，在其上形成控制閘極電極之構造(例如，日本特開2002-203917號(USP6、906、390 & 7、259、433)，以下稱為專利文獻1)。EEPROM是在半導體基板與控制閘極電極之間施加電壓，使電子或電洞蓄積於上述積層構造的絕緣膜(絕緣膜積層體)主要是氮化矽膜中、或氮化矽膜與其上下的氧化矽膜的界面，藉此進行「1」、「0」的資料重寫。
以下，舉對作為電荷蓄積區域的絕緣膜積層體注入電子時為例，來說明以往技術。首先，對半導體基板施加0V，對控制閘極電極施加例如10V。如此一來，強的電場會被施加於半導體基板與控制閘極電極間的絕緣膜積層體，從半導體基板往氮化矽膜，電子會經由下側的氧化矽膜 來藉由穿遂現象而被注入。然後，所被注入的電子，主要是被捕捉至氮化矽膜中、或氮化矽膜與下側的氧化矽膜或上側的氧化矽膜的界面附近，作為資料被蓄積。可是，被EEPROM之類的非揮發性半導體記憶裝置所要求的重要性能，可舉資料保持特性。在以往的MOS型半導體記憶裝置中，為了長時間安定地保持被捕捉於氮化矽膜中、或氮化矽膜與下側的氧化矽膜或上側的氧化矽膜的界面附近，而必須加厚形成該等上下的氧化矽膜的膜厚。但，一旦加厚上下的氧化矽膜的膜厚，則在寫入資料時被施加於絕緣膜積層體的電場會變弱，而會有資料寫入速度會變慢之問題。
藉由增強施加於絕緣膜積層體的電場，可謀求上述問題的解決，但為此必須提高資料寫入電壓。但，如此一來，半導體記憶裝置的消耗電力的增大及絕緣膜的絕緣破壞的機率會增加，會有使半導體記憶裝置的可靠度大幅度降低的問題。
專利文獻1日本特開2002-203917號公報(例如，圖1、圖2等)
如上述，在以往技術的MOS型半導體記憶裝置中，若所欲改善資料保持特性，則資料寫入速度會降低。若所欲提高資料寫入速度，則消耗電力的增大及絕緣破壞的發 生機率會提高，會有使半導體記憶裝置的可靠度降低等的問題。
本發明是有鑑於上述實情而研發者，其目的是在於提供一種同時兼備良好的資料保持特性、高速的資料重寫性能、低消耗電力的動作性能、及高可靠度之MOS型半導體記憶裝置。
本發明的MOS型半導體記憶裝置係於半導體層與閘極電極之間，設置積層複數的絕緣膜之絕緣膜積層體，作為蓄積電荷的區域者。
本發明的MOS型半導體記憶裝置係於構成上述絕緣膜積層體的絕緣膜中，設於最接近上述半導體層的位置之第1絕緣膜及設於最接近上述閘極電極的位置之第2絕緣膜係與該等之間介在的二個以上的絕緣膜作比較，具有大的帶隙。
在本發明的MOS型半導體記憶裝置中，上述絕緣膜積層體係於上述下部絕緣膜與上述上部絕緣膜間具備：具有比上述下部絕緣膜更小的帶隙之第2絕緣膜；具有比上述第2絕緣膜更大的帶隙之第3絕緣膜；及具有比上述第3絕緣膜更小的帶隙之第4絕緣膜。
又，本發明的MOS型半導體記憶裝置中，上述絕緣膜積層體係於上述下部絕緣膜與上述上部絕緣膜間具備：具有比上述下部絕緣膜更小的帶隙之第2絕緣膜； 具有比上述第2絕緣膜更小的帶隙之第3絕緣膜；及具有比上述第3絕緣膜更大的帶隙之第4絕緣膜。
又，本發明的MOS型半導體記憶裝置中，上述絕緣膜積層體係於上述下部絕緣膜與上述上部絕緣膜間，可重複形成包含上述第2絕緣膜、上述第3絕緣膜及上述第4絕緣膜的中間積層體。
又，本發明的MOS型半導體記憶裝置中，上述下部絕緣膜可接於上述半導體層而設置，或上述下部絕緣膜可隔著接於上述半導體層而設置的第5絕緣層、及接於該第5絕緣層而設置的第2電極層來設置。
又，本發明的MOS型半導體記憶裝置中，上述下部絕緣膜及上述上部絕緣膜可為氧化矽膜，上述第2絕緣膜、上述第3絕緣膜及上述第4絕緣膜可為氮化矽膜、氮氧化矽膜或金屬氧化膜。
又，本發明的MOS型半導體記憶裝置中，上述第3絕緣膜可具有：從上述半導體層側往上述閘極電極側的膜的厚度方向，相較於與上述第2絕緣膜的界面附近及與上述第4絕緣膜的界面附近，膜中央部的帶隙大的能帶構造。
此情況，上述第3絕緣膜為氮氧化矽膜，具有：從上述半導體層側往上述閘極電極側的膜的厚度方向，膜中之氧對氮的組成比，相較於與上述第2絕緣膜的界面附近及與上述第4絕緣膜的界面附近，膜中央部大的氧濃度分布(concentration profile)。
又，本發明的MOS型半導體記憶裝置中，上述第3 絕緣膜可具有：從上述半導體層側往上述閘極電極側的膜的厚度方向，相較於與上述第2絕緣膜的界面附近及與上述第4絕緣膜的界面附近，膜中央部的帶隙小的能帶構造。
此情況，上述第3絕緣膜為氮化矽膜，具有：從上述半導體層側往上述閘極電極側的膜的厚度方向，膜中之氮對矽的組成比，相較於與上述第2絕緣膜的界面附近及與第4絕緣膜的界面附近，膜中央部大的氮濃度分布。
又，本發明的MOS型半導體記憶裝置中，上述第2絕緣膜及上述第4絕緣膜的膜厚相較於上述第3絕緣膜的膜厚，較薄。
又，本發明的MOS型半導體記憶裝置中，上述下部絕緣膜與上述上部絕緣膜的膜厚可為0.5nm以上20nm以下的範圍內。
又，本發明的MOS型半導體記憶裝置中，上述半導體層的傳導帶的電子位能(potential energy)相較於上述第2絕緣膜的傳導帶的電子位能，在資料寫入時較高，在資料讀出時及資料保持時較低。
又，本發明的MOS型半導體記憶裝置中，上述半導體層為柱狀矽層，具有在其側方設置上述絕緣膜積層體及上述閘極電極的縱型積層構造。
本發明的NAND型記憶格陣列的特徵係直列地配列上述MOS型半導體記憶裝置。
本發明的NOR型記憶格陣列係並列地配列上述MOS型半導體記憶裝置。
本發明的MOS型半導體記憶裝置是在設於半導體層與閘極電極之間的絕緣膜積層體中，最靠半導體層側及最靠閘極電極側的下部及上部絕緣膜相較於該等之間所介在的絕緣膜，具有較大的帶隙。因此，藉由穿遂現象，從半導體層往絕緣膜積層體之電荷的注入容易產生。所以，在資料寫入時，不會使穿遂效應(tunneling)機率降低，可迅速寫入。而且，可縮小寫入時所必要的電壓，因此即使加電壓，還是可減少碰撞離子化所造成之電子‧電洞對的產生，難以引起絕緣破壞。因此，不必在資料寫入施加高電壓，可為低消耗電力的動作，且確保高可靠度。
又，藉由最靠半導體層側及最靠閘極電極側的下部及上部絕緣膜持有大的帶隙，可防止被保持於該等之間的電荷脫出。因此，即使不加厚最靠半導體層側及最靠閘極電極側的絕緣膜，還是可取得良好的資料保持特性。
如此，本發明的MOS型半導體記憶裝置是同時兼備良好的資料保持特性、高速的資料重寫性能、低消耗電力的動作性能、及高可靠度者。
 [第1實施形態]
以下，參照圖面來詳細說明有關本發明的實施形態。圖1是表示本發明的第1實施形態的MOS型半導體記憶 裝置的概略構成的剖面圖。又，圖2是圖1的MOS型半導體記憶裝置601的能帶圖。
如圖1所示，本實施形態的MOS型半導體記憶裝置601是具有：作為半導體層的p型的矽基板101、及積層形成於該p型的矽基板101上之由帶隙的大小相異的複數絕緣膜所構成的絕緣膜積層體102a、及形成於該絕緣膜積層體102a上的閘極電極103。在矽基板101與閘極電極103之間設置具有第1絕緣膜111、第2絕緣膜112、第3絕緣膜113、第4絕緣膜114、及第5絕緣膜115的絕緣膜積層體102a。在矽基板101中，以能夠位於閘極電極103的兩側之方式，從表面以所定的深度來形成n型擴散層的第1源極‧汲極104及第2源極‧汲極105，兩者之間是形成通道形成區域106。另外，MOS型半導體記憶裝置601可被形成於半導體基板內所形成的p阱或p型矽層。又，本實施形態是舉n通道MOS裝置為例來進行說明，但即使以p通道MOS裝置來實施也無妨。因此，以下記載的本實施形態的內容可適用於所有的n通道MOS裝置、及p通道MOS裝置。
第1絕緣膜111是例如將矽基板101的表面藉由熱氧化法來氧化形成的二氧化矽膜(SiO2 膜)。此第1絕緣膜111是例如具有8~10eV的範圍內的能量帶隙者。第1絕緣膜111的膜厚是例如0.5nm~20nm的範圍內為佳，1nm~10nm的範圍內更好，1nm~3nm的範圍內為理想。
第2絕緣膜112是形成於第1絕緣膜111的表面之氮 氧化矽膜(SiON膜；在此Si、O及N的組成比並非必然化學計量地決定，可依成膜條件取相異的值。以下同樣)。此第2絕緣膜112是例如具有5~7eV的範圍內的能量帶隙者。第2絕緣膜112的膜厚是例如2nm~20nm的範圍內為佳，2nm~10nm的範圍內更好，3nm~5nm的範圍內為理想。
第3絕緣膜113是形成於第2絕緣膜112上的氮化矽膜(SiN膜；在此，Si與N的組成比並非必然化學計量地決定，可依成膜條件取相異的值。以下同樣)。此第3絕緣膜113是例如具有2.5~4eV的範圍內的能量帶隙者。第3絕緣膜113的膜厚是例如2nm~30nm的範圍內為佳，2nm~15nm的範圍內更好，4nm~10nm的範圍內為理想。
第4絕緣膜114是形成於第3絕緣膜113上的氮氧化矽膜(SiON膜)。此第4絕緣膜114是具有與第2絕緣膜112同樣的能量帶隙及膜厚。
第5絕緣膜115是在第4絕緣膜114上例如藉由CVD(Chemical Vapor Deposition；化學氣相堆積)法來使堆積的二氧化矽膜(SiO2 膜)。此第5絕緣膜115是在電極103與第4絕緣膜114之間作為區塊層(勢壘層)的機能。此第5絕緣膜115是例如具有8~10eV的範圍內的能量帶隙者。第5絕緣膜115的膜厚是例如2nm~30nm的範圍內為佳，2nm~15nm的範圍內更好，5nm~8nm的範圍內為理想。
閘極電極103是例如藉由CVD法來成膜的多結晶矽 膜所構成，具有作為控制閘極(CG)電極的機能。又，閘極電極103例如可為含W，Ti，Ta，Cu，Al，Au，Pt等的金屬的膜。閘極電極103並非限於單層，例如亦可形成含鎢、鉬、鉭、鈦、白金及該等的矽化物、氮化物、合金等之積層構造，降低閘極電極103的比電阻，達成高速化的目的。閘極電極103是被連接至未圖示的配線層。
在本實施形態的MOS型半導體記憶裝置601中，上述第1絕緣膜111及第5絕緣膜115較理想是使用氮氧化矽膜(SiON膜)或二氧化矽膜(SiO2 膜)。又，第2絕緣膜112、第3絕緣膜113及第4絕緣膜114的材料，並非限於氮化矽或氮氧化矽，亦可使用金屬氧化物等的絕緣材料。金屬氧化物，例如可使用HfO2 、Hf-Si-O、Hf-Al-O、ZrO2 、Al2 O3 、PZT[Pb (Zr，Ti)O3 ；鈦酸鋯酸鉛]、BST[(Ba，Sr)TiO3 ]、SRO (SrRuO3 )、SBT(SrBi2 Ta2 O9 ；鉭酸鉍鍶)、Ta2 O5 (五氧化二鉭)、BaTiO3 (鈦酸鋇)、TiO2 、YSZ(釔安定化鋯)、BIT (Bi4 Ti3 O12 )、STO (SrTiO3 )、鋯‧矽複合氧化物、La2 O3 、CeO2 、Na2 O3 、Sm2 O3 、Eu2 O3 、Gd2 O3 、Tb2 O3 、Dy2 O3 、Ho2 O3 、Er2 O3 、Tm2 O3 、Yb2 O3 、Lu2 O3 、La2 O3 、Pr2 O3 、Pr6 O11 、ZrON(硝酸氧鋯)等。
如圖2所示，MOS型半導體記憶裝置601是第1絕緣膜111及第5絕緣膜115的帶隙111a及115a相較於該等之間介在的中間積層體的第2絕緣膜112、第3絕緣膜113及第4絕緣膜114的帶隙112a，113a及114a具有大 的能帶構造。並且，在第1絕緣膜111及第5絕緣膜115與帶隙最小的第3絕緣膜113之間，使持有兩者的中間大小的帶隙112a，114a之第2絕緣膜112及第4絕緣膜114介在。另外，圖2的符號101a是矽基板101的帶隙，符號103a是閘極電極103的帶隙(在圖5、圖7、圖9、圖11及圖12中同樣)。藉由具有如此的能帶構造，在資料寫入時容易產生經由第1絕緣膜111的電荷移動，可使寫入動作速度高速化，且可縮小為了注入電荷至絕緣膜積層體102a所必要的寫入電壓。在本實施形態中，第1~第5絕緣膜111~115的帶隙大小，可根據構成膜的元素及其組成比來控制。
又，為了加快寫入速度，最好將第2絕緣膜112及第4絕緣膜114的膜厚設定成比第3絕緣膜113的膜厚薄，使能夠在寫入時產生庫倫堵塞效應現象(Coulomb blockade)。更在寫入時，例如基於使FN (Fowler-Nordheim)穿遂效應等的穿遂現象的發生機率上昇，使寫入速度更提升之目的，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜112的傳導帶之電子位能高。又，為了使資料保持特性提升，在資料保持狀態下，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜112的傳導帶之電子位能低。又，在資料讀出時，亦與資料保持狀態同樣，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜112的傳導帶之電子位能低。
並且，就絕緣膜積層體102a而言，在以帶隙最小的 第3絕緣膜113為中心的區域主要電荷容易蓄積。另一方面，一旦在電荷被保持於以第3絕緣膜113為中心的區域之狀態下，隨著隣接的第2絕緣膜112及第4絕緣膜114的存在，能量障壁會變大，電荷經由第1絕緣膜111或第5絕緣膜115來脫離的情況會被防止。因此，即使不增厚第1絕緣膜111或第5絕緣膜115的膜厚，還是可在絕緣膜積層體102a內部安定地保持電荷，取得良好的資料保持特性。
針對以上那樣構造的MOS型半導體記憶裝置601的動作例來進行說明。首先，在資料寫入時，以矽基板101的電位作為基準，將第1源極‧汲極104及第2源極‧汲極105保持於0V，對閘極電極103施加所定的正電壓。此時，在通道形成區域106蓄積電子，而形成反轉層，該反轉層內的電荷的一部份會利用穿遂現象經由第1絕緣膜111來移動至絕緣膜積層體102a。移動至絕緣膜積層體102a的電子是被捕獲於形成於其內部的電荷捕獲中心，進行資料的蓄積。
在資料讀出時，以矽基板101的電位作為基準，對第1源極‧汲極104或第2源極‧汲極105的其中一方施加0V的電壓，對另一方施加所定的電壓。更對閘極電極103也施加所定的電壓。藉由如此施加電壓，通道的電流量或汲極電壓會按照被蓄積於絕緣膜積層體102a內的電荷有無、或所被蓄積的電荷量來變化。因此，藉由檢測出該通道電流或汲極電壓的變化，可將資料讀出至外部。
在資料的消去時，是以矽基板101的電位作為基準，對第1源極‧汲極104及第2源極‧汲極105的雙方施加0V的電壓，對閘極電極103施加所定大小的負的電壓。藉由如此的電壓的施加，被保持於絕緣膜積層體102a內的電荷會經由第1絕緣膜111來抽出至矽基板101的通道形成區域106。藉此，MOS型半導體記憶裝置601回到絕緣膜積層體102a內的電子蓄積量低的消去狀態。
另外，MOS型半導體記憶裝置601之資訊的寫入、讀出、消去的方法並無限定，亦可使用與上述相異的方式來進行寫入、讀出及消去。例如，可利用FN穿遂現象、熱電子注入現象、熱電洞(Hot Hole)注入現象、光電效果等的物理現象來進行資訊的寫入、讀出、消去。又，亦可不固定第1源極‧汲極104及第2源極‧汲極105，以能夠交替形成源極或汲極的方式發揮機能，在1記憶格進行2位元以上的資訊的寫入、讀出。
如以上，本實施形態的MOS型半導體記憶裝置601相較於以往的MOS型半導體記憶裝置，可為同時實現資料保持特性的提升、寫入動作速度的高速化、低消耗電力化及可靠度提升之良好的MOS型半導體記憶裝置。
本實施形態的MOS型半導體記憶裝置601可按照常法來製造。在此舉代表性的程序之一例來進行說明。首先，在矽基板101上，例如使用LOCOS (Local Oxidation of Silicon)法或STI (Shallow Trench Isolation)法等的手法來形成元件分離膜。其次，在矽基板101的表面，例 如藉由熱氧化法來形成第1絕緣膜111。
其次，在第1絕緣膜111之上依序形成第2絕緣膜112、第3絕緣膜113及第4絕緣膜114。作為第3絕緣膜113的氮化矽膜，可例如藉由CVD法來成膜。又，作為第2或第4絕緣膜112，114的氮氧化矽膜或金屬氧化物膜，例如可藉由CVD法來直接成膜，或將藉由CVD法而成膜的氮化矽膜予以氧化處理，或將藉由CVD法而成膜的氧化矽膜予以氮化處理來製造。
其次，在第4絕緣膜114之上形成第5絕緣膜115。此第5絕緣膜115可例如藉由CVD法來形成。更在第5絕緣膜115之上例如藉由CVD法來形成多晶矽層或金屬層、或金屬矽化物層等，而形成成為閘極電極103的金屬膜。
其次，利用微影(Photolithography)技術，以形成圖案的阻絕層作為光罩，將上述金屬膜、第5～第1絕緣膜115~111予以蝕刻，藉此可取得具有如圖1所示那樣被形成圖案的閘極電極103及絕緣膜積層體102a之閘極積層構造體。其次，在鄰接於閘極積層構造體的兩側之矽表面高濃度離子注入n型雜質，形成第1源極‧汲極104及第2源極‧汲極105。如此一來，可製造圖1所示之構造的MOS型半導體記憶裝置601。
在本實施形態中，作為第1絕緣膜111～第5絕緣膜115使用的氧化矽膜、氮化矽膜或氮氧化矽膜的成膜方法並無特別加以限定，可適當選擇熱氧化法、CVD法、利用ALD(Atomic Layer Deposition法)原子擴散的氧化處 理或氮化處理等的手法。例如可使用電漿氧化法等的方法來氧化處理矽膜，而形成氧化矽膜，或使用電漿氮化法等的方法來氮化處理矽膜，而形成氮化矽膜。更可使用電漿氮化法等的方法來氮化處理例如藉由CVD法所成膜的二氧化矽膜，而形成氮氧化矽膜，或使用電漿氧化法等的方法來氧化處理藉由CVD法所成膜的氮化矽膜，而形成氮氧化矽膜。可適當組合該等的方法來形成第1絕緣膜111～第5絕緣膜115。
在本實施形態中，主要發揮作為電荷蓄積區域之中心的任務的第2絕緣膜112、第3絕緣膜113及第4絕緣膜114，最好是選擇利用使用後述的電漿處理裝置100之電漿CVD法來成膜的方法。亦即，最好藉由使用電漿處理裝置100的電漿CVD法來形成氮化矽膜，或將該氮化矽膜予以氧化處理而成為氮氧化矽膜。
其次，一邊參照圖3一邊說明有關為了形成絕緣膜積層體102a的第2～第4絕緣膜112~114而被使用的氮化矽膜的成膜方法的較佳例。圖3是表示可利用於氮化矽膜的形成之電漿處理裝置100的概略構成的模式剖面圖。
電漿處理裝置100是使用具有複數個縫隙狀的孔之平面天線、特別是RLSA(Radial Line Slot Antenna；縫隙徑向線縫隙天線)來導入微波至處理室內，而使電漿發生，藉此使高密度且低電子溫度的微波激發電漿發生之RLSA微波電漿處理裝置。在電漿處理裝置100是1×1010 ~5×1012 /cm3 的電漿密度，且具有0.7~2eV的低電 子溫度之電漿的處理可能。因此，電漿處理裝置100是可適於利用在各種半導體裝置的製造過程中藉由電漿CVD法來形成損傷少的氮化矽膜之目的。
電漿處理裝置100主要的構成是具備：構成氣密的反應室(處理室)1、及對反應室1內供給氣體的氣體供給機構18、及作為用以減壓排氣反應室1內的排氣機構之排氣裝置24、及設於反應室1的上部，對反應室1內導入微波的微波導入機構27、及控制該等電漿處理裝置100的各構成部之控制部50。
反應室1是藉由被接地的大致圓筒狀的容器所形成。另外，反應室1亦可藉由角筒形狀的容器所形成。反應室1是具有由鋁等的材質所構成的底壁1a及側壁1b。
反應室1的內部是設有用以將被處理體的矽晶圓(以下簡稱為「晶圓」)W水平支持的載置台2。載置台2是藉由熱傳導性高的材質例如AIN等的陶瓷所構成。此載置台2是藉由從排氣室11的底部中央延伸至上方的圓筒狀的支持構件3所支持。支持構件3是例如藉由AIN等的陶瓷所構成。
並且，在載置台2設有覆蓋其外緣部，用以引導晶圓W的覆蓋物4。此覆蓋物4是例如用石英、AIN、Al2 O3 、SiN等的材質構成的環狀構件。
而且，在載置台2埋入有作為溫度調節機構的電阻加熱型的加熱器5。此加熱器5是藉由從加熱器電源5a給電來加熱載置台2，而以該熱來均一地加熱被處理基板的 晶圓W。
並且，在載置台2配備有熱電偶(TC)6。藉由此熱電偶6來進行溫度計測，藉此可例如從室溫到900℃為止的範圍來控制晶圓W的加熱溫度。
而且，在載置台2具有用以支持晶圓W來使昇降的晶圓支持銷(未圖示)。各晶圓支持銷是對載置台2的表面設成可突没。
在反應室1的底壁1a的大致中央部形成有圓形的開口部10。在底壁1a設有與該開口部10連通，往下方突出的排氣室11。在該排氣室11連接排氣管12，經由此排氣管12來連接至排氣裝置24。
在形成反應室1的側壁1b的上端設有形成環狀的氣體導入部14。並且，在反應室1的側壁1b設有形成環狀的氣體導入部15。亦即，氣體導入部14及15是設成上下2段。各氣體導入部14及15是被連接至供給成膜原料氣體或電漿激發用氣體的氣體供給機構18。另外，氣體導入部14及15亦可設成噴嘴狀或淋浴狀。
而且，在反應室1的側壁1b，於電漿處理裝置100與隣接的搬送室(未圖示)之間，設有用以進行晶圓W的搬出入的搬出入口16、及開閉此搬出入口16的閘閥17。
氣體供給機構18是例如含氮氣體(含N氣體)供給源19a、含矽氣體(含Si氣體)供給源19b及惰性氣體供給源19c。含氮氣體供給源19a是被連接至上段的氣體導入部14。並且，含矽氣體供給源19b及惰性氣體供給源 19c是被連接至下段的氣體導入部15。另外，氣體供給機構18亦可作為上述以外之未圖示的氣體供給源，例如使用於洗滌反應室1內時的洗滌氣體供給源等。
作為成膜原料氣體的含氮氣體，例如可使用氮氣體(N2 )、氨(NH3 )、MMH(甲基肼(Monomethylhydrazine))等的聯氨(hydrazine)介電質等。又，作為其他成膜原料氣體的含矽氣體，例如可使用矽烷(SiH4 )、乙矽烷(Si2 H6 )、丙矽烷(Si3 H8 )、TSA (Trisilylamine)等。其中特別是乙矽烷(Si2 H6 )為理想。又，惰性氣體，例如可使用N2 氣體或稀有氣體等。稀有氣體是電漿激發用氣體，例如可使用Ar氣體、Kr氣體、Xe氣體、He氣體等，工業上是Ar氣體為理想。
含氮氣體是從氣體供給機構18的含氮氣體供給源19a經由氣體線路20來從氣體導入部14導入反應室1內。另一方面，含矽氣體及惰性氣體是從含矽氣體供給源19b及惰性氣體供給源19c分別經由氣體線路20來從氣體導入部15導入至反應室1內。在氣體線路20設有質量流控制器21及其前後的開閉閥22，可進行所被供給之氣體的切換或流量等的控制。
反應室1內的氣體是藉由使排氣裝置24作動來經由排氣管12排氣至外部。藉此，可使反應室1內高速減壓至所定的真空度、例如0.133Pa。另外，在反應室1配備有壓力測量儀器(圖示省略)，可計測反應室1內的壓力。
微波導入機構27主要的構成為具備透過板28、平面 天線構件31、慢波材33、屏蔽蓋體34、導波管37、匹配電路38及微波發生裝置39。
其次，說明有關使用RLSA方式的電漿處理裝置100之電漿CVD法的氮化矽膜的堆積處理。首先，開啟閘閥17來從搬出入口16將晶圓W搬入至反應室1內，載置於載置台2上。其次，一邊減壓排氣反應室1內，一邊從氣體供給機構18的含氮氣體供給源19a及含矽氣體供給源19b來將含氮氣體及含矽氣體以所定的流量分別經由氣體導入部14，15來導入至反應室1內。如此一來，將反應室1內調節至所定的壓力。
其次，使發生於微波發生裝置39的所定頻率例如2.45GHz的微波從貫通形成於平面天線構件31的縫隙狀的微波放射孔32經由透過板28來放射至反應室1內的晶圓W的上方空間。此時的微波輸出，例如可為500~3000W(每透過板28的面積1cm2 為0.25~1.54W/cm2 )程度。
藉由從平面天線構件31經由透過板28來放射至反應室1的微波，在反應室1內形成電磁場，含氮氣體、含矽氣體會分別被電漿化。然後，在電漿中，原料氣體的解離會進展，藉由Sip Hq 、SiHq 、NHq 、N(在此，p、q是意指任意的數，以下同樣)等的活性種的反應來堆積氮化矽SiN的薄膜。
在電漿處理裝置100中，可藉由選定形成氮化矽膜時的電漿CVD處理的條件，來將氮化矽膜的捕捉密度控制成所望大小。例如擴大成膜的氮化矽膜中的捕捉密度時( 例如捕捉密度為5×1012 ~1×1013 cm-2 eV-1 的範圍內)，較理想是以其次所示的條件來進行電漿CVD處理。含氮氣體為使用NH3 氣體，含矽氣體為使用Si2 H6 氣體，且將NH3 氣體的流量設定於10~5000mL/min (sccm)的範圍內，較理想是100~2000mL/min (sccm)的範圍內，將Si2 H6 氣體的流量設定於0.5~100mL/min (sccm)的範圍內，較理想是1~50mL/min (sccm)的範圍內。此時，NH3 氣體與Si2 H6 氣體的流量比(NH3 氣體流量/Si2 H6 氣體流量)，由形成Si密度高的氮化矽膜的觀點來看，較理想是0.1~2000的範圍內，更理想是0.1~1000的範圍內，最好為5~50的範圍內。在使用上述NH3 氣體及Si2 H6 氣體時，為了形成具有大的捕捉密度之氮化矽膜，較理想是將處理壓力設成1~1333Pa，更理想是設成50~650Pa。
又，例如在縮小成膜的氮化矽膜的捕捉密度時(例如捕捉密度為5×1010 ~5×1012 cm-2 eV-1 未滿的範圍內)，較理想是含氮氣體為使用N2 氣體，含矽氣體為使用Si2 H6 氣體。具體而言，是將N2 氣體流量設定於10~5000mL/min (sccm)的範圍內，較理想是100~2000mL/min (sccm)的範圍內，將Si2 H6 氣體流量設定於0.5~100mL/min (sccm)的範圍內，較理想是0.5~10mL/min (sccm)的範圍內。此時，N2 氣體與Si2 H6 氣體的流量比(N2 氣體流量/Si2 H6 氣體流量)，由以均一的膜厚來形成Si密度低的氮化矽膜的觀點來看，較理想是0.1~5000的範圍內，更理想是100~4000的範圍內。並且，在使用上述N2 氣體及Si2 H6 氣體時，為了形成具有小的捕捉密度的氮化矽膜，較理想是將處理壓力設成0.1~500Pa，更理想是設成1~100Pa。
另外，使用在擴大上述捕捉密度時的條件下生成的電漿、及在縮小捕捉密度時的條件下生成的電漿，來交替進行電漿CVD處理，可使捕捉密度相異的氮化矽膜交替堆積。
又，上述任何的情況，電漿CVD處理的處理溫度皆是將載置台2的溫度加熱至300℃~800℃以上，較理想是400~600℃。
如以上那樣，可容易製造構成第2～第4絕緣膜112~114的氮化矽膜。氮氧化矽膜(SiON膜)是例如可藉由電漿氧化處理、熱氧化處理來容易取得以上那樣取得的氮化矽膜。另外，在製造MOS型半導體記憶裝置時，是不將含電漿處理裝置100的複數個成膜裝置暴露於大氣，經由真空來連接，藉此可在各成膜裝置依序形成目的的膜(氧化矽膜、氮化矽膜、氮氧化矽膜等)。
[第2實施形態]
圖4是表示本發明的第2實施形態的MOS型半導體記憶裝置的概略構成的剖面圖。並且，圖5是圖4的MOS型半導體記憶裝置602的能帶圖。
如圖4所示，本實施形態的MOS型半導體記憶裝置602是具有：作為半導體層的p型的矽基板101、及積層形成於該p型的矽基板101上之由帶隙的大小相異的複數 個絕緣膜所構成的絕緣膜積層體102b、及形成於該絕緣膜積層體102b上的閘極電極103。在矽基板101與閘極電極103之間設置具有第1絕緣膜121、第2絕緣膜122、第3絕緣膜123、第4絕緣膜124及第5絕緣膜125的絕緣膜積層體102b。在矽基板101中，以能夠位於閘極電極103的兩側之方式，從表面以所定的深度來形成n型擴散層的第1源極‧汲極104及第2源極‧汲極105，兩者之間是形成通道形成區域106。另外，MOS型半導體記憶裝置602可被形成於半導體基板內所形成的p阱或p型矽層。又，本實施形態是舉n通道MOS裝置為例來進行說明，但即使以p通道MOS裝置來實施也無妨。因此，以下記載的本實施形態的內容可適用於所有的n通道MOS裝置、及p通道MOS裝置。
在本實施形態的MOS型半導體記憶裝置602中，第1絕緣膜121、第5絕緣膜125及閘極電極103是分別與圖1所示之第1實施形態的MOS型半導體記憶裝置601的第1絕緣膜111、第5絕緣膜115及閘極電極103同樣的構成，因此省略說明。
第2絕緣膜122是形成於第1絕緣膜121上的氮化矽膜(SiN膜)。此第2絕緣膜122是例如具有2.5~4eV的範圍內的能量帶隙者。第2絕緣膜122的膜厚是例如2nm~20nm的範圍內為理想，2nm~10nm的範圍內更理想，最好為3nm~5nm的範圍內。
第3絕緣膜123是形成於第2絕緣膜122上的氮氧化 矽膜(SiON膜)。此第3絕緣膜123是例如具有5~7eV的範圍內的能量帶隙。第3絕緣膜123的膜厚是例如2nm~30nm的範圍內為理想，2nm~15nm的範圍內更理想，最好為4nm~10nm的範圍內。
第4絕緣膜124是形成於第3絕緣膜123上的氮化矽膜(SiN膜)。此第4絕緣膜124是具有與第2絕緣膜122同樣的能量帶隙及膜厚。
在本實施形態中，為了加快寫入速度，最好將第2絕緣膜122及第4絕緣膜124的膜厚設定成比第3絕緣膜123的膜厚薄，使能夠在寫入時產生庫倫堵塞效應現象。又，基於使穿遂現象的發生機率上昇，使寫入速度更提升之目的，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜122的傳導帶之電子位能高。又，為了使資料保持特性提升，在資料保持狀態下，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜122的傳導帶之電子位能低。又，在資料讀出時，亦與資料保持狀態同樣，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜122的傳導帶之電子位能低。
上述第2絕緣膜122、第3絕緣膜123及第4絕緣膜124的材料，並非限於氮化矽或氮氧化矽，可使用金屬氧化物等的絕緣材料。在此，金屬氧化物可使用與第1實施形態同樣者。
又，第1絕緣膜121～第5絕緣膜125的成膜方法是與第1實施形態同樣，可適當組合熱氧化法或CVD法、 ALD法、利用原子擴散的氧化處理或氮化處理等來成膜。並且，在本實施形態中，主要發揮作為電荷蓄積區域之中心的任務的第2絕緣膜122、第3絕緣膜123及第4絕緣膜124，最好是選擇利用使用電漿處理裝置100之電漿CVD法來成膜的方法。亦即，最好藉由使用電漿處理裝置100的電漿CVD法來形成氮化矽膜，或將該氮化矽膜予以氧化處理而成為氮氧化矽膜。
如圖5所示，MOS型半導體記憶裝置602是第1絕緣膜121及第5絕緣膜125的帶隙121a及125a相較於該等之間介在的中間積層體的第2絕緣膜122、第3絕緣膜123及第4絕緣膜124的帶隙122a，123a及124a具有大的能帶構造。並且，在第1絕緣膜121及第5絕緣膜125與持有中間大小的帶隙123a的第3絕緣膜123之間，使持有最小的帶隙的第2絕緣膜122及第4絕緣膜124介在。藉由具有如此的能帶構造，在資料寫入時容易產生經由第1絕緣膜121的電荷移動，可使寫入動作速度高速化，且可縮小為了注入電荷至絕緣膜積層體102b所必要的寫入電壓。第1～第5絕緣膜121~125的帶隙大小，可根據構成膜的元素及其組成比來控制。
就絕緣膜積層體102b而言，在第3絕緣膜123與持有小的帶隙之第2絕緣膜122及第4絕緣膜124的界面附近主要電荷容易蓄積。另一方面，一旦在電荷被保持於該等的界面附近之狀態下，第2絕緣膜122及第4絕緣膜124的存在，能量障壁會變大，電荷經由第1絕緣膜121 或第5絕緣膜125來脫離的情況會被防止。因此，即使不增厚第1絕緣膜121或第5絕緣膜125的膜厚，還是可在絕緣膜積層體102b內部安定地保持電荷，取得良好的資料保持特性。
因此，MOS型半導體記憶裝置602相較於以往的MOS型半導體記憶裝置，可為同時實現資料保持特性的提升、寫入動作速度的高速化、低消耗電力化及可靠度提升之良好的MOS型半導體記憶裝置。
本實施形態的MOS型半導體記憶裝置602的寫入、讀出及消去的動作，可與第1實施形態同樣地進行。又，MOS型半導體記憶裝置602可按第1實施形態中說明過的程序來製造。
[第3實施形態]
圖6是表示本發明的第3實施形態的MOS型半導體記憶裝置的概略構成的剖面圖。又，圖7是圖6的MOS型半導體記憶裝置603的能帶圖。
如圖6所示，本實施形態的MOS型半導體記憶裝置603是具有：作為半導體層的p型的矽基板101、及積層形成於該p型的矽基板101上之由帶隙的大小相異的複數個絕緣膜所構成的絕緣膜積層體102c、及形成於該絕緣膜積層體102c上的閘極電極103。在矽基板101與閘極電極103之間設置具有第1絕緣膜131、第2絕緣膜132、第3絕緣膜133、第4絕緣膜134及第5絕緣膜135的 絕緣膜積層體102c。在矽基板101中，以能夠位於閘極電極103的兩側之方式，從表面以所定的深度來形成由n型擴散層所構成的第1源極‧汲極104及第2源極‧汲極105，兩者之間是形成通道形成區域106。另外，MOS型半導體記憶裝置603可被形成於半導體基板內所形成的p阱或p型矽層。又，本實施形態是舉n通道MOS裝置為例來進行說明，但即使以p通道MOS裝置來實施也無妨。因此，以下記載的本實施形態的內容可適用於所有的n通道MOS裝置、及p通道MOS裝置。
在本實施形態的MOS型半導體記憶裝置603中，第1絕緣膜131、第5絕緣膜135及閘極電極103是與圖1所示之第1實施形態的MOS型半導體記憶裝置601的第1絕緣膜111、第5絕緣膜115及閘極電極103同樣的構成，因此省略說明。
第2絕緣膜132是形成於第1絕緣膜131上的氮氧化矽膜(SiON膜)。此第2絕緣膜132是例如具有5~7eV的範圍內的能量帶隙。第2絕緣膜132的膜厚是例如2nm~20nm的範圍內為理想，2nm~10nm的範圍內更理想，最好為3nm~5nm的範圍內。
第3絕緣膜133是形成於第2絕緣膜132上的氮化矽膜(SiN膜)。此第3絕緣膜133是具有膜全體的平均例如為2.5~4eV的範圍內的能量帶隙。第3絕緣膜133的膜厚是例如2nm~30nm的範圍內為理想，2nm~15nm的範圍內更理想，最好為4nm~10nm的範圍內。
並且，第3絕緣膜133是在從矽基板101朝向閘極電極103的膜的厚度方向，使氮的組成比率變化。亦即，第3絕緣膜133是具有：在與第2絕緣膜132的界面附近，氮組成比小，在膜中央部，一旦形成比上述界面附近更相對性地大的氮組成比，在與第4絕緣膜134的界面附近再度變化成小的氮組成比之氮濃度分布。如此的膜中的氮濃度的控制，可使用圖3所示的電漿處理裝置100，在進行形成第3絕緣膜133的氮化矽膜的CVD成膜的途中，藉由使原料氣體組成或壓力等變化來達成。並且，膜中的氮濃度的控制是在電漿氧化處理例如藉由CVD等所形成的矽膜的過程中，藉由使原料氣體組成或壓力等變化來進行。
第4絕緣膜134是形成於第3絕緣膜133上的氮氧化矽膜(SiON膜)。此第4絕緣膜134是具有與第2絕緣膜132同樣的能量帶隙及膜厚。
上述第2絕緣膜132、第3絕緣膜133及第4絕緣膜134的材料並非限於氮化矽或氮氧化矽，可使用金屬氧化物等的絕緣材料。在此，金屬氧化物可使用與第1實施形態同樣者。
又，第1絕緣膜131～第5絕緣膜135的成膜方法是與第1實施形態同樣，可適當組合熱氧化法或CVD法、ALD法、利用原子擴散的氧化處理或氮化處理等來成膜。
並且，在本實施形態中，主要發揮作為電荷蓄積區域之任務的第2絕緣膜132、第3絕緣膜133及第4絕緣膜134，最好是選擇利用使用電漿處理裝置100之電漿CVD 法來成膜的方法。亦即，最好藉由使用電漿處理裝置100的電漿CVD法來形成氮化矽膜，或將該氮化矽膜予以氧化處理而成為氮氧化矽膜。
如圖7所示，MOS型半導體記憶裝置603是具有第1絕緣膜131及第5絕緣膜135的帶隙131a及135a比該等之間所介在的中間積層體的第2絕緣膜132、第3絕緣膜133及第4絕緣膜134的帶隙132a，133a及134a還要大的能帶構造。並且，在第1絕緣膜131及第5絕緣膜135與帶隙最小的第3絕緣膜133之間使持有中間大的帶隙132a，134a之第2絕緣膜132及第4絕緣膜134介在。而且，第3絕緣膜133是具有以帶隙133a的大小能夠在膜的厚度方向，在膜中央部變小，在膜的兩端(亦即與第2絕緣膜132及第4絕緣膜134的界面附近)變大的方式變化之能帶構造。藉由具有如此的能帶構造，在資料寫入時容易產生經由第1絕緣膜131的電荷移動，可使寫入動作速度高速化，且可縮小為了注入電荷至絕緣膜積層體102c所必要的寫入電壓。在本實施形態中，第1～第5絕緣膜131~135的帶隙大小，可根據構成膜的元素及其組成比來控制。
並且，在本實施形態中，為了加快寫入速度，較理想是將第2絕緣膜132及第4絕緣膜134的膜厚設定成比第3絕緣膜133的膜厚要薄，而使能夠在寫入時產生庫倫堵塞效應現象。又，基於使穿遂現象的發生機率上昇，使寫入速度更提升之目的，較理想是矽基板101的傳導帶之電 子位能設定成比第2絕緣膜132的傳導帶之電子位能高。又，為了使資料保持特性提升，在資料保持狀態下，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜132的傳導帶之電子位能低。又，在資料讀出時，亦與資料保持狀態同樣，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜132的傳導帶之電子位能低。
又，就絕緣膜積層體102c而言，主要電荷容易被蓄積於以帶隙最小的第3絕緣膜133為中心的區域。特別就本實施形態而言，是在第3絕緣膜133的膜中使組成比變化於膜厚方向，藉此在膜中會有多數的格子間隙存在，存在多數的懸空鍵(dangling bond)。其結果，在第3絕緣膜133中，用以捕獲電荷的捕捉(電荷捕獲中心)會被多數形成，因此可增大電荷蓄積能力。
又，一旦在以第3絕緣膜133為主的區域中保持電荷的狀態下，藉由第2絕緣膜132及第4絕緣膜134的存在，能量障壁會變大，可防止電荷經由第1絕緣膜131或第5絕緣膜135來脫出。因此即使不增厚第1絕緣膜131或第5絕緣膜135的膜厚，還是可在絕緣膜積層體102c內部安定地確保電荷，取得良好的資料保持特性。
因此，MOS型半導體記憶裝置603相較於以往的MOS型半導體記憶裝置，可為同時實現資料保持特性的提升、寫入動作速度的高速化、低消耗電力化及可靠度提升之良好的半導體記憶裝置。
本實施形態的MOS型半導體記憶裝置603的寫入、 讀出及消去的動作，可與第1實施形態同樣地進行。又，MOS型半導體記憶裝置603可按第1實施形態中說明過的程序來製造。
[第4實施形態]
圖8是表示本發明的第4實施形態的MOS型半導體記憶裝置的概略構成的剖面圖。又，圖9是圖8的MOS型半導體記憶裝置604的能帶圖。
如圖8所示，本實施形態的MOS型半導體記憶裝置604是具有：作為半導體層的p型的矽基板101、及積層形成於該p型的矽基板101上之由帶隙的大小相異的複數個絕緣膜所構成的絕緣膜積層體102d、及形成於該絕緣膜積層體102d上的閘極電極103。在矽基板101與閘極電極103之間設置具有第1絕緣膜141、第2絕緣膜142、第3絕緣膜143、第4絕緣膜144及第5絕緣膜145的絕緣膜積層體102d。在矽基板101中，以能夠位於閘極電極103的兩側之方式，從表面以所定的深度來形成由n型擴散層所構成的第1源極‧汲極10A及第2源極‧汲極105，兩者之間是形成通道形成區域106。另外，MOS型半導體記憶裝置604可被形成於半導體基板內所形成的p阱或p型矽層。又，本實施形態是舉n通道MOS裝置為例來進行說明，但即使以p通道MOS裝置來實施也無妨。因此，以下記載的本實施形態的內容可適用於所有的n通道MOS裝置、及p通道MOS裝置。
在本實施形態的MOS型半導體記憶裝置604中，第1絕緣膜141、第5絕緣膜145及閘極電極103是與圖1所示之第1實施形態的MOS型半導體記憶裝置601的第1絕緣膜111、第5絕緣膜115及閘極電極103同樣的構成，因此省略說明。
第2絕緣膜142是形成於第1絕緣膜141上的氮化矽膜(SiN膜)。此第2絕緣膜142是具有例如2.5~4eV的範圍內的能量帶隙。第2絕緣膜142的膜厚是例如2nm~20nm的範圍內為理想，2nm~10nm的範圍內更理想，最好為3nm~5nm的範圍內。
第3絕緣膜143是形成於第2絕緣膜142上的氮氧化矽膜(SiON膜)。此第3絕緣膜143是具有膜全體的平均例如為5~7eV的範圍內的能量帶隙。第3絕緣膜143的膜厚是例如2nm~30nm的範圍內為理想，2nm~15nm的範圍內更理想，最好為4nm~10nm的範圍內。
第3絕緣膜143是在從矽基板101朝向閘極電極103的膜的厚度方向，使氧的組成比率變化。亦即，第3絕緣膜143是具有：在與第2絕緣膜142的界面附近，膜中之氧對氮的組成比小，在膜中央部一旦形成大的氧組成比，在與第4絕緣膜144的界面附近再度變化成小的氧組成比之分布。如此的膜中的氧濃度的控制，可例如在電漿氧化處理氮化矽膜的途中，藉由使氧氣體的組成或壓力等的條件變化來達成。
第4絕緣膜144是形成於第3絕緣膜143上的氮化矽 膜(SiN膜)。此第4絕緣膜144是具有與第2絕緣膜142同樣的能量帶隙及膜厚。
上述第2絕緣膜142、第3絕緣膜143及第4絕緣膜144的材料並非限於氮化矽或氮氧化矽，可使用金屬氧化物等的絕緣材料。金屬氧化物可使用與第1實施形態同樣者。
又，第1絕緣膜141～第5絕緣膜145的成膜方法是與第1實施形態同樣，可適當組合熱氧化法或CVD法、利用原子擴散的氧化處理或氮化處理等來成膜。並且，在本實施形態中，主要發揮作為電荷蓄積區域之中心的任務的第2絕緣膜142、第3絕緣膜143及第4絕緣膜144，最好是選擇利用使用電漿處理裝置100之電漿CVD法來成膜的方法。亦即，最好藉由使用電漿處理裝置100的電漿CVD法來形成氮化矽膜，或將該氮化矽膜予以氧化處理而成為氮氧化矽膜。
如圖9所示，MOS型半導體記憶裝置604是具有：第1絕緣膜141及第5絕緣膜145的帶隙141a及145a要比該等之間所介在的中間積層體的第2絕緣膜142、第3絕緣膜143及第4絕緣膜144的帶隙142a，143a及144a大的能帶構造。並且，在第1絕緣膜141及第5絕緣膜145與持有中間大小的帶隙143a的第3絕緣膜143之間，使持有最小的帶隙的第2絕緣膜142、第4絕緣膜144介在。又，第3絕緣膜143是具有：在膜的厚度方向，以帶隙的大小會在與第2絕緣膜142的界面附近小，在膜中 央部一旦變大，在與第4絕緣膜144的界面附近再度變小之方式變化的分布。藉由具有如此的能帶構造，在資料寫入時容易產生經由第1絕緣膜141的穿遂現象所造成的電荷移動，可使寫入動作速度高速化，且可縮小為了對絕緣膜積層體102d注入電荷所必要的寫入電壓。在本實施形態中，第1～第5絕緣膜141~145的帶隙大小，可藉由構成膜的元素及其組成比來控制。
在本實施形態中，為了加快寫入速度，較理想是將第2絕緣膜142及第4絕緣膜144的膜厚設定成比第3絕緣膜143的膜厚要薄，而使能夠在寫入時產生庫倫堵塞效應現象。又，基於使穿遂現象的發生機率上昇，使寫入速度更提升之目的，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜142的傳導帶之電子位能高。又，為了使資料保持特性提升，在資料保持狀態下，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜142的傳導帶之電子位能低。又，在資料讀出時，亦與資料保持狀態同樣，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜142的傳導帶之電子位能低。
又，就絕緣膜積層體102d而言，主要電荷容易被蓄積於第3絕緣膜143與持有小的帶隙的第2絕緣膜142及第4絕緣膜144的界面附近。特別就本實施形態而言，是在第3絕緣膜143的膜中使氧原子對氮原子的組成比變化於膜厚方向，藉此在膜中會有多數的格子間隙存在，存在多數的懸空鍵(dangling bond)。其結果，在第3絕緣膜 143中，用以捕獲電荷的捕捉(電荷捕獲中心)會被多數形成，因此可增大電荷蓄積能力。
又，一旦在以第3絕緣膜143的界面附近為中心的區域中保持電荷的狀態下，藉由第2絕緣膜142及第4絕緣膜144的存在，能量障壁會變大，可防止電荷經由第1絕緣膜141或第5絕緣膜145來脫出。因此即使不增厚第1絕緣膜141或第5絕緣膜145的膜厚，還是可在絕緣膜積層體102c內部安定地確保電荷，取得良好的資料保持特性。
因此，MOS型半導體記憶裝置604相較於以往的MOS型半導體記憶裝置，可為同時實現資料保持特性的提升、寫入動作速度的高速化、低消耗電力化及可靠度提升之良好的半導體記憶裝置。
另外，本實施形態的MOS型半導體記憶裝置604的寫入、讀出及消去的動作，可與第1實施形態同樣地進行。又，MOS型半導體記憶裝置604可按第1實施形態中說明過的程序來製造。
[第5實施形態]
圖10是表示本發明的第5實施形態的MOS型半導體記憶裝置的概略構成的剖面圖。又，圖11是圖10的MOS型半導體記憶裝置605的能帶圖。
如圖10所示，本實施形態的MOS型半導體記憶裝置605是具有：作為半導體層的p型的矽基板101、及積層形成於該p型的矽基板101上之由帶隙的大小相異的複數 個絕緣膜所構成的絕緣膜積層體102e、及形成於該絕緣膜積層體102e上的閘極電極103。在矽基板101與閘極電極103之間設有絕緣膜積層體102e，此絕緣膜積層體102e具有第1絕緣膜151、第2絕緣膜152、第3絕緣膜153、第4絕緣膜154、第5絕緣膜155及間隔件絕緣膜156。
在絕緣膜積層體102e中，第2絕緣膜152、第3絕緣膜153及第4絕緣膜154的3層的積層體為一單位，隔著間隔件絕緣膜156來重複積層3單位。
並且，在矽基板101中，以能夠位於閘極電極103的兩側之方式，從表面以所定的深度來形成由n型擴散層所構成的第1源極‧汲極104及第2源極‧汲極105，兩者之間是形成通道形成區域106。另外，MOS型半導體記憶裝置604可被形成於半導體基板內所形成的p阱或p型矽層。又，本實施形態是舉n通道MOS裝置為例來進行說明，但即使以p通道MOS裝置來實施也無妨。因此，以下記載的本實施形態的內容可適用於所有的n通道MOS裝置、及p通道MOS裝置。
在本實施形態的MOS型半導體記憶裝置605中，第1絕緣膜151、第5絕緣膜155及閘極電極103是與圖1所示之第1實施形態的MOS型半導體記憶裝置601的第1絕緣膜111、第5絕緣膜115及閘極電極103同樣的構成，因此省略說明。
第2絕緣膜152是形成於第1絕緣膜151上的氮化矽膜(SiN膜)。此第2絕緣膜152是例如具有2.5~4eV的 範圍內的能量帶隙。第2絕緣膜152的膜厚是例如2nm~20nm的範圍內為理想，2nm~10nm的範圍內更為理想，最好為3nm~5nm的範圍內。
第3絕緣膜153是形成於第2絕緣膜152上的氮氧化矽膜(SiON膜)。此第3絕緣膜153是具有例如5~7eV的範圍內的能量帶隙。第3絕緣膜153的膜厚是例如2nm~30nm的範圍內為理想，2nm~15nm的範圍內更理想，最好為4nm~10nm的範圍內。
第4絕緣膜154是形成於第3絕緣膜153上的氮化矽膜(SiN膜)。此第4絕緣膜154是具有與第2絕緣膜152同樣的能量帶隙及膜厚。
間隔件絕緣膜156是形成於第4絕緣膜154上的氮氧化矽膜(SiON膜)。在本實施形態中，間隔件絕緣膜156可使用與第3絕緣膜153同樣的膜。亦即，間隔件絕緣膜156是具有例如5~7eV的範圍內的能量帶隙。又，間隔件絕緣膜156的膜厚是例如2nm~30nm的範圍內為理想，2nm~15nm的範圍內更理想，最好為4nm~10nm的範圍內。
上述第2絕緣膜152、第3絕緣膜153、第4絕緣膜154及間隔件絕緣膜156的材料，並非限於氮化矽膜或氮氧化矽膜，可使用金屬氧化物等的絕緣材料。金屬氧化物可使用與第1實施形態同樣者。
又，第1絕緣膜151～第5絕緣膜155及間隔件絕緣膜156的成膜方法是與第1實施形態同樣，可適當組合熱氧化法或CVD法、利用原子擴散的氧化處理或氮化處理 等來成膜。並且，在本實施形態中，主要發揮作為電荷蓄積區域之中心的任務的第2絕緣膜152、第3絕緣膜153及第4絕緣膜154，最好是選擇利用使用電漿處理裝置100之電漿CVD法來成膜的方法。亦即，最好藉由使用電漿處理裝置100的電漿CVD法來形成氮化矽膜，或將該氮化矽膜予以氧化處理而成為氮氧化矽膜。
又，如圖11所示，MOS型半導體記憶裝置605是具有：第1絕緣膜151及第5絕緣膜155的帶隙151a及155a要比該等之間所介在的中間積層體的第2絕緣膜152、第3絕緣膜153、第4絕緣膜154及間隔件絕緣膜156的帶隙152a，153a，154a及156a大的能帶構造。並且，在接於第1絕緣膜151及第5絕緣膜155的位置，使帶隙最小的第2絕緣膜152及第4絕緣膜154介在。藉由具有如此的能帶構造，在資料寫入時容易產生經由第1絕緣膜151的穿遂現象所造成的電荷移動，可使寫入動作速度高速化，且可縮小為了對絕緣膜積層體102e注入電荷所必要的寫入電壓。在本實施形態中，第1～第5絕緣膜151~155及間隔件絕緣膜156的帶隙大小，可藉由構成膜的元素及其組成比來控制。
在本實施形態中，為了加快寫入速度，最好將第2絕緣膜152及第4絕緣膜154的膜厚設定成比第3絕緣膜153的膜厚薄，使能夠在寫入時產生庫倫堵塞效應現象。又，基於使穿遂現象的發生機率上昇，使寫入速度更提升之目的，較理想是矽基板101的傳導帶之電子位能設定成 比第2絕緣膜152的傳導帶之電子位能高。又，為了使資料保持特性提升，在資料保持狀態下，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜152的傳導帶之電子位能低。又，在資料讀出時，亦與資料保持狀態同樣，較理想是矽基板101的傳導帶之電子位能設定成比第2絕緣膜152的傳導帶之電子位能低。
就絕緣膜積層體102e而言，在第3絕緣膜153與持有小的帶隙之第2絕緣膜152及第4絕緣膜154的界面附近主要電荷容易蓄積。另一方面，一旦在電荷被保持於以第3絕緣膜153的界面附近作為中心的區域之狀態下，第2絕緣膜152及第4絕緣膜154的存在，能量障壁會變大，電荷經由第1絕緣膜151或第5絕緣膜155來脫離的情況會被防止。因此，即使不增厚第1絕緣膜151或第5絕緣膜155的膜厚，還是可在絕緣膜積層體102e內部安定地保持電荷，取得良好的資料保持特性。
因此，MOS型半導體記憶裝置605相較於以往的MOS型半導體記憶裝置，可為同時實現資料保持特性的提升、寫入動作速度的高速化、低消耗電力化及可靠度提升之良好的半導體記憶裝置。
另外，在本實施形態是以第2絕緣膜152、第3絕緣膜153及第4絕緣膜154的積層體作為1單位，重複積層3單位，但重複次數可為2單位或4單位以上。並且，在本實施形態是隔著間隔件絕緣膜156來重複積層第2絕緣膜152、第3絕緣膜153及第4絕緣膜154的積層體，但 亦可不設置間隔件絕緣膜156。
並且，在本實施形態中亦使第3絕緣膜153中之氮對矽的組成比或氧對氮的組成比變化於膜厚方向，而可將第3絕緣膜153構成與第3實施形態或第4實施形態所示的帶隙構造同樣。
而且，在圖10所示的MOS型半導體記憶裝置605中，亦可將第2絕緣膜152設為氮氧化矽膜(SiON膜)，將第3絕緣膜153設為氮化矽膜(SiN膜)，將第4絕緣膜154設為氮氧化矽膜(SiON膜)，將間隔件絕緣膜156設為氮化矽膜(SiN膜)。將此情況的能帶構造之例顯示於圖12。藉由具有如此的能帶構造，在資料寫入時容易產生經由第1絕緣膜151的穿遂現象所造成的電荷移動，可使寫入動作速度高速化，且可縮小為了對絕緣膜積層體102e注入電荷所必要的寫入電壓。並且，在以第3絕緣膜153為中心的區域中，主要容易蓄積電荷，即使不增厚第1絕緣膜151或第5絕緣膜155的膜厚，還是可將電荷安定地保持於絕緣膜積層體102e，可取得良好的資料保持特性。
本實施形態的MOS型半導體記憶裝置605的寫入、讀出及消去的動作，可與第1實施形態同樣地進行。又，MOS型半導體記憶裝置605可按第1實施形態中說明過的程序來製造。
[第6實施形態]
圖13是表示本發明的第6實施形態的MOS型半導體記憶裝置的概略構成的剖面圖。
如圖13所示，本實施形態的MOS型半導體記憶裝置606是具有：作為半導體層的p型的矽基板101、及形成於該p型的矽基板101上的絕緣膜161、及形成於該絕緣膜161上的第1閘極電極162、及積層形成於該第1閘極電極162上之由帶隙的大小相異的複數個絕緣膜所構成的絕緣膜積層體102f、及形成於該絕緣膜積層體102f上的第2閘極電極163。
在矽基板101中，以能夠位於閘極電極163的兩側之方式，從表面以所定的深度來形成n型擴散層的第1源極‧汲極104及第2源極‧汲極105，兩者之間是形成通道形成區域106。另外，MOS型半導體記憶裝置606可被形成於半導體基板內所形成的p阱或p型矽層。又，本實施形態是舉n通道MOS裝置為例來進行說明，但即使以p通道MOS裝置來實施也無妨。因此，以下記載的本實施形態的內容可適用於所有的n通道MOS裝置、及p通道MOS裝置。
在本實施形態的MOS型半導體記憶裝置606中，絕緣膜161是與圖1所示之第1實施形態的MOS型半導體記憶裝置601的第1絕緣膜111同樣構成，又，MOS型半導體記憶裝置606的第1閘極電極162及第2閘極電極163是與第1實施形態的MOS型半導體記憶裝置601的閘極電極103同樣的構成，因此省略說明。
又，第1閘極電極162與第2閘極電極163之間的絕緣膜積層體102f可使用與上述第1～第5實施形態的其中任一所記載的絕緣膜積層體102a~102e同樣的構造者。另外，在圖13中，構成絕緣膜積層體102f的各個絕緣膜是省略圖示。
上述第1～第5實施形態的MOS型半導體記憶裝置601~605(圖1、圖4、圖6、圖8及圖10)是在作為半導體層的矽基板101與閘極電極103之間使電荷移動，相對的，本實施形態的MOS型半導體記憶裝置606是在形成於絕緣膜161上的第1閘極電極162與第2閘極電極163之間使電荷移動，藉此可進行資料的重寫。
說明有關以上那樣構造的MOS型半導體記憶裝置606的動作例。首先，在資料寫入時，是以矽基板101的電位作為基準，將第1源極‧汲極104及第2源極‧汲極105保持於0V，第1閘極電極162為飄移，對第2閘極電極163施加所定的正電壓。此時，電子會被蓄積於通道形成區域106而形成反轉層，該反轉層內的電荷的一部份會利用穿遂現象經由絕緣膜161及第1閘極電極162來移動至絕緣膜積層體102f。或，在資料寫入時，以矽基板101的電位作為基準，將第1源極‧汲極104、第2源極‧汲極105及第1閘極電極162保持於0V，對第2閘極電極163施加所定的正電壓之下，可由第1閘極電極162來使電荷的一部份移動至絕緣膜積層體102f。然後，移動至絕緣膜積層體102f的電子被捕獲於形成於其內部的 電荷捕獲中心，進行資料的蓄積。此時，就以往的裝置而言，必須經由厚的絕緣膜來注入電荷，因此會產生寫入電壓大，或寫入速度慢等的問題(參照圖14 (a))。相對的，若根據本發明，則是以矽基板101的傳導帶的電子位能可比第2絕緣膜(例如，第2絕緣膜112，122，132，142，152)的傳導帶的電子位能更高之方式來設定，藉此可經由薄的絕緣膜來注入電荷(參照圖14 (d))。因此，本發明的裝置可縮小寫入電壓，可使寫入速度形成高速。
在資料讀出時，是以矽基板101的電位作為基準，對第1源極‧汲極104或第2源極‧汲極105的其中一方施加0V的電壓，對另一方施加所定的電壓。更對第2閘極電極163也施加所定的電壓。第1閘極電極162為飄移。藉由如此施加電壓，通道的電流量或汲極電壓會按照被蓄積於絕緣膜積層體102f內的電荷的有無或所被蓄積的電荷量而變化。因此，藉由檢測出該通道電流或汲極電壓的變化，可將資料讀出至外部。此時，就以往的裝置而言，因為經由厚的絕緣膜來讀出電荷的有無或該量的資訊，所以會產生讀出電壓大，或讀出速度慢等的問題(參照圖14 (c))。相對的，若根據本發明，則是以矽基板101的傳導帶的電子位能可比第2絕緣膜(例如第2絕緣膜112，122，132，142，152)的傳導帶的電子位能更低之方式設定，藉此雖是經由厚的絕緣膜，但可縮小實效平均勢壘障壁(參照圖14 (f))。因此，本發明的裝置可縮小讀出電壓，可使讀出速度形成高速。
在資料的消去時，是以矽基板1的電位作為基準，對第1源極‧汲極104及第2源極‧汲極105的雙方施加0V的電壓，第1閘極電極162為飄移，對第2閘極電極163施加所定大小的負電壓。藉由如此的電壓施加，被保持於絕緣膜積層體102f內的電子會經由絕緣膜161來抽出至矽基板101的通道形成區域106。藉此，MOS型半導體記憶裝置606會回到絕緣膜積層體102f內的電子蓄積量低的消去狀態。或，在資料消去時，亦可以矽基板101的電位作為基準，將第1源極‧汲極104、第2源極‧汲極105及第1閘極電極162保持於0V，對第2閘極電極163施加所定的負電壓之下，使被保持於絕緣膜積層體102f內的電子經由絕緣膜161來抽出至矽基板101的通道形成區域106。此時，就以往的裝置而言，因為必須經由厚的絕緣膜來放出電荷，所以會產生消去電壓大，消去速度慢等的問題(參照圖14 (b))。相對的，若根據本發明，則是以矽基板101的傳導帶的電子位能可比第2絕緣膜(例如，第2絕緣膜112，122，132，142，152)的傳導帶的電子位能更高之方式設定，所以可經由薄的絕緣膜來放出電荷(參照圖14 (e))。因此，就本發明的裝置而言，可縮小消去電壓，可使消去速度形成高速。
MOS型半導體記憶裝置606的資訊寫入、讀出、消去的方法並非被限定，亦可使用與上述相異的方式來進行寫入、讀出及消去。又，亦可不固定第1源極‧汲極104及第2源極‧汲極105，以能夠交替地形成源極或汲極的 方式來賦予機能，而使能夠在1記憶格進行2位元以上的資訊寫入‧讀出，藉此可大容量化。
本實施形態的MOS型半導體記憶裝置606是與第1～第5實施形態的MOS型半導體記憶裝置601~605同樣，相較於以往的MOS型半導體記憶裝置，可為同時實現資料保持特性的提升、寫入動作速度的高速化、低消耗電力化及可靠度提升之良好的半導體記憶裝置。另外，本實施形態的MOS型半導體記憶裝置606可按第1實施形態中說明過的程序來製造。
以上，如有關第1～第6實施形態所述一般，本發明可在記憶格的臨界值會藉由存在於絕緣膜中的電荷而變化的範圍中實施各種的變形使用。例如，可利用FN穿遂現象、熱電子注入現象、熱電洞注入現象、光電效果等的物理現象來進行資訊的寫入、讀出、消去。
其次，再度一邊參照圖14一邊說明有關上述實施形態的MOS型半導體記憶裝置的作用。圖14 (a)~(c)是模式性地顯示以往的MOS型半導體記憶裝置的寫入時、消去時及資料保持狀態的能量座標圖(Energy Diagrams)。又，同圖(d)~(f)是模式性顯示本發明的MOS型半導體記憶裝置的寫入時、消去時及資料保持狀態的能量座標圖。另外，就第1～第6實施形態的MOS型半導體記憶裝置而言，電荷是在第1絕緣膜～第5絕緣膜之間，以某分布來保持，但主要是第3絕緣膜內或以其界面附近為中心的區域為擔任電荷蓄積的中心之部份，因 此基於說明的方便起見，將此部份在圖14中表現成「電荷蓄積區域」。
在矽基板與電荷蓄積區域之間電子移動的機率是與能量障壁EB的大小(亦即能量障壁EB的高度H及寬度T)成反比例。若擴大第1絕緣膜的帶隙，則能量障壁EB的高度H會變高，因此矽基板側與電荷蓄積層側之間的電子移動會被制限。並且，在增厚第1絕緣膜的膜厚時，因為寬度T會變大，所以能量障壁EB也會變大。如此，使第1絕緣膜的膜厚增加，是可效防止被保持於電荷蓄積區域側的電子經由第1絕緣膜來脫出至矽基板側的方法。因此，在MOS型半導體記憶裝置中，為了使電荷保持能力提升，只要擴大第1絕緣膜的帶隙，且增加膜厚，如圖14 (c)所示那樣，擴大第1絕緣膜之能量障壁EB的高度H及寬度T即可。
但，若使第1絕緣膜的膜厚增加，則例如在寫入時利用穿遂效果之由矽基板往電荷蓄積區域的電子注入也會變得難以發生，如圖14 (a)所示，在寫入時必須施加大的寫入電壓。並且，在消去時亦如同圖(b)所示那樣需要大的消去用電壓。為了降低寫入電壓及消去用電壓，雖只要縮小第1絕緣膜的帶隙，且弄薄膜厚即可，但如此一來，能量障壁EB也會變小，因此資料保持特性會降低。
本發明是如上述第1～第6實施形態所示那樣，鄰接於具有大的帶隙之第1絕緣膜及第5絕緣膜，設置具有比該等更小的帶隙之第2及第4絕緣膜。藉由採用如此的能 帶構造，如圖14 (d)所示那樣，在寫入時，電子從矽基板側通過帶隙大的第1絕緣膜來移動至電荷蓄積區域時，能量障壁EB的寬度是相當第1絕緣膜的T1即可，即使在低的寫入電壓，電子的移動照樣會順暢地進行。在消去時，如圖14 (e)所示，電子從電荷蓄積區域側通過至矽基板側時的能量障壁EB的寬度是T1即可，即使在低的消去用電壓，電子的移動照樣會順暢地進行。另外，雖圖示省略，但從電荷蓄積區域經由第5絕緣膜來抽出電子至閘極電極103側時亦同樣。另一方面，如圖14 (f)所示，在電荷蓄積區域保持電子的狀態下，並非僅第1絕緣膜(第5絕緣膜)，亦含第2絕緣膜(第4絕緣膜)會形成能量障壁EB，因此寬度T會變大，即使不增厚第1絕緣膜(第5絕緣膜)的膜厚，還是可防止電荷從電荷蓄積區域脫出，可取得良好的電荷保持特性。
並且，在上述第1～第6實施形態中，是藉由改變絕緣膜的材質來控制帶隙的大小。但，亦可不改變絕緣膜的材質，藉由使電漿處理裝置100的電漿CVD的條件變化來依序積層形成帶隙的大小相異的絕緣膜。亦即，在電漿處理裝置100中，藉由選定形成氮化矽膜時的電漿CVD處理的條件、特別是壓力條件，便可將所形成的氮化矽膜的帶隙控制成所望的大小。根據實験資料來說明此情況。圖15及圖16是表示藉由電漿處理裝置100來實施電漿CVD，形成單膜的氮化矽膜時之氮化矽膜的帶隙與處理壓力的關係。圖15是使用NH3 氣體作為含氮氣體，使用 Si2 H6 氣體作為含矽氣體時的結果，圖16是使用N2 氣體作為含氮氣體，使用Si2 H6 氣體作為含矽氣體時的結果。電漿CVD條件是如以下一般。
[共通條件]
‧處理溫度(載置台)：400℃
‧微波功率：2kW(功率密度1.02W/cm2；每透過板的面積)
[NH3 /Si2 H6 系處理條件]
‧處理壓力；13.3Pa (100mTorr)~133.3Pa (1000 mTorr)
‧Ar氣體流量；200mL/min (sccm)
‧NH3 氣體流量；200mL/min (sccm)
‧Si2 H6 氣體流量；4或8mL/min (sccm)
[N2 /Si2 H6 系處理條件]
‧處理壓力；2.7Pa (20mTorr)~66.7Pa (500mTorr)
‧Ar氣體流量；200mL/min (sccm)
‧N2 氣體流量；200mL/min (sccm)
‧Si2 H6 氣體流量；2、4或8mL/min (sccm)
另外，氮化矽膜的帶隙是使用薄膜特性測定裝置n&k Analyzer(商品名；n&k technology公司製)來計測。
如圖15所示，在使用NH3 /Si2 H6 系的成膜原料氣體的電漿CVD，使處理壓力變化於13.3Pa~133.3Pa的範圍 內的結果，所被成膜的氮化矽膜的帶隙會在約從5.1eV到5.8eV的範圍內變化。亦即，將Si2 H6 流量形成一定，而僅使處理壓力變化，藉此可容易形成具有所望的帶隙之氮化矽膜。此情況，可主要控制處理壓力，因應所需，次要控制Si2 H6 流量。例如，Si2 H6 流量，較理想是3mL/min (sccm)以上40mL/min (sccm)以下的範圍內，更理想是3mL/min (sccm)以上20mL/min (sccm)以下的範圍內。NH3 流量，較理想是50mL/min (sccm)以上1000mL/min (sccm)以下的範圍內，更理想是50mL/min (sccm)以上500mL/min (sccm)以下的範圍內。又，Si2 H6 氣體與NH3 氣體的流量比(Si2 H6 /NH3 )，較理想是0.015以上0.2以下的範圍內，更理想是0.015以上0.1以下的範圍內。
又，如圖16所示，在使用N2 /Si2 H6 系的成膜原料氣體的電漿CVD，使處理壓力變化於2.7Pa~66.7Pa的範圍內的結果，所被成膜的氮化矽膜的帶隙會約在4.9eV以上5.8eV以下的範圍內變化。並且，在處理壓力為2.7Pa或66.7Pa，也可藉由使Si2 H6 氣體的流量變化，來使帶隙的大小變化。此情況，Si2 H6 氣體與N2 氣體的流量比(Si2 H6 /N2 )，較理想是0.01以上0.2以下的範圍內，更理想是0.01以上0.1以下的範圍內。
如以上，藉由控制處理壓力與原料氣體的流量比，可形成具有4.9eV以上的帶隙之氮化矽膜。
另外，為了比較，同樣使處理壓力變化，藉由LPCVD 來形成氮化矽膜，但帶隙是止於4.9eV~5eV及0.1eV的範圍內的變化，就LPCVD而言，帶隙的控制困難。
如以上，在使用電漿處理裝置100的電漿CVD處理中，決定所被成膜的帶隙的大小的主因是處理壓力。因此，藉由使用電漿處理裝置100，其他的條件為一定，僅使處理壓力變化，可容易形成相對性帶隙大的氮化矽膜及小的氮化矽膜。
[形成帶隙大的膜時]
為了擴大成膜的氮化矽膜的帶隙(例如，將帶隙形成5eV~7eV的範圍內)，較理想是以其次所示的條件來進行電漿CVD處理。
當含氮氣體為使用NH3 氣體，含矽氣體為使用Si2 H6 氣體等的氨-矽烷系氣體時，較理想是將處理壓力設於1~1333Pa的範圍內，更理想是設於1~133Pa的範圍內。另外，NH3 氣體對此情況的全氣體流量的流量比率是10~99.99%的範圍內，較理想是90~99.9%的範圍內，Si2 H6 氣體對全氣體流量的流量比率是0.01~90%的範圍內，較理想是0.1~10%的範圍內。此時，Si2 H6 氣體與NH3 氣體的流量比(Si2 H6 氣體流量/NH3 氣體流量)，由增多氮化矽膜的電荷的捕捉量，加快寫入速度及消去速度，且提高電荷的保持性能的觀點來看，較理想是0.015~0.2的範圍內。又，可由稀有氣體的流量為20~2000mL/min (sccm)的範圍內，較理想是20~1000mL/min (sccm)的範 圍內，NH3 氣體的流量為20~3000mL/min (sccm)的範圍內，較理想是20~1000mL/min (sccm)的範圍內，Si2 H6 氣體的流量為0.1~50mL/min (sccm)的範圍內，較理想是0.5~10mL/min (sccm)的範圍內來設定成能夠形成上述流量比率。
又，當含氮氣體為使用N2 氣體，含矽氣體為使用Si2 H6 氣體等的氨-矽烷系氣體時，較理想是將處理壓力設於1~1333Pa的範圍內，更理想是設於1~133Pa的範圍內。另外，N2 氣體對此情況的全氣體流量的流量比率是10~99.99%的範圍內，較理想是90~99.99%的範圍內，Si2 H6 氣體對全氣體流量的流量比率是0.01~90%的範圍內，較理想是0.01~10%的範圍內。此時，Si2 H6 氣體與N2 氣體的流量比(Si2 H6 氣體流量/N2 氣體流量)，由增多氮化矽膜的電荷的捕捉量，加快寫入速度及消去速度，且提高電荷的保持性能的觀點來看，較理想是0.01~0.2的範圍內。又，可由稀有氣體的流量為20~3000mL/min (sccm)的範圍內，較理想是20~1000mL/min (sccm)的範圍內，N2 氣體的流量為50~3000mL/min (sccm)的範圍內，較理想是200~1500mL/min (sccm)的範圍內，Si2 H6 氣體的流量為0.1~50mL/min (sccm)的範圍內，較理想是0.5~5mL/min (sccm)的範圍內來分別設定成能夠形成上述流量比率。
[形成帶隙小的膜時]
為了縮小成膜的氮化矽膜中的帶隙(例如，將帶隙形成2.5~5eV未滿的範圍內)，較理想是以其次所示的條件來進行電漿CVD處理。
當含氮氣體為使用NH3 氣體，含矽氣體為使用Si2 H6 氣體等的氨-矽烷系氣體時，較理想是將處理壓力設於1~1333Pa的範圍內，較理想是設於1~133Pa的範圍內。另外，NH3 氣體對此時的全氣體流量的流量比率是10~99.99%的範圍內，較理想是90~99.9%的範圍內，Si2 H6 氣體對全氣體流量的流量比率是0.001~10%的範圍內，較理想是0.01~10%的範圍內。此時，Si2 H6 氣體與NH3 氣體的流量比(Si2 H6 氣體流量/NH3 氣體流量)，由增多氮化矽膜的電荷的捕捉量，加快寫入速度及消去速度，且提高電荷的保持性能的觀點來看，較理想是0.015~0.2的範圍內。又，可由稀有氣體的流量為20~2000mL/min (sccm)的範圍內，較理想是200~1000mL/min (sccm)的範圍內，NH3 氣體的流量為20~1000mL/min (sccm)的範圍內，較理想是200~800mL/min (sccm)的範圍內，Si2 H6 氣體的流量為0.5~50mL/min (sccm)的範圍內，較理想是0.5~10mL/min (sccm)的範圍內來分別設定成能夠形成上述流量比率。
又，當含氮氣體為使用N2 氣體，含矽氣體為使用Si2 H6 氣體等的氨-矽烷系氣體時，較理想是將處理壓力設於1~1333Pa的範圍內，更理想是設於1~133Pa的範圍內。另外，N2 氣體對此情況的全氣體流量的流量比率是 10~99.99%的範圍內，較理想是90~99.9%的範圍內，Si2 H6 氣體對全氣體流量的流量比率是0.01~90%的範圍內，較理想是0.1~10%的範圍內。此時，Si2 H6 氣體與N2 氣體的流量比(Si2 H6 氣體流量/N2 氣體流量)，由增多氮化矽膜的電荷的捕捉量，加快寫入速度及消去速度，且提高電荷的保持性能的觀點來看，較理想是0.01~0.2的範圍內。又，可由稀有氣體的流量為20~3000mL/min (sccm)的範圍內，較理想是200~1000mL/min (sccm)的範圍內，N2氣體的流量為20~3000mL/min (sccm)的範圍內，較理想是200~2000mL/min (sccm)的範圍內，Si2 H6 氣體的流量是0.5~50mL/min (sccm)的範圍內，較理想是0.5~10mL/min (sccm)的範圍內來分別設定成能夠形成上述流量比率。
又，上述任何的情況，電漿CVD處理的處理溫度皆是將載置台2的溫度加熱至300℃~800℃以上，較理想是400~600℃。
藉由使用擴大上述帶隙時的處理條件、及縮小帶隙時的處理條件來交替地進行電漿CVD處理，可使帶隙相異的氮化矽膜交替地堆積。特別是可只藉由處理壓力來容易控制帶隙的大小，因此在形成具有相異的帶隙之氮化矽膜的積層體時可形成連續性的成膜，極有利提升製程效率。
又，可只藉由處理壓力的調節來容易調整氮化矽膜的帶隙，因此可簡單地製造各式各樣的帶隙構造的絕緣膜積層體。因此，可良好地適用於供以製造同時兼備良好的較 佳的資料保持特性、高速的資料重寫性能、低消耗電力的動作性能、及高可靠度之MOS型半導體記憶裝置的製程。
其次，舉形成本發明的第1實施形態的MOS型半導體記憶裝置601的絕緣膜積層體102b時為例來說明有關電漿CVD處理。
其次，舉製造MOS型半導體記憶裝置601(參照圖1)的絕緣膜積層體102a時為例來說明有關使壓力條件變化而進行的MOS型半導體記憶裝置的製造方法。在此，舉代表性的程序之一例進行說明。另外，由於第1絕緣膜111及第5絕緣膜115的形成是如第1實施形態所說明那樣，因此在此省略說明。
在第1絕緣膜111上，使用電漿處理裝置100，藉由電漿CVD法來依序形成第2絕緣膜112、第3絕緣膜113及第4絕緣膜114。在形成第2絕緣膜112時，以相較於第1絕緣膜111帶隙變小的處理條件來進行電漿CVD。在形成第3絕緣膜113時，以相較於第2絕緣膜112帶隙會變小的處理條件來進行電漿CVD。在形成第4絕緣膜114時，以相較於第3絕緣膜113帶隙會變大的處理條件來進行電漿CVD。在圖1所示的例子是以第2絕緣膜112與第4絕緣膜114的帶隙大小能夠形成相同的方式，在同電漿CVD條件下進行絕緣膜的成膜。但，第2絕緣膜112及第4絕緣膜114的帶隙112a，114a亦為相異。各膜的帶隙的大小是如上述般，可藉由使矽烷系氣體的流量形成一定，僅使電漿CVD處理的壓力條件變化來容易控制。
以上那樣的壓力控制之絕緣膜積層體的連續形成，例如第2實施形態～第6實施形態的MOS型半導體記憶裝置的製造亦可同樣適用。
並且，在使用電漿處理裝置100來進行電漿CVD時，在形成1層的絕緣膜的途中，可使電漿CVD的處理壓力慢慢地變化。例如，在製作第1實施形態的圖1的MOS型半導體記憶裝置601的過程中，形成第3絕緣膜113時，例如圖15所示，使矽烷系氣體的流量形成一定，一點一點階段性地使處理壓力上昇或下降，或，例如圖16所示，使處理壓力形成一定，慢慢地使矽烷系氣體的流量增減，藉此可形成持有例如圖17所示那樣的能帶構造之MOS型半導體記憶裝置。此情況，較理想在各處理壓力階段或各處理氣體流量階段所成膜的氮化矽膜的膜厚能夠形成相同。圖17是顯示在形成第3絕緣膜113的過程中，以帶隙113a能夠一點一點地變大的方式，使處理壓力變化的例子。另外，與圖17相反的，亦可在形成第3絕緣膜113的過程中，使帶隙113a一點一點地變小。
[記憶格陣列的構成例]
其次，參照圖18～圖27來說明有關可適用本發明的MOS型半導體記憶裝置的非揮發性記憶體(快閃記憶體)的記憶格陣列的構成。藉由將記載於上述第1～第6實施形態的MOS型半導體記憶裝置配置成行列狀，可形成記憶格陣列。記憶格陣列的構造並非特別加以限定者，例 如可採用NOR型、NAND型等。
圖18是表示串連具有本發明的實施形態的MOS型半導體記憶裝置的記憶格之NAND型的記憶格陣列701的構成例。圖19是圖18的A-A線的剖面圖。又，圖20是圖18所示之記憶格陣列701的等效電路圖。
在本實施形態，如圖18所示，4個的記憶格211~214直列且隣接於各位元線BL1，BL2…的記憶格會以共有源極擴散層及汲極擴散層的形式來連接。更多數配列如此串連的記憶格來構成NAND型的記憶格陣列701。
如圖19所示的剖面構造，在n型矽基板201形成有p阱202，在該p阱202上直列地配列有記憶格211~214。在所被配列的4個記憶格211~214的一方端設有選擇閘極電極221，在另一方的端設有選擇閘極電極222。設於p阱202的n型擴散層250是形成各記憶格211~214的源極、汲極。另外，各記憶格211~214亦可形成於p型矽基板或p型矽層。
各記憶格211~214是具有：形成於p阱202上的第1絕緣膜231、及形成於第1絕緣膜231上的第2絕緣膜232、及形成於第2絕緣膜232上的第3絕緣膜233、及形成於第3絕緣膜233上的第4絕緣膜234、及形成於第4絕緣膜234上的第5絕緣膜235、及形成於第5絕緣膜235上的閘極電極240。
各記憶格211~214是藉由例如以CVD法等的方法來使堆積的絕緣膜260所覆蓋，在其上設有形成位元線( BL1，BL2…)之Al等的金屬製的配線270。配線270是以接觸部271來連接至n型擴散層250。
記憶格陣列701的一端的汲極側是經由選擇閘極221來連接至位元線BL1，BL2…，另一端的源極側是經由選擇閘極222來連接至共通源極線(接地線)280。各記憶格的閘極電極240是被配設於與位元線BL1，BL2…交叉的方向來構成字元線(WL1，WL2，WL3，WL4)。
另外，在圖19雖是顯示具有第1～第5絕緣膜231~235及閘極電極240的積層構造，但各記憶格211~214的構成可與上述第1～第6實施形態的MOS型半導體記憶裝置601~606形成同樣。亦即，例如可將本實施形態的第1～第5絕緣膜231~235構成與第1～第4實施形態的MOS型半導體記憶裝置601~604的絕緣膜積層體102a~102d同樣，或如第5實施形態的MOS型半導體記憶裝置605的絕緣膜積層體102e那樣，為具有更多的絕緣膜之構成。並且，在本實施形態中，亦可如第6實施形態的MOS型半導體裝置606那樣，採用在上下具有閘極電極的構成。
又，本實施形態是以4個的記憶格作為1個單位，由多數的單位來構成記憶格陣列701。但，亦可以更多數的記憶格作為1單位，形成記憶格陣列701。
圖21～圖23是表示並聯本發明的實施形態的MOS型半導體記憶裝置之NOR型的記憶格陣列的構成例。圖21是NOR型的記憶格陣列702的平面圖，圖22是表示圖21的B-B線的剖面圖。並且，圖23是圖21的記憶格陣 列702的等效電路圖。
就本實施形態而言，並聯至位元線BL1，BL2…的記憶格311，312…，321，322…是被配列成多數矩陣狀，而構成NOR型的記憶格陣列702。
如圖22所示的剖面構造，在n型矽基板301形成有p阱302，在該p阱302上形成有記憶格311，312…，321，322…。各記憶格是具有：形成於p阱302上的第1絕緣膜331、及形成於第1絕緣膜331上的第2絕緣膜332、及形成於第2絕緣膜332上的第3絕緣膜333、及形成於第3絕緣膜333上的第4絕緣膜334、及形成於第4絕緣膜334上的第5絕緣膜335、及形成於第5絕緣膜335上的閘極電極340。設於p阱302的n型擴散層350是形成各記憶格的源極、汲極。另外，各記憶格亦可形成於p型矽基板或p型矽層。
各記憶格是藉由例如以CVD法等的方法來使堆積的絕緣膜360所覆蓋，在其上設有Al等的金屬製的配線370。配線370是以接觸部371來連接至n型擴散層350。各記憶格311，312…，321，322…的閘極電極340是與配設於和位元線BL1，BL2…交叉的方向之字元線WL1，WL2…連接。
另外，圖22是表示具有第1～第5絕緣膜331~335與閘極電極340的積層構造之MOS型記憶體構造，但各記憶格311，312…，321，322…的構成可形成與上述第1～第6實施形態的MOS型半導體記憶裝置601~606同樣。 亦即，例如可將本實施形態的第1～第5絕緣膜331~335構成與第1～第4實施形態的MOS型半導體記憶裝置601~604的絕緣膜積層體102a~102d同樣，或如第5實施形態的MOS型半導體記憶裝置605的絕緣膜積層體102e那樣，可為具有更多的絕緣膜之構成。並且，在本實施形態中，亦可如第6實施形態的MOS型半導體裝置606那樣，採用在上下具有閘極電極的構成。
[縱型記憶格的構成例]
亦可使用本發明的MOS型半導體記憶裝置來構成縱型構造的半導體記憶格。圖24是縱型記憶格的平面圖，圖25是圖24的C-C線的剖面圖。另外，在圖24是顯示4個的縱型記憶格400。
在本實施形態是使用第1導電型(例如p型)的矽基板401。在矽基板401配列有藉由格子狀的溝402來分離的複數個矽柱403。各縱型記憶格400是將各矽柱403形成於中心。亦即，以能夠包圍p型矽柱403的周圍之方式，經由第1絕緣膜411來依序形成第2絕緣膜412、第3絕緣膜413、第4絕緣膜414及第5絕緣膜415，更在其外側形成閘極電極420。然後，以能夠覆蓋各縱型記憶格400的方式，在溝402中以所定的厚度來形成絕緣膜404。另外，矽柱403亦可形成於半導體基板內所被形成的p阱或p型矽層。
並且，在各p型矽柱403的上部形成有作為第2導電 型的n型擴散層的汲極431。而且，在p型矽柱403的下方形成有n型擴散層的源極432。如此，縱型記憶格400是形成MOSFET構造。
在本實施形態中，閘極電極420是連接至未圖示的字元線。縱型記憶格400是藉由絕緣膜404來覆蓋，在其上設有共通連接記憶格的汲極431之成為位元線BL的Al等的金屬配線440。金屬配線440是延伸於與字元線(圖示省略)交叉的方向，在接觸部441中連接至汲極431。
在本實施形態的縱型記憶格400是經由未圖示的選擇字元線來對閘極電極420施加正的電壓，對選擇位元線BL施加0V，藉此在所被選擇的縱型記憶格400中從矽基板401的矽柱403藉由穿遂現象來將電子注入絕緣膜積層體，進行資料的寫入。被寫入資料的狀態的縱型記憶格400因為臨界值電壓會變化，所以讀出是可對字元線施加所定的讀出電壓，以電流是否流至縱型記憶格來判斷資料的有無(「0」或「1」)。
另外，在本實施形態的各縱型記憶格400中，第1～第5絕緣膜411~415及閘極電極420可以能夠包圍矽柱403的側壁之方式形成，或形成於矽柱403的側壁的一部份。
並且，在本實施形態中形成蓄積電荷的區域之絕緣膜積層體(第1～第5絕緣膜411~415)，例如亦可形成將第1～第4實施形態的MOS型半導體記憶裝置601~604的絕緣膜積層體102a~102d的積層方向橫向配置的構造，或如第5實施形態的MOS型半導體記憶裝置605那樣，亦可 為將具有更多的絕緣膜的絕緣膜積層體102e的積層方向橫向配置的構成。並且，在本實施形態中，亦可如第6實施形態的MOS型半導體裝置606那樣，設置二層的閘極電極，將該等積層於橫方向的構成。
[積層型記憶格陣列的構成例]
藉由對半導體基板在垂直方向積層適用本發明的MOS型半導體記憶裝置之縱型構造的半導體記憶格，亦可形成積層型記憶格陣列。圖26是積層縱型記憶格的積層型記憶格陣列703的平面圖，圖27是其D-D線的剖面圖。另外，在圖26是顯示4個的積層型記憶格陣列703。
如圖27所示，本實施形態的積層型記憶格陣列703是使用第1導電型(例如p型)的矽基板501。在矽基板501中配列有藉由格子狀的溝502所被分離的複數個矽柱503，以各矽柱503為中心，各個縱型記憶格500會被縱向配列複數段(就圖27而言是僅圖示2段)，而形成積層型記憶格陣列703。在被形成於矽基板501的溝502中，以能夠覆蓋縱型記憶格500的方式來形成所定厚度的絕緣膜504。另外，矽柱503亦可形成於半導體基板內所被形成的p阱或p型矽層。
各縱型記憶格500是以能夠包圍矽柱503的周圍之方式形成。亦即，縱型記憶格500是具有：在矽柱503的側方依序形成有第1絕緣膜511、第2絕緣膜512、第3絕緣膜513、第4絕緣膜514及第5絕緣膜515，更在其外 側形成有閘極電極520之積層構造。在矽柱503的上部及下部的側方，分別隔著絕緣膜505來設置選擇閘極521，522。並且，在矽柱503的上部形成有成為汲極的第2導電型的n型擴散層531。在矽柱503的側部，設置複數個串連隣接的縱型記憶格500彼此間之成為源極、汲極的n型擴散層532，更在矽柱503的下方形成有n型擴散層533，作為共通於各縱型記憶格500的源極。如此，縱型記憶格500是成為MOSFET構造。另外，亦可不設n型擴散層532，作為本實施形態的變形例。
如此，本實施形態的積層型記憶格陣列703是以形成於矽基板501上的一個矽柱503在垂直方向上串連複數的縱型記憶格500之構造。縱型記憶格500的閘極電極520是連續地設置於行方向，而形成字元線(圖示省略)。並且，在覆蓋縱型記憶格500的絕緣膜504上，設有共通連接縱型記憶格500的汲極531之成為位元線BL的Al等的金屬配線540。金屬配線540是延伸於與字元線交叉的方向，在接觸部541連接至汲極531。然後，汲極側是經由選擇閘極521來連接至位元線BL，源極側是經由選擇閘極522來連接至共通源極線(n型擴散層533)。此積層型記憶格陣列703的等效電路圖是與圖18所示的NAND型記憶格陣列同樣。
另外，在各縱型記憶格500中，第1～第5絕緣膜511~515及閘極電極520是以能夠包圍矽柱503的側壁之方式形成，亦可形成於矽柱503的側壁之一部份。
並且，在各縱型記憶格500中，成為蓄積電荷的區域之絕緣膜積層體(第1～第5絕緣膜511~515)，例如可配置成第1～第4實施形態的MOS型半導體記憶裝置601~604的絕緣膜積層體102a~102d的積層方向形成橫向的構造，或如第5實施形態的MOS型半導體記憶裝置605那樣，亦可為將具有更多的絕緣膜之絕緣膜積層體102e配置成積層方向形成橫向的構成。並且，在本實施形態中，亦可如第6實施形態的MOS型半導體裝置606那樣，設置二層的閘極電極，將該等積層於橫方向的構成。
以上，敘述本發明的實施形態，但本發明並非限於上述實施形態，亦可實施各種的變形。例如，就以上所舉的各實施形態而言，雖是舉n通道型的MOS型半導體記憶裝置為例，但是在p通道型的半導體記憶裝置時，只要使雜質導電型形成相反即可。
1‧‧‧反應室(處理室)
1a‧‧‧底壁
1b‧‧‧側壁
2‧‧‧載置台
3‧‧‧支持構件
4‧‧‧覆蓋物
5‧‧‧加熱器
5a‧‧‧加熱器電源
6‧‧‧熱電偶(TC)
10‧‧‧開口部
11‧‧‧排氣室
12‧‧‧排氣管
14‧‧‧氣體導入部
15‧‧‧氣體導入部
16‧‧‧搬出入口
17‧‧‧閘閥
18‧‧‧氣體供給機構
19a‧‧‧含氮氣體(含N氣體)供給源
19b‧‧‧含矽氣體(含Si氣體)供給源
19c‧‧‧惰性氣體供給源
20‧‧‧氣體線路
21‧‧‧質量流控制器
22‧‧‧開閉閥
24‧‧‧排氣裝置
27‧‧‧微波導入機構
28‧‧‧透過板
31‧‧‧平面天線構件
33‧‧‧慢波材
34‧‧‧屏蔽蓋體
37‧‧‧導波管
38‧‧‧匹配電路
39‧‧‧微波發生裝置
50‧‧‧控制部
100‧‧‧電漿處理裝置
101‧‧‧矽基板
102a，102b，102c，102d，102e，102f‧‧‧絕緣膜積層體
103‧‧‧閘極電極
104‧‧‧第1源極‧汲極
105‧‧‧第2源極‧汲極
106‧‧‧通道形成區域
111‧‧‧第1絕緣膜
112‧‧‧第2絕緣膜
113‧‧‧第3絕緣膜
114‧‧‧第4絕緣膜
115‧‧‧第5絕緣膜
111a~115a‧‧‧帶隙
121‧‧‧第1絕緣膜
122‧‧‧第2絕緣膜
123‧‧‧第3絕緣膜
124‧‧‧第4絕緣膜
125‧‧‧第5絕緣膜
121a~125a‧‧‧帶隙
131‧‧‧第1絕緣膜
132‧‧‧第2絕緣膜
133‧‧‧第3絕緣膜
134‧‧‧第4絕緣膜
135‧‧‧第5絕緣膜
132a，133a，134a‧‧‧帶隙
141‧‧‧第1絕緣膜
142‧‧‧第2絕緣膜
143‧‧‧第3絕緣膜
144‧‧‧第4絕緣膜
145‧‧‧第5絕緣膜
151‧‧‧第1絕緣膜
152‧‧‧第2絕緣膜
153‧‧‧第3絕緣膜
154‧‧‧第4絕緣膜
155‧‧‧第5絕緣膜
156‧‧‧間隔件絕緣膜
152a，153a，154a，156a‧‧‧帶隙
161‧‧‧絕緣膜
162‧‧‧第1閘極電極
201‧‧‧n型矽基板
202‧‧‧p阱
211~214‧‧‧記憶格
221‧‧‧選擇閘極電極
222‧‧‧選擇閘極電極
231‧‧‧第1絕緣膜
232‧‧‧第2絕緣膜
233‧‧‧第3絕緣膜
234‧‧‧第4絕緣膜
235‧‧‧第5絕緣膜
240‧‧‧閘極電極
250‧‧‧n型擴散層
270‧‧‧配線
271‧‧‧接觸部
280‧‧‧共通源極線(接地線)
302‧‧‧p阱
331‧‧‧第1絕緣膜
332‧‧‧第2絕緣膜
333‧‧‧第3絕緣膜
334‧‧‧第4絕緣膜
335‧‧‧第5絕緣膜
340‧‧‧閘極電極
370‧‧‧配線
371‧‧‧接觸部
400‧‧‧縱型記憶格
401‧‧‧矽基板
402‧‧‧溝
403‧‧‧矽柱
404‧‧‧絕緣膜
411‧‧‧第1絕緣膜
412‧‧‧第2絕緣膜
413‧‧‧第3絕緣膜
414‧‧‧第4絕緣膜
415‧‧‧第5絕緣膜
420‧‧‧閘極電極
431‧‧‧汲極
440‧‧‧金屬配線
441‧‧‧接觸部
500‧‧‧縱型記憶格
501‧‧‧矽基板
502‧‧‧溝
503‧‧‧矽柱
504‧‧‧絕緣膜
511‧‧‧第1絕緣膜
512‧‧‧第2絕緣膜
513‧‧‧第3絕緣膜
514‧‧‧第4絕緣膜
515‧‧‧第5絕緣膜
520‧‧‧閘極電極
521，522‧‧‧選擇閘極
533‧‧‧n型擴散層
601，602，603，604，605，606‧‧‧MOS型半導體記憶裝置
701，702，703‧‧‧記憶格陣列
W‧‧‧晶圓
圖1是表示本發明的第1實施形態的MOS型半導體記憶裝置的概略構成說明圖。
圖2是圖1所示之MOS型半導體記憶裝置的能帶圖。
圖3是表示適於絕緣膜的形成之電漿處理裝置的一例概略剖面圖。
圖4是表示本發明的第2實施形態的MOS型半導體記憶裝置的概略構成說明圖。
圖5是圖4所示之MOS型半導體記憶裝置的能帶圖。
圖6是表示本發明的第3實施形態的MOS型半導體記憶裝置的概略構成說明圖。
圖7是圖6所示之MOS型半導體記憶裝置的能帶圖。
圖8是表示本發明的第4實施形態的MOS型半導體記憶裝置的概略構成說明圖。
圖9是表示圖8所示之MOS型半導體記憶裝置的能帶圖。
圖10是表示本發明的第5實施形態的MOS型半導體記憶裝置的概略構成說明圖。
圖11是圖10所示之MOS型半導體記憶裝置的能帶圖。
圖12是圖10所示之MOS型半導體記憶裝置的別例的能帶圖。
圖13是表示本發明的第6實施形態的MOS型半導體記憶裝置的概略構成說明圖。
圖14 (a)是表示以往技術的能量座標圖之一例圖。
圖14 (b)是表示以往技術的能量座標圖之一例圖。
圖14 (c)是表示以往技術的能量座標圖之一例圖。
圖14 (d)是表示本發明的能量座標圖之一例圖。
圖14 (e)是表示本發明的能量座標圖之一例圖。
圖14 (f)是表示本發明的能量座標圖之一例圖。
圖15是表示使用氨作為成膜原料氣體之電漿CVD的處理壓力與帶隙的關係之曲線圖面。
圖16是表示使用氮作為成膜原料氣體之電漿CVD的處理壓力與帶隙的關係之曲線圖面。
圖17是表示圖1所示之MOS型半導體記憶裝置的變形例的能帶圖。
圖18是可適用本發明的MOS型半導體記憶裝置之NAND型記憶格陣列的平面圖。
圖19是表示圖18的A-A線的剖面圖。
圖20是圖18所示之記憶格陣列的等效電路圖。
圖21是可適用本發明的MOS型半導體記憶裝置之NOR型記憶格陣列的平面圖。
圖22是圖21的B-B線的剖面圖。
圖23是圖21所示之記憶格陣列的等效電路圖。
圖24是可適用本發明的MOS型半導體記憶裝置之縱型記憶格陣列的平面圖。
圖25是圖24的C-C線的剖面圖。
圖26是可適用本發明的MOS型半導體記憶裝置之積層型記憶格陣列的平面圖。
圖27是圖26的D-D線的剖面圖。
101a‧‧‧帶隙
103a‧‧‧帶隙
111a~115a‧‧‧帶隙

Claims (19)

  1. 一種MOS型半導體記憶裝置，其包括在半導體層和閘極電極之間的絕緣膜積層體作為蓄積電荷的區域，其係藉由積層複數的絕緣膜而構成，其中該絕緣膜積層體包括最接近該半導體層的第1絕緣膜、最接近該閘極電極的第5絕緣膜、和夾在該第1和第5絕緣膜之間的至少第2、第3、及第4絕緣膜，其中該第1和第5絕緣膜之各者具有比該第2、第3、及第4絕緣膜大的帶隙，且該第3絕緣膜具有比該第2和第4絕緣膜大的帶隙。
  2. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該絕緣膜積層體係藉由在該第1和第5絕緣膜之間重複地形成包含該第2、3、4絕緣膜之中間積層體而構成。
  3. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該第1絕緣膜係形成與該半導體層接觸。
  4. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該絕緣膜積層體係形成在該半導體層上，其係藉由在它們之間加入形成在該半導體層(101)上之另外的絕緣膜(161)及形成在該另外的絕緣膜(161)上的第1閘極電極(162)。
  5. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該第1和第5絕緣膜各為氧化矽膜，且該第2、第3、第4絕緣膜各為氮化矽膜、氮氧化矽膜或金屬氧化膜。
  6. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該第3絕緣膜具有一能帶構造使得，當從遠離該半導體層且朝向該閘極電極的膜厚方向上觀看時，該第3絕緣膜的帶隙在或靠近與該第2絕緣膜之介面處及在或靠近與該第4絕緣膜之介面處為小的，且朝向該第3絕緣膜之中央增加。
  7. 如申請專利範圍第6項之MOS型半導體記憶裝置，其中該第3絕緣膜為氮氧化矽膜且具有一氧濃度分布使得，當從遠離該半導體層且朝向該閘極電極的膜厚方向上觀看時，該第3絕緣膜中的氧對氮的組成比係在或靠近與該第2絕緣膜之介面處及在或靠近與該第4絕緣膜之介面處為小的，且朝向該第3絕緣膜之中央增加。
  8. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該第3絕緣膜具有一能帶構造使得，當從遠離該半導體層且朝向該閘極電極的膜厚方向上觀看時，該第3絕緣膜的帶隙在或靠近與該第2絕緣膜之介面處及在或靠近與該第4絕緣膜之介面處為大的，且朝向該第3絕緣膜之中央增加。
  9. 如申請專利範圍第8項之MOS型半導體記憶裝置，其中該第3絕緣膜為氮化矽膜且具有一氮濃度分布使得，當從遠離該半導體層且朝向該閘極電極的膜厚方向上觀看時，該第3絕緣膜中的氮對矽的組成比係在或靠近與該第2絕緣膜之介面處及在或靠近與該第4絕緣膜之介面處為小的，且朝向該第3絕緣膜之中央增加。
  10. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該第2和該第4絕緣膜之各者的厚度比該第3絕緣膜之厚度小。
  11. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該第1和該第5絕緣膜各具有0.5nm以下20nm以上的厚度。
  12. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該半導體層之傳導帶中的電子位能相較於該第2絕緣膜之傳導帶中的電子位能，在資料寫入時較高，在資料讀取及資料保持時較低。
  13. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該半導體層為柱狀矽層，且包含該絕緣膜積層體和該閘極電極的縱型積層構造被設置在該柱狀矽層側方。
  14. 如申請專利範圍第1項之MOS型半導體記憶裝置，其中該第3絕緣膜具有一能帶構造使得，該第3絕緣膜之能量帶隙在遠離該半導體層且朝向該閘極電極的膜厚方向上增加。
  15. 一種NAND型記憶格陣列，包含：串聯配置的複數個記憶格，各個記憶格由一MOS型半導體記憶裝置構成，其中該MOS型半導體記憶裝置包括，在半導體層和閘極電極之間的絕緣膜積層體作為蓄積電荷的區域，其係藉由積層複數的絕緣膜而構成，該絕緣膜積層體包括最接近該半導體層的第1絕緣膜、最接近該閘極電極的第5絕緣膜、和夾在該第1和第5絕緣膜之間的至少第2、第 3、及第4絕緣膜，且該第1和第5絕緣膜之各者具有比該第2、第3、及第4絕緣膜大的帶隙，且該第3絕緣膜具有比該第2和第4絕緣膜大的帶隙。
  16. 一種NOR型記憶格陣列，包含：平行配置的複數個記憶格，各個記憶格由一MOS型半導體記憶裝置構成，其中該MOS型半導體記憶裝置包括，在半導體層和閘極電極之間的絕緣膜積層體作為蓄積電荷的區域，其係藉由積層複數的絕緣膜而構成，該絕緣膜積層體包括最接近該半導體層的第1絕緣膜、最接近該閘極電極的第5絕緣膜、和夾在該第1和第5絕緣膜之間的至少第2、第3、及第4絕緣膜，且該第1和第5絕緣膜之各者具有比該第2、第3、及第4絕緣膜大的帶隙，且該第3絕緣膜具有比該第2和第4絕緣膜大的帶隙。
  17. 一種MOS型半導體記憶裝置，其包括在半導體層和閘極電極之間的絕緣膜積層體作為蓄積電荷的區域，其係藉由積層複數的絕緣膜而構成，其中該絕緣膜積層體包括最接近該半導體層的第1絕緣膜、最接近該閘極電極的第5絕緣膜、和夾在該第1和第5絕緣膜之間的至少第2、第3、及第4絕緣膜，其中該第1和第5絕緣膜之各者具有比該第2、第3、及第4絕緣膜大的帶隙，且該第3絕緣膜具有比該第2和第4絕緣膜小的帶隙，及其中該絕緣膜積層體係藉由在該第1和第5絕緣膜之間重複地形成包含該第2、3、4絕緣膜之中間積層體而構成。
  18. 如申請專利範圍第17項之MOS型半導體記憶裝 置，其中該第3絕緣膜具有一能帶構造使得，該第3絕緣膜之能量帶隙在遠離該半導體層且朝向該閘極電極的膜厚方向上增加。
  19. 一種MOS型半導體記憶裝置，其包括在半導體層和閘極電極之間的絕緣膜積層體作為蓄積電荷的區域，其係藉由積層複數的絕緣膜而構成，其中該絕緣膜積層體包括最接近該半導體層的第1絕緣膜、最接近該閘極電極的第5絕緣膜、和夾在該第1和第5絕緣膜之間的至少兩個絕緣膜，且該第1和第5絕緣膜之各者具有比該至少兩個絕緣膜大的帶隙，且其中該半導體層為柱狀矽層，且包含該絕緣膜積層體和該閘極電極的縱型積層構造被設置在該柱狀矽層側方。
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