TWI452957B - 多層電路基板結構及其佈線方法 - Google Patents

Description

多層電路基板結構及其佈線方法

本發明係有關於一種多層電路基板，尤指一種具匯流排之多層電路基板結構及其佈線方法。

近年來，隨著電子產品之小型化、輕量化及高機能化，於是搭載電子零件的電路基板即由單面佈線基板演變成為多層佈線基板，且進行可將更多電路集成於佈線基板上之高密度多層電路基板結構之開發。

在電路系統中，不同的電子裝置間會以匯流排來互相交換資訊，舉例來說，主控晶片會經由匯流排向附屬晶片組發送訊息，或是接收由附屬晶片組所傳遞的訊息，以使各電子裝置間能夠協調運作，並進一步將各自的功能進行整合，以達成電子系統的整體功能。

習知的多層電路基板結構中，匯流排的電路佈局通常係利用設置在主控晶片及各附屬晶片一側的區間調整匯流排中整體傳輸線的長度以滿足電路時序的要求，當調整任一區間的傳輸線時，亦必須同時調整其他區間的傳輸線。故這樣的作業方式往往造成佈線的複雜度高，且較耗費時間及材料成本，並可能導致電子產品的效能不穩定。

此外，根據電路設計的電氣特性需求，匯流排中的多條傳輸線需佈設於一電路基板的完整金屬參考面上，以四層電路基板為例，多條傳輸線只能分別設於第一、三層或第二、四層，以避免傳輸線上的訊號受到干擾或破壞，進而導致電子產品的效能衰減，因此為確保電子產品的效能，習知的佈線方式必須使用到較多層數電路基板結構。

緣是，本發明人有感於上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。

為了能夠減少匯流排之佈線面積，本發明提供一種多層電路基板結構及其佈線方法，特別是只需要調整一延遲線調整區內的傳輸線，進而降低線路佈局的複雜度及減少作業的時間。

本發明提供一種多層電路基板結構，其中每一電路基板上設有多數個貫孔，用於提供該些電路基板之間的電性導通，所述多層電路基板結構包括一主控單元、一延遲線調整區、至少一分歧區、至少二附屬單元及一匯流排，該延遲線調整區設置於該主控單元與該分歧區之間，且該至少一分歧區包含有多數個中央節點；該至少二附屬單元設置於該分歧區的二側且對稱該些中央節點。

再者，該匯流排具有多數條第一傳輸線、多數條第二傳輸線及多數條第三傳輸線，其中，該些第一傳輸線自該主控單元延伸通過該延遲線調整區連接該些中央節點，該些第二傳輸線及該些第三傳輸線分別自該至少二附屬單元連接至該些中央節點，且該些第二傳輸線與該些第三傳輸線的長度大致相等。

本發明另提供一種多層電路基板結構之佈線方法，其包括以下之步驟：首先，在一主控單元的一側設置一延遲線調整區，且該延遲線調整區位於該主控單元與一分歧區之間，以及將至少二附屬單元對稱設置在一分歧區的二側；接著，將多數條傳輸線分別自每一附屬單元以一滿足設計需求之最短路徑連接至該分歧區內的多數個中央節點，其中該些中央節點大致呈一條狀分佈；隨後，將多數條傳輸線分別自該些中央節點連接至該主控單元；最後，於該延遲線調整區內進行延遲線佈局以將各傳輸線的長度調整至可容許的誤差範圍內。

綜上所述，本發明之多層電路基板結構中，主控單元與每一附屬單元之間的所有傳輸線的長度大致相等，因此主控單元與每一附屬單元之間的通道電氣特性亦大致相同，以確保匯流排之訊號完整度及訊號的時序要求，降低誤碼的機率。

又，本發明之佈線方法只需要在延遲線調整區內繞線，以調整各附屬單元與主控單元之間的傳輸路徑長度，因此可大幅減少佈線的複雜度及時間。再者，本發明之佈線方法可提升多層電路基板結構中每一電路基板之空間的利用率，因此能夠使用較少層數的電路基板。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

請參閱圖1，其顯示本發明多層電路基板結構之較佳實施例之示意圖，所述多層電路基板結構1包括一主控單元10、一延遲線調整區20、至少一分歧區30、至少二附屬單元40及一匯流排50，舉例來說，主控單元10可以為一主控晶片，附屬單元40可以為附屬晶片或DDR系列的記憶體，但此僅為一實施例，本發明並不以此為限，舉凡自一單元傳輸資訊至複數個單元者，均為本發明可應用之範疇。

其中，該延遲線調整區20設置在主控單元10與分歧區30之間，至少一分歧區30包含有多數個中央節點31，至少二附屬單元40分別設置在分歧區30的二側並對稱於中央節點31。

匯流排50具有多數條第一傳輸線51、第二傳輸線52及第三傳輸線53，其中，第一傳輸線51自該主控單元10延伸通過延遲線調整區20，並分別由分歧區30的二側連接到中央節點31，第二傳輸線52及該些第三傳輸線53則分別自該至每一附屬單元40連接到中央節點31。

復參閱圖1，首先必須提及，本發明之多層電路基板結構1中疊構有複數層電路基板(圖未示)，但疊構的層數並不限定，每一電路基板具有完整的金屬面(圖未示)，以滿足鄰近的電路基板走線所需，且每一電路基板上還設置有多數個貫孔，以提供複數層電路基板之間的電性導通。具體而言，電路基板可以是一玻璃纖維基板、一陶瓷基板、一金屬氧化基板等介電材料基板，但不以此為限，第一傳輸線51、第二傳輸線52及第三傳輸線53可以是銅線路、銀線路或任何導電材料。

在本具體實施例中，多層電路基板結構1包含有四層 電路基板，另外，為使能更為了解本發明之多層電路基板結構1的技術特徵，因此將匯流排50之多數條第一傳輸線51分別以51a、51b、51c、51d標示，將多數條第二傳輸線52分別以52a、52b、52c、52d標示，將多數條第三傳輸線53分別以53a、53b、53c、53d標示。

更詳細地說，第一傳輸線51a、51b係由分歧區30的左側連接到分歧區30內的中央節點31，第一傳輸線51c、51d係由分歧區30的右側連接到分歧區30內的中央節點31，第一傳輸線51a、51b及第一傳輸線51c、51d可採不同層進行佈線，以提升每一電路基板上的面積利用效率，例如第一傳輸線51a、51b係佈設於多層電路基板結構1中的第一層，第一傳輸線51c、51d則佈設於多層電路基板結構1中的第四層，再者，第二傳輸線52a、52b、52c、52d皆佈設在多層電路基板結構1中的第三層，而第三傳輸線53a、53b、53c、53d皆佈設在多層電路基板結構1中的第二層，如此鄰近於第一傳輸線51a、51b、第一傳輸線51c、51d、第二傳輸線52a、52b、52c、52d及第三傳輸線53a、53b、53c、53d之電路基板的相對金屬面為一完整參考面。上述匯流排50於各層的佈線僅為一實施例，舉凡利用兩側於不同層佈線技術達到相對金屬面為完整參考面之目的者，均為本發明之範疇。

此外，當第一附屬單元41、第二附屬單元42與中央節點31電性導通之後，但匯流排50的整體長度仍需進行補償時，由於附屬單元對稱於分歧區30，如此一來第二傳輸線52a的長度便近似於第三傳輸線53a，同理第二傳輸線52b的長度亦近似於第三傳輸線53b，以此類推，故第二傳輸線52與第三傳輸線53不需額外進行繞線補償之動作，只需要透過調整連接中央節點31與主控單元10的第一傳輸線51a、51b、51c、51d來作一補償動作(即於延遲線調整區20內進行佈局作一延長傳輸線的動作，使得各匯流排自主控單元10至附屬單元40的傳輸路徑長度接近或相等)，以大幅減少傳輸線的佈局面積、複雜度及作業的時間。

在一變化實施例中，考量應用於不同之系統架構(如記憶體晶片)，本發明之多層電路基板結構1可加入多數個終端電阻60，將其分別設置於中央節點31的二側。具體而言，第一傳輸線51a、51b係由分歧區30的左側連結至中央節點31，故可在與第一傳輸線51a、51b同層右側及底層兩側的電路基板上加入終端電阻60；第一傳輸線51c、51d係由分歧區30的右側連結至中央節點31，故可在與第一傳輸線51c、51d同層左側及頂層兩側的電路基板上加入終端電阻60。據此，本發明之多層電路基板結構1可有效減化終端電阻60佈局的複雜度，並可縮減每一終端電阻60到其所對應的中央節點31的距離，以達到匹配的效果。

請參閱圖2，為實現上述之多層電路基板結構1，本發明另提供一種多層電路基板結構1之佈線方法S100，其包括以下之步驟：主要流程步驟包括開始步驟S102，在一主控單元10的一側設置一遲線調整區20，且該遲線調整區20位於該主控單元10與一分歧區30之間，以及將至少二附屬單元40對稱設置於該分歧區30的二側；之後如步驟S104，將第二傳輸線52、53分別自第一附屬單元41及第二附屬單元42以一滿足設計需求之最短路徑連接至該分歧區30的中央節點31，值得一提的是，該些中央節點以長條分佈為擺設原則，且透過左右些微錯開的排列方式，可縮短其條狀分佈的長度。

如步驟S106，將第一傳輸線51分別自中央節點31的左、右二側連接到主控單元10；之後如步驟S108，在延遲線調整區20內進行延遲線佈局，即作一延長第一傳輸線51的動作，使主控單元10至各附屬單元40之各傳輸線的傳輸路徑長度為接近或相等，並調整長度至可容許的誤差範圍內。

額外提及的是，使用本發明之佈線方法只需使用到4層電路基板，而完成佈線後所耗費的總面積約為5000.5mm² ；一般常用的佈線方法則需使用到6層電路基板，而完成佈線後所耗費的總面積約為9892.97mm² 。

[第二實施例]

請參閱圖3，其顯示本發明多層電路基板結構1的第二實施例，其與前一實施例的不同之處在於，根據電路的設計需求，第一附屬單元41及第二附屬單元42能夠以任意角度(例如45度)設置於電路基板上，而第一附屬單元41及第二附屬單元42同樣係對稱於分歧區30內的多數個長條狀分佈的中央節點31，據此，第二傳輸線52的長度同樣接近或相等於第三傳輸線53。因此，本實施例除包含有前一實施例的優點之外，更可廣泛應用於各種平台上。

[第三實施例]

請參閱圖4，其顯示本發明多層電路基板結構1’的第三實施例，其與前述實施例的不同之處在於，根據電路的效能需求，所述多層電路基板結構1’中包含有一第一附屬單元組41’及一第二附屬單元組42’，即主控單元10係經由匯流排50同時向第一附屬單元組41’及第二附屬單元組42’發送訊息，或係接收由第一附屬單元組41’及第二附屬單元組42’傳遞之訊息。

所述第一附屬單元組41’與第二附屬單元組42’係對稱設置於第一分歧區30a的二側，具體而言，第一附屬單元組41’具有第一子單元411’及第二子單元412’，且第一子單元411’與第二子單元412’係對稱設置於第二分歧區30b的二側；第二附屬單元組42’具有第三子單元421’及第四子單元422’，且第三子單元421’與第四子單元422’係對稱設置於第三分歧區30c的二側，更詳細地說，第二分歧區30b與第三分歧區30c位於第一分歧區30a的二側且相互對稱。

據此，當第一附屬單元組41’及第二附屬單元組42’通過第一分歧區30a的中央節點31與主控單元10電性導通後，但匯流排50的整體長度仍需進行補償時，只需要透過調第一傳輸線51來作一補償動作，並於延遲線調整區20內進行佈局，作一繞設第一傳輸線51的動作，使得各第一傳輸線51的傳輸路徑接近或相等，以大幅減少傳輸線的佈局面積、複雜度及作業的時間，並同時提升電子產品的效能。

綜上所述，本發明之多層電路基板結構中，主控單元與每一附屬單元之間的通道電氣特性亦大致相同，以確保匯流排之訊號完整度及訊號的時序要求，並降低誤碼的機率。

又，本發明之佈線方法只需要在延遲線調整區內繞線，以調整主控單元至每一附屬單元之間的傳輸路徑長度，因此可大幅減少佈線的複雜度及時間。再者，本發明之佈線方法可提升多層電路基板結構中每一電路基板之空間的利用率，因此能夠使用較少層數的電路基板。

1、1’．．．多層電路基板結構

10．．．主控單元

20．．．延遲線調整區

30‧‧‧分歧區

31‧‧‧中央節點

30a‧‧‧第一分歧區

30b‧‧‧第二分歧區

30c‧‧‧第三分歧區

40‧‧‧附屬單元

41‧‧‧第一附屬單元

42‧‧‧第二附屬單元

41’‧‧‧第一附屬單元組

411’‧‧‧第一子單元

412’‧‧‧第二子單元

42’‧‧‧第二附屬單元組

421’‧‧‧第三子單元

422’‧‧‧第四子單元

50‧‧‧匯流排

51、51a、51b、51c、51d‧‧‧第一傳輸線

52、52a、52b、52c、52d‧‧‧第二傳輸線

53、53a、53b、53c、53d‧‧‧第三傳輸線

60‧‧‧終端電阻

圖1為本發明之多層電路基板結構之第一實施例之示意圖；

圖2為本發明之多層電路基板結構之佈線方法之流程示意圖；

圖3為本發明之多層電路基板結構之第二實施例之示意圖；以及

圖4為本發明之多層電路基板結構之第三實施例之示意圖。

1．．．多層電路基板結構

10．．．主控單元

20．．．延遲線調整區

30．．．分歧區

31．．．中央節點

40．．．附屬單元

41．．．第一附屬單元

42．．．第二附屬單元

50．．．匯流排

51、51a、51b、51c、51d．．．第一傳輸線

52、52a、52b、52c、52d．．．第二傳輸線

53、53a、53b、53c、53d．．．第三傳輸線

60．．．終端電阻

Claims (8)

1. 一種多層電路基板結構，其中電路基板上設有多數個貫孔，用於提供該些電路基板各層之間的電性導通，所述多層電路基板結構包括：一主控單元；至少一分歧區，該至少一分歧區包含有多數個中央節點；一延遲線調整區，係設置於該主控單元與該分歧區之間；至少二附屬單元，係以對稱方式設置於該分歧區的周邊；以及一匯流排，係自該主控單元朝該分歧區的方向延伸，並依序通過該延遲線調整區及該分歧區內的該些中央節點而分別連接該至少二附屬單元。
2. 如申請專利範圍第1項所述之多層電路基板結構，其中該至少一分歧區之多數個中央節點呈長條狀分佈。
3. 如申請專利範圍第1項所述之多層電路基板結構，其中該至少二附屬單元對稱地連接至該至少一分歧區。
4. 如申請專利範圍第1項所述之多層電路基板結構，更包括多數個鄰設於該分歧區的終端電阻，其中該些終端電阻連接該中央節點的一側。
5. 如申請專利範圍第1項所述之多層電路基板結構，其中該匯流排由該分歧區之兩側連接該中央節點。
6. 一種多層電路基板結構之佈線方法，包括以下步驟： 在一主控單元與至少一分歧區之間設置一延遲線調整區，其中該分歧區包含有多數個中央節點；以對稱方式在該分歧區的周邊設置至少二附屬單元；以一匯流排之多數條傳輸線通過該分歧區內的該些中央節點分別該些附屬單元，使該些附屬單元之間達成電性連結；以該匯流排之該些傳輸線進一步通過該分歧區內的該些中央節點連接該主控單元，使該主控單元與該些附屬單元之間達成電性連結；以及進行一補償動作，在該延遲線調整區內佈設該主控單元與該些中央節點之間的該些傳輸線，使該主控單元與該些附屬單元之間的傳輸路徑大致相等。
7. 如申請專利範圍第6項所述之多層電路基板結構之佈線方法，其中該些中央節點之分布呈長條狀。
8. 如申請專利範圍第6項所述之多層電路基板結構之佈線方法，更包括將多數個終端電阻設置於中央節點旁。