TWI681699B

TWI681699B - 電路佈線設計方法以及電路佈線設計系統

Info

Publication number: TWI681699B
Application number: TW107140172A
Authority: TW
Inventors: 李彥寬; 李諭天; 朱政輝
Original assignee: 和碩聯合科技股份有限公司
Priority date: 2018-11-13
Filing date: 2018-11-13
Publication date: 2020-01-01
Also published as: CN111241773A; CN111241773B; TW202019272A

Abstract

本發明提供一種電路佈線設計方法以及電路佈線設計系統。電路佈線設計方法包括：於電路板提供傳輸線；對傳輸線的主傳輸線提供測試訊號；經由傳輸線的第一分支傳輸線獲得通過第一導孔結構及第一分支傳輸線的測試訊號及第一傳輸時間，並經由傳輸線的第二分支傳輸線獲得測試訊號及第二傳輸時間；依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差；依據傳輸時間差獲得補償距離；以及藉由補償距離補償第一分支傳輸線或第二分支傳輸線的長度。

Description

電路佈線設計方法以及電路佈線設計系統

本發明是有關於一種用於設計電路板中的傳輸線的電路佈線設計方法以及電路佈線設計系統。

為了降低測試訊號於印刷電路板中位於不同層的至少兩條分支傳輸線因為電氣傳輸長度不同而產生測試訊號多重反射的情況，在目前的T型拓樸(T-topology)的佈線設計上，是藉由使印刷電路板的同一層的多條分支傳輸線在佈線上達到相互對稱，藉以將上述至少兩條分支傳輸線所傳輸的訊號可以在相近的時間點抵達各分支傳輸線的接收端。

然而，這樣的設計僅僅是考量到印刷電路板的單層佈線設計的傳輸線長度等長，而沒有考量到印刷電路板在多層的佈線設計下，多層之間的分支傳輸線之間會可能具有不同的導孔高度。所以，在沒有考量到不同的導孔高度的情況下，上述的訊號多重反射所造成的干擾並不會被降低，進而對分支傳輸線的接收端的元件造成干擾，導致傳輸的訊號被嚴重的破壞。

本發明提供一種電路佈線設計方法以及電路佈線設計系統，可用以降低多層佈線時因不同傳輸線的傳輸時間不同，而產生訊號多重反射所造成的干擾。

本發明的電路佈線設計方法。用於對電路板進行電路佈線設計。電路板包含第一導孔結構及第二導孔結構。電路設計方法包括：於電路板提供傳輸線，傳輸線包含主傳輸線、第一分支傳輸線以及第二分支傳輸線，主傳輸線連接第一導孔結構的一端與第二導孔結構的一端，第一分支傳輸線的一端連接第一導孔結構的另一端，第二分支傳輸線的一端連接第二導孔結構的另一端；對主傳輸線提供測試訊號；經由第一分支傳輸線的另一端獲得通過第一導孔結構及第一分支傳輸線的測試訊號並取得該測試訊號通過的第一傳輸時間，以及經由第二分支傳輸線的另一端獲得通過第二導孔結構及第二分支傳輸線的測試訊號並取得該測試訊號通過的第二傳輸時間；依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差；依據傳輸時間差獲得補償距離；以及藉由補償距離補償第一分支傳輸線或第二分支傳輸線的長度，以使該測試訊號通過該第一導孔結構及該第一分支傳輸線與該第二導孔結構及該第二分支傳輸線的第一傳輸時間與第二傳輸時間相等。

在本發明的電路佈線設計系統設置於電路板。電路板包含第一導孔結構及第二導孔結構。電路佈線設計系統包括傳輸線、驅動器、第一接收器、第二接收器以及處理器。傳輸線包含主傳輸線、第一分支傳輸線以及第二分支傳輸線，主傳輸線連接第一導孔結構的一端與第二導孔結構的一端，第一分支傳輸線的一端連接第一導孔結構的另一端，第二分支傳輸線的一端連接第二導孔結構的另一端。驅動器用以對主傳輸線提供測試訊號。第一接收器連接第一分支傳輸線的另一端，第一接收器用以獲得自驅動器輸出並通過第一導孔結構及第一分支傳輸線的測試訊號並取得該測試訊號通過的第一傳輸時間。第二接收器連接第二分支傳輸線的另一端，第二接收器用以獲得自驅動器輸出並通過第二導孔結構及第二分支傳輸線的測試訊號並取得該測試訊號通過的第二傳輸時間。處理器耦接於第一接收器與第二接收器。處理器用以依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差，並且依據傳輸時間差獲得補償距離。其中補償距離用以補償第一分支傳輸線或第二分支傳輸線的長度，以使該測試訊號通過該第一導孔結構及該第一分支傳輸線與該第二導孔結構及該第二分支傳輸線的第一傳輸時間與第二傳輸時間相等。

基於上述，依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差。接下來，依據傳輸時間差獲得補償距離，並藉由補償距離補償第一分支傳輸線或第二分支傳輸線的距離。使得第一傳輸時間與第二傳輸時間相等，如此當測試信號通過第一分支傳輸線時及當測試信號通過第二分支傳輸線時便不會產生因訊號多重反射所造成的干擾。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧電路佈線設計系統

110‧‧‧驅動器

120_1‧‧‧第一接收器

120_2‧‧‧第二接收器

130‧‧‧處理器

BL1‧‧‧第一分支傳輸線

BL2‧‧‧第二分支傳輸線

C1、C2‧‧‧波形

H1‧‧‧第一導孔結構

H2‧‧‧第二導孔結構

LV1、LV2‧‧‧高度

LL1、LL2‧‧‧長度

m1‧‧‧第一傳輸時間

m2‧‧‧第二傳輸時間

ML1‧‧‧主傳輸線

S210、S220、S230、S240、S250、S260‧‧‧步驟

S242、S244、S252、S254、S256、S262、S264‧‧‧步驟

TS‧‧‧測試訊號

VREF‧‧‧參考電壓準位

圖1是依據本發明一實施例所繪示的電路佈線設計系統示意圖。

圖2是依據本發明一實施例所繪示的電路佈線設計方法流程圖。

圖3是依據本發明一實施例所繪示的測試訊號的波形圖。

圖4是依據步驟S230、S240、S250所繪示的電路佈線設計方法流程圖。

請參考圖1，圖1是依據本發明一實施例所繪示的電路佈線設計系統示意圖。電路佈線設計系統設置於電路板(未示出)，電路板包含第一導孔結構H1以及第二導孔結構H2。在本實施例中，電路佈線設計系統100包括傳輸線、驅動器110、第一接收器120_1、第二接收器120_2以及處理器130。本實施例的傳輸線包含主傳輸線ML1、第一分支傳輸線BL1以及第二分支傳輸線BL2。主傳輸線ML1連接該第一導孔結構H1的第一端以及該第二導孔結構H2的第一端。第一分支傳輸線BL1的第一端連接該第一導孔結構H1的第二端，該第二分支傳輸線BL2的第一端連接該第二導孔結構H2的第二端。驅動器110用以對主傳輸線ML1提供測試訊號TS。第一接收器120_1連接第一分支傳輸線BL1的第二端。第一接收器120_1經由第一分支傳輸線BL1的第二端獲得自驅動器110輸出並通過第一導孔結構H1及第一分支傳輸線BL1的測試訊號TS並取得測試訊號TS通過第一導孔結構H1及第一分支傳輸線BL1的第一傳輸時間m1。第二接收器120_2連接第二分支傳輸線BL2的第二端。第二接收器120_2經由第二分支傳輸線BL2的第二端獲得自驅動器110輸出並通過第二導孔結構H2及第二分支傳輸線BL2的測試訊號TS並取得測試訊號TS通過第二導孔結構H2及第二分支傳輸線BL2的第二傳輸時間。處理器130耦接於第一接收器120_1以及第二接收器120_2。處理器130用以依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差，依據傳輸時間差獲得補償距離。補償距離是用以補償第一分支傳輸線BL1或第二分支傳輸線BL2的長度，以使第一傳輸時間與第二傳輸時間相等。處理器130可例如是中央處理單元(Central Processing Unit，CPU)，或是其他可程式化之一般用途或特殊用途的微處理器(Microprocessor)、數位訊號處理器(Digital Signal Processor，DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits，ASIC)、可程式化邏輯裝置(Programmable Logic Device，PLD)或其他類似裝置或這些裝置的組合，其可載入並執行電腦程式。本發明的分支傳輸線的數量可以是多個，接收器的數量也可以是多個，並不以本實施例為限。

在主傳輸線ML1、第一分支傳輸線BL1與第二分支傳輸線BL2分別布局在電路板的不同層的情況下，第一導孔結構H1的高度LV1與第二導孔結構H2的高度LV2可能會有不同。第一分支傳輸線BL1具有長度LL1，第一導孔結構H1具有高度LV1。因此，第一分支傳輸線BL1以及第一導孔結構H1所形成的路徑長度是LV1+LL1。同理，第二分支傳輸線BL2具有長度LL2，第二導孔結構H2具有高度LV2，也就是第二分支傳輸線BL2以及第一導孔結構H1所形成的路徑長度是LV2+LL2。

電路佈線設計系統100藉由處理器130依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差。在第一分支傳輸線BL1的長度與第二分支傳輸線BL2的長度的情況下，處理器130可以依據第一傳輸時間與第二傳輸時間獲知測試訊號TS在第一導孔結構H1、第二導孔結構H2的傳輸時間差。傳輸時間差可以反應出測試訊號TS在第一導孔結構H1、第二導孔結構H2上的實際傳輸時間的差異。處理器130並依據傳輸時間差獲得補償距離。如此一來，補償距離被用以補償第一分支傳輸線BL1、第二分支傳輸線BL2其中傳輸時間較短之一者，來降低第一分支傳輸線BL1、第二分支傳輸線BL2上實際傳輸時間差異，藉以讓訊號到達第一接收器120_1、第二接收器120_2的時間能夠一致，以消除訊號多重反射所造成的干擾。

在第一分支傳輸線BL1與第二分支傳輸線BL2的材料一致以及對稱設計的情況下，補償距離可視為被用以補償第一導孔結構H1的高度LV1與第二導孔結構H2的高度LV2之間的差異。

具體來說明，請同時參考圖1及圖2，圖2是依據本發明一實施例所繪示的電路佈線設計方法流程圖。如步驟S210所述：提供傳輸線ML1。在步驟S210中，傳輸線ML1被提供在電路板上。主傳輸線ML1會經由連接該第一導孔結構H1的一端與該第二導孔結構H2的一端。第一分支傳輸線BL1的一端連接該第一導孔結構H1的另一端，該第二分支傳輸線BL2的一端連接該第二導孔結構H2的另一端。如步驟S220所述：對主傳輸線ML1提供測試訊號TS。在步驟S220中，驅動器110對主傳輸線ML1的輸入端提供由一第一電壓準位上升至一第二電壓準位的測試訊號TS。第一電壓準位不同於第二電壓準位。在本實施例中，第二電壓準位大於第一電壓準位。在一些實施例中，第一電壓準位大於第二電壓準位。測試訊號TS可以是由至少一週期的脈衝訊號、至少一週期的步進訊號或斜坡訊號來實現。

如步驟S230所述：經由第一分支傳輸線BL1的另一端獲得測試訊號及第一傳輸時間，並經由第二分支傳輸線BL2的另一端獲得測試訊號及第二傳輸時間。於一實施例中，第一接收器120_1會在第一分支傳輸線BL1的第二端獲得通過第一導孔結構H1以及第一分支傳輸線BL1的測試訊號TS，藉以獲得測試訊號TS自第一電壓準位上升至第二電壓準位的第一傳輸時間。並且第二接收器120_2也在第二分支傳輸線BL2的第二端獲得通過第二導孔結構H2以及第二分支傳輸線BL2的測試訊號TS，藉以獲得測試訊號TS自第一電壓準位上升至第二電壓準位的第二傳輸時間。

於另一實施例中，可於第一電壓準位與第二電壓準位之間設定一參考電壓準位VREF。第一接收器120_1可以在第一分支傳輸線BL1的第二端接收測試訊號TS，並且以測試訊號TS自第一電壓準位上升至參考電壓準位VREF時的時間點來作為第一傳輸時間。相同地，第二接收器120_2也可以在第二分支傳輸線BL2的第二端接收測試訊號TS，並且以測試訊號TS自第一電壓準位上升至參考電壓準位VREF時的時間點來作為第二傳輸時間。在本實施例中，參考電壓準位VREF的電壓值為第一電壓準位的電壓值與第二電壓準位的電壓值的平均值。在其他實施例中，在第二電壓準位的電壓值大於參考電壓準位VREF的電壓值的情況下，參考電壓準位VREF的電壓值可以被設定為第二電壓準位的電壓值的10%~90%。在另一些實施例中，在測試訊號TS是第一電壓準位大於第二電壓準位的情況下，也就是在第一電壓準位的電壓值大於參考電壓準位VREF的電壓值的情況下，參考電壓準位VREF的電壓值可以被設定為高於第一電壓準位的電壓值的10%~90%。

具體來說，請參考同時參考圖1以及圖3，圖3是依據本發明一實施例所繪示的測試訊號TS的波形圖。在本實施例中，圖3中，第一接收器120_1在第一分支傳輸線BL1的第二端所接收到測試訊號TS的波形以波形C1來表示。第二接收器120_2在第二分支傳輸線BL2的第二端所接收到測試訊號TS的波形以波形C2來表示。在本實施例中，第一電壓準位的電壓值為0伏特(V)，而第二電壓準位的電壓值為1.5V。而參考電壓準位VREF的電壓值為第一電壓準位的電壓值與第二電壓準位的電壓值的平均值。因此，參考電壓準位VREF的電壓值為0.75V。當第一接收器120_1在將所接收到的測試訊號TS從第一電壓準位到達參考電壓準位VREF時的時間點作為第一傳輸時間m1。在圖3中，第一傳輸時間m1為1.041奈秒(nsec)。當第二接收器120_2在將所接收到的測試訊號TS從第一電壓準位到達參考電壓準位VREF時的時間點作為第二傳輸時間m2。在圖3中，第二傳輸時間m2為1.054奈秒。

請回到圖1以及圖2，在電路佈線設計系統100步驟S230中獲得第一傳輸時間以及第二傳輸時間之後，進入步驟S230。

如步驟S240所述：依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差。在步驟S240中，處理器130接收來自於第一接收器120_1的第一傳輸時間以及來自於第二接收器120_2的第二傳輸時間。處理器130依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差。

如步驟S250所述：依據傳輸時間差獲得補償距離。在步驟S240中，處理器130會依據上述的傳輸時間差進行判斷，並藉由判斷的結果獲得補償距離。在獲得補償距離之後，進入步驟 S250。如步驟S260所述：藉由補償距離補償第一分支傳輸線BL1或第二分支傳輸線BL2的長度，以使第一傳輸時間與第二傳輸時間相等。

進一步來說明，請同時參考圖1、圖2以及圖4，圖4是依據圖2中的步驟S240、S250、S260所繪示的電路佈線設計方法流程圖。在本實施例中，步驟S240進一步包括步驟S242、S244。步驟S250進一步包括步驟S252、S254、S256。步驟S260進一步包括步驟S262、S264。

如步驟S242所述：依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差。在步驟S242中，處理器130會對第一傳輸時間與第二傳輸時間進行比較以獲得傳輸時間差。舉例來說，以圖3為例，第一傳輸時間m1為1.041奈秒，並且第二傳輸時間m2為1.054奈秒。因此處理器130可對第一傳輸時間m1與第二傳輸時間m2進行減法運算來獲得第一傳輸時間m1與第二傳輸時間m2之間的傳輸時間差。經減法運算後，傳輸時間差=m1-m2=-0.013奈秒=-13皮秒(psec)。處理器130可進一步在步驟S244中對傳輸時間差的結果進行判斷。在本實施例中，處理器130可藉由傳輸時間差的結果判斷出第一傳輸時間短於、長於或者是等於第二傳輸時間。承上例，傳輸時間差等於-13皮秒的結果說明了第一傳輸時間短於第二傳輸時間約13皮秒。也就是說，測試訊號TS經由第一導孔結構H1以及第一分支傳輸線BL1被傳輸到第一接收器120_1的時間長度短於測試訊號TS經由第二導孔結構H2以及第二分支傳輸線BL2被傳輸到第二接收器120_2的時間長度。因此處理器130進入步驟S252並依據傳輸時間差獲得補償距離。

如步驟S252所述：依據測試訊號TS在第一分支傳輸線BL1的傳輸速度獲得第一補償距離。在第一傳輸時間短於第二傳輸時間的情況下，處理器130會在步驟S252中取得測試訊號TS在第一分支傳輸線BL1上的傳輸速度。舉例來說，處理器130可例如是由資料庫中得知測試訊號TS在第一分支傳輸線BL1的傳輸速度為153.217皮秒/英吋(psec/inch)，也就是0.153217psec/mil。因此處理器130會依據第一傳輸時間短於第二傳輸時間所產生的傳輸時間差與上述的傳輸速度來獲得第一補償距離。承上例，在得到傳輸時間差等於-13皮秒，並且測試訊號TS在第一層傳輸線TL1的傳輸速度為0.153217psec/mil的情況下，處理器130可以將傳輸時間差的絕對值除以測試訊號TS在第一層傳輸線TL1的傳輸速度，以獲得第一補償距離，也就是第一補償距離為13÷0.153217=84.846mil。接著，進入步驟S262。

如步驟S262所述：藉由第一補償距離增加第一分支傳輸線BL1的長度。當處理器130獲得第一補償距離之後，處理器130可輸出第一補償距離以提供給佈局軟體，佈局軟體則藉由第一補償距離增加第一分支傳輸線BL1的長度。進一步來說，佈局軟體是藉由第一補償距離增加第一分支傳輸線BL1的長度，從而使第一分支傳輸線BL1的長度增加84.846mil。在第一分支傳輸線BL1的長度被增加的情況下，會延長測試訊號TS傳輸到第一接收器 120_1的時間，因此第一傳輸時間可以被延遲。如此一來，第一傳輸時間可接近於第二傳輸時間，藉以降低訊號多重反射所造成的干擾。

請回到步驟S244。在一些實施例中，依據第一傳輸時間以及第二傳輸時間所獲得的傳輸時間差也會有在大於0的結果，這樣的結果說明了第二傳輸時間短於第一傳輸時間。也就是說，測試訊號TS經由第二導孔結構H2以及第二分支傳輸線BL2被傳輸到第二接收器120_2的時間長度短於測試訊號TS經由第一導孔結構H1以及第一分支傳輸線BL1被傳輸到第一接收器120_1的時間長度。處理器130會進入步驟S254並依據傳輸時間差獲得補償距離。

如步驟S254所述：依據測試訊號TS在第二分支傳輸線BL2的傳輸速度獲得第二補償距離。在第二傳輸時間短於第一傳輸時間的情況下，處理器130會在步驟S254中取得測試訊號TS在第二分支傳輸線BL2上的傳輸速度。因此處理器130會依據第二傳輸時間短於第一傳輸時間所產生的傳輸時間差與上述的第二分支傳輸線BL2傳輸速度來獲得第二補償距離。

如步驟S264所述：藉由第二補償距離增加第二分支傳輸線BL2的長度。當處理器130步驟S254獲得第二補償距離之後，處理器130可輸出第二補償距離以提供給佈局軟體，佈局軟體則藉由第二補償距離增加第二分支傳輸線BL2的長度。進一步來說，佈局軟體是藉由第二補償距離增加第二分支傳輸線BL2的長度。在第二分支傳輸線BL2的長度被增加的情況下，會延長測試訊號TS傳輸到第二接收器120_2的時間，因此第二傳輸時間可以被延遲。如此一來，第二傳輸時間可接近於第一傳輸時間，藉以降低因訊號多重反射所造成的干擾。

請再回到步驟S244。在另一些實施例中，傳輸時間差可能會有等於0的結果，這樣的結果說明了第一傳輸時間等於第二傳輸時間。也就是說，測試訊號TS經由第二導孔結構H2以及第二分支傳輸線BL2被傳輸到第二接收器120_2的時間長度等於測試訊號TS經由第一導孔結構H1以及第一分支傳輸線BL1被傳輸到第一接收器120_1的時間長度。因此，處理器130會進入步驟S256並不產生補償距離。

綜上所述，本發明是在第一分支傳輸線的第二端接收測試訊號的第一傳輸時間，在第二分支傳輸線的第二端接收測試訊號的第二傳輸時間。依據第一傳輸時間以及第二傳輸時間獲得傳輸時間差。依據傳輸時間差獲得補償距離。傳輸時間差可以反應出測試訊號通過第一導孔結構與第一分支傳輸線的傳輸時間以及通過第二導孔結構與第二分支傳輸線的傳輸時間的實際差異，接下來，依據傳輸時間差獲得補償距離。如此一來，將補償距離用以補償第一分支傳輸線、第二分支傳輸線其中一者，來降低第一分支傳輸線、第二分支傳輸線上實際傳輸時間的差異，藉以讓第一傳輸時間以及第二傳輸時間能夠相同，以消除訊號多重反射所造成的干擾。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

S210、S220、S230、S240、S250、S260‧‧‧步驟

Claims

一種電路佈線設計方法，用於對一電路板進行電路佈線設計，該電路板包含一第一導孔結構及一第二導孔結構，該電路佈線設計方法包括：於該電路板提供一傳輸線，該傳輸線包含一主傳輸線、一第一分支傳輸線以及一第二分支傳輸線，該主傳輸線連接該第一導孔結構的一端與該第二導孔結構的一端，該第一分支傳輸線的一端連接該第一導孔結構的另一端，該第二分支傳輸線的一端連接該第二導孔結構的另一端；對該主傳輸線提供一測試訊號；經由該第一分支傳輸線的另一端獲得通過該第一導孔結構及該第一分支傳輸線的該測試訊號並取得該測試訊號通過的一第一傳輸時間，及經由該第二分支傳輸線的另一端獲得通過該第二導孔結構及該第二分支傳輸線的該測試訊號並取得該測試訊號通過的一第二傳輸時間；依據該第一傳輸時間以及該第二傳輸時間獲得一傳輸時間差；依據該傳輸時間差獲得一補償距離；以及藉由該補償距離補償該第一分支傳輸線或該第二分支傳輸線的長度，以使該測試訊號通過該第一導孔結構及該第一分支傳輸線與該第二導孔結構及該第二分支傳輸線的該第一傳輸時間與該第二傳輸時間相等。
如申請專利範圍第1項所述的電路佈線設計方法，其中依據該傳輸時間差獲得該補償距離的步驟包括：依據該傳輸時間差判斷該第一傳輸時間短於或長於該第二傳輸時間；以及當該第一傳輸時間短於該第二傳輸時間時，依據該第一分支傳輸線的傳輸速度獲得一第一補償距離，依據該第一補償距離增加該第一分支傳輸線的長度。
如申請專利範圍第2項所述的電路佈線設計方法，其中依據該傳輸時間差判斷該第一傳輸時間短於或長於該第二傳輸時間的步驟還包括：當判斷出該第二傳輸時間短於第一傳輸時間時，依據該第二分支傳輸線的傳輸速度獲得一第二補償距離，依據該第二補償距離增加該第二分支傳輸線的長度。
如申請專利範圍第1項所述的電路佈線設計方法，其中該測試訊號為由一第一電壓準位上升至一第二電壓準位的一電性訊號，其中獲得該第一傳輸時間及該第二傳輸時間的步驟包括：自該第一分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達該第二電壓準位時的時間點作為該第一傳輸時間；以及自該第二分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達該第二電壓準位時的時間點作為該第二傳輸時間。
如申請專利範圍第4項所述的電路佈線設計方法，其中獲得該第一傳輸時間及該第二傳輸時間的步驟包括：提供一參考電壓準位，其中該參考電壓準位是位於該第一電壓準位與該第二電壓準位之間；自該第一分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達該參考電壓準位時的時間點作為該第一傳輸時間；以及自該第二分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達該參考電壓準位時的時間點作為該第二傳輸時間。
如申請專利範圍第5項所述的電路佈線設計方法，其中該參考電壓準位的電壓值為該第一電壓準位的電壓值與該第二電壓準位的電壓值的平均值。
一種電路佈線設計系統，設置於一電路板，該電路板包含一第一導孔結構及一第二導孔結構，該電路佈線設計系統包括：一傳輸線，被提供於該電路板，包含一主傳輸線、一第一分支傳輸線以及一第二分支傳輸線，該主傳輸線連接該第一導孔結構的一端與該第二導孔結構的一端，該第一分支傳輸線的一端連接該第一導孔結構的另一端，該第二分支傳輸線的一端連接該第二導孔結構的另一端；一驅動器，用以對該主傳輸線提供一測試訊號；一第一接收器，連接該第一分支傳輸線的另一端，該第一接收器用以獲得自該驅動器輸出並通過該第一導孔結構及該第一分支傳輸線的該測試訊號並取得該測試訊號通過的一第一傳輸時間；一第二接收器，連接該第二分支傳輸線的另一端，該第二接收器用以獲得自該驅動器輸出並通過該第二導孔結構及該第二分支傳輸線的該測試訊號並取得該測試訊號通過的一第二傳輸時間；以及一處理器，耦接於該第一接收器與該第二接收器，用以依據該第一傳輸時間以及該第二傳輸時間獲得一傳輸時間差，並且依據該傳輸時間差獲得一補償距離，其中該補償距離用以補償至該第一分支傳輸線或該第二分支傳輸線的長度，以使該測試訊號通過該第一導孔結構及該第一分支傳輸線與該第二導孔結構及該第二分支傳輸線的該第一傳輸時間與該第二傳輸時間相等。
如申請專利範圍第7項所述的電路佈線設計系統，其中：其中該處理器還用以：依據該傳輸時間差判斷該第一傳輸時間短於或長於該第二傳輸時間；以及當判斷出該第一傳輸時間短於該第二傳輸時間時，依據該第一分支傳輸線的傳輸速度獲得一第一補償距離，依據該第一補償距離增加該第一分支傳輸線的長度。
如申請專利範圍第8項所述的電路佈線設計系統，其中：該處理器還用以當該判斷出該第二傳輸時間短於第一傳輸時間時，依據該第二分支傳輸線的傳輸速度獲得一第二補償距離，依據該第二補償距離增加該第二分支傳輸線的長度。
如申請專利範圍第7項所述的電路佈線設計系統，其中：該測試訊號為由一第一電壓準位上升至一第二電壓準位的一電性訊號，該第一接收器自該第一分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達該第二電壓準位時的時間點作為該第一傳輸時間，該第二接收器自該第二分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達該第二電壓準位時的時間點作為該第二傳輸時間。
如申請專利範圍第10項所述的電路佈線設計系統，其中：該測試訊號為由一第一電壓準位上升至一第二電壓準位的一電性訊號，該第一接收器自該第一分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達一參考電壓準位時的時間點作為該第一傳輸時間，其中該參考電壓準位是位於該第一電壓準位與該第二電壓準位之間，該第二接收器自該第二分支傳輸線的另一端接收該測試訊號以將自該第一電壓準位到達該參考電壓準位時的時間點作為該第二傳輸時間。
如申請專利範圍第11項所述的電路佈線設計系統，其中該參考電壓準位的電壓值為該第一電壓準位的電壓值與該第二電壓準位的電壓值的平均值。