TWI441194B - 利用雙時脈以便產生系統碼之記憶體裝置以及其之方法 - Google Patents

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Description

利用雙時脈以便產生系統碼之記憶體裝置以及其之方法
實例實施例係關於一種半導體記憶體裝置及/或一種其之方法，且舉例而言，係關於一種利用雙時脈以便輸出一系統碼之記憶體裝置及/或一種其之方法。
在數位資料傳送系統中，偵測及校正傳輸期間所引起的位元誤差而無需再傳輸含有誤差之資料受到青睞。在習知誤差校正系統中，傳輸器產生一碼，在該碼中特定冗餘檢查位元被添加至待傳輸之原始資料。
在通道編碼理論中，界定包括原始資料及與原始資料相關聯之冗餘同位位元之系統碼。
隨著半導體記憶體裝置之運算速度增加，通道位元錯誤率(BER)增加。因此，需要一種偵測及校正通道誤差之技術。因此，半導體記憶體裝置使用一種在內部產生系統碼且將該系統碼傳輸至外部控制器之方法。
在一系統碼中，自記憶體單元陣列輸出之資料變成原始資料，且藉由編碼記憶體單元陣列之輸出資料所獲得之位元變成冗餘同位位元。
由於冗餘同位位元由對原始資料執行互斥「或」(OR)運算之邏輯電路產生，因此需要大量潛時。因此，在輸出系統碼之半導體記憶體裝置中，讀取資料潛時較高。
實例實施例提供一種使用一雙時脈方法以便輸出一系統 碼之記憶體裝置。
實例實施例提供一種由該記憶體裝置執行之系統碼產生方法。
根據一實例實施例，一種記憶體裝置可包括一記憶體核心塊、一資料修補部件、一循環冗餘檢查(CRC)產生部件，及/或一串列器。該資料修補部件可經組態以回應於一第一讀取脈衝而修補自記憶體核心塊所讀取之平行資料。該循環冗餘檢查(CRC)產生部件可經組態以回應於一第二讀取脈衝而基於該平行資料產生一CRC碼，該第二讀取脈衝自產生該第一讀取脈衝時延遲一時間週期。該串列器可經組態以回應於該第一讀取脈衝而將該平行資料轉換成串列資料，及/或針對該串列資料之若干位元以一次序排列該CRC碼以產生一系統碼。
根據一實例實施例，該系統碼可經由該記憶體裝置之一資料輸入/輸出襯墊而輸出。
根據一實例實施例，一複本延遲部件可產生該第二讀取脈衝，及/或該第二讀取脈衝可經延遲一自產生該第一讀取脈衝時至產生對應於該平行資料之該CRC碼時的時間週期。
根據一實例實施例，一種記憶體裝置可包括至少一第一記憶庫、一第一資料修補部件、一第一循環冗餘檢查(CRC)產生器、一第二資料修補部件、一第二CRC產生器、一第一串列器，及/或一第二串列器。該至少一第一記憶庫可劃分為至少第一記憶體單元陣列塊與第二記憶體 單元陣列塊兩者，該第一記憶體單元陣列塊包括在一第一記憶體核心塊中，及/或該第二記憶體單元陣列塊包括在一第二記憶體核心塊中。該第一資料修補部件可經組態以回應於一第一資料修補脈衝而修補自該第一記憶體核心塊所讀取之第一平行資料且將該第一平行資料輸出為第一修補資料。該第一CRC產生器可經組態以基於該第一修補資料及複數個第二CRC值產生複數個第一CRC值。該第二資料修補部件可經組態以回應於一第二資料修補脈衝而修補自該第二記憶體核心塊所讀取之第二平行資料且將該第二平行資料輸出為第二修補資料。該第二CRC產生器可經組態以基於該第二修補資料及該複數個第一CRC值產生該複數個第二CRC值。該第一串列器可經組態以回應於該第一資料修補脈衝而將該第一修補資料轉換成第一串列資料、回應於一延遲之第二資料修補脈衝而將該複數個第一CRC值轉換成複數個第一CRC位元，及/或針對該第一串列資料之若干位元以一次序排列該複數個第一CRC位元以產生一第一系統碼。該第二串列器可經組態以回應於該第二資料修補脈衝而將該第二修補資料轉換成第二串列資料、回應於一延遲之第一資料修補脈衝而將該複數個第二CRC值轉換成複數個第二CRC位元，及/或針對該第二串列資料之若干位元以一次序排列該複數個CRC位元以產生一第二系統碼。
根據一實例實施例，該記憶體裝置可包括至少兩個記憶體核心塊、一第一選擇部件、一第二選擇部件、一第一資 料修補脈衝產生部件，及/或一第二資料修補脈衝產生部件。該至少兩個記憶體核心塊可包括該第一記憶體核心塊及該第二記憶體核心塊，每一記憶體核心塊包括至少兩個記憶庫，該至少兩個記憶庫包括彼此分離之第一記憶庫及一第二記憶庫。包括在該第一記憶體核心塊中之該第一選擇部件可經組態以回應於一第一讀取時脈信號而選擇自該第一記憶庫所讀取的資料及/或回應於一第二讀取時脈信號而選擇自該第二記憶庫所讀取的資料。包括在該第二記憶體核心塊中之該第二選擇部件可經組態以回應於該第一讀取時脈信號而選擇自該第一記憶庫所讀取的該資料及/或回應於該第二讀取時脈信號而選擇自該第二記憶庫所讀取的該資料。該第一資料修補脈衝產生部件可經組態以回應於該第一讀取時脈信號及該第二讀取時脈信號而在該第一記憶體核心塊中產生該第一資料修補脈衝。該第二資料修補脈衝產生部件可經組態以回應於該第一讀取時脈信號及該第二讀取時脈信號而在該第二記憶體核心塊中產生該第二資料修補脈衝。
根據一實例實施例，該延遲之第二資料修補脈衝可為一藉由使該第二資料修補脈衝經過該第二CRC產生器之一信號路徑而延遲的信號。
根據一實例實施例，該延遲之第一資料修補脈衝可為一藉由使該第一資料修補脈衝經過該第一CRC產生器之一信號路徑而延遲的信號。
根據一實例實施例，該記憶體裝置可具有一外部資料內 部命令(ODIC)結構。
根據一實例實施例，該第一串列器及該第二串列器可與該記憶體裝置之兩個資料輸入/輸出襯墊連接以輸出該第一系統碼及該第二系統碼。
根據一實例實施例，一種方法可包括回應於一第一讀取脈衝而修補自一記憶體核心塊所讀取之平行資料。可產生一自產生該第一讀取脈衝時延遲一時間週期的第二讀取脈衝。可回應於該第二讀取脈衝而基於該平行資料產生CRC碼。可回應於該第一讀取脈衝而將該平行資料轉換成串列資料，且針對該串列資料之若干位元以一次序排列該CRC碼以產生一系統碼。
根據一實例實施例，該系統碼可經由記憶體裝置之一資料輸入/輸出襯墊而輸出。
根據一實例實施例，一種方法可包括回應於一第一資料修補脈衝而修補自一第一記憶體核心塊所讀取之第一平行資料及將該第一平行資料輸出為第一修補資料，該第一記憶體核心塊包括一第一記憶體單元陣列塊，該第一記憶體單元陣列塊包括在劃分為該第一記憶體單元陣列塊與一第二記憶體單元陣列塊兩者之至少一第一記憶庫中，該第二記憶體單元陣列塊包括在一第二記憶體核心塊中。可回應於一第二資料修補脈衝而修補自該第二記憶體核心塊所讀取之第二平行資料及/或將該第二平行資料輸出為第二修補資料。可基於該第一修補資料及複數個第二CRC值而產生複數個第一CRC值。可基於該第二修補資料及該複數個 第一CRC值而產生複數個第二CRC值。可回應於該第一資料修補脈衝而將該第一修補資料轉換成第一串列資料，可回應於一延遲之第二資料修補脈衝而將該複數個第一CRC值轉換成複數個第一CRC位元，及/或可針對該第一串列資料之若干位元以一次序排列該複數個第一CRC位元以產生一第一系統碼。可回應於該第二資料修補脈衝而將該第二修補資料轉換成第二串列資料，可回應於一延遲之第一資料修補脈衝而將該複數個第二CRC值轉換成複數個第二CRC位元，及/或可針對該第二串列資料之若干位元以一次序排列該複數個第二CRC位元以產生一第二系統碼。
根據一實例實施例，該方法可包括回應於一第一讀取時脈信號而在該第一記憶體核心塊中選擇自該第一記憶庫所讀取之資料，及回應於一第二讀取時脈信號而選擇自一第二記憶庫所讀取之資料，該第一記憶體核心塊為包括該第一記憶體核心塊及該第二記憶體核心塊之至少兩個記憶體核心塊中之一者，每一記憶體核心塊包括至少兩個記憶庫，該至少兩個記憶庫包括該第一記憶庫及該第二記憶庫。在該第二記憶體核心塊中，可回應於該第一讀取時脈信號而選擇自該第一記憶庫所讀取的該資料及回應於該第二讀取時脈信號而選擇自該第二記憶庫所讀取的該資料。在該第一記憶體核心塊中，可回應於該第一讀取時脈信號及該第二讀取時脈信號而產生該第一資料修補脈衝。在該第二記憶體核心塊中，可回應於該第一讀取時脈信號及該第二讀取時脈信號而產生該第二資料修補脈衝。
根據一實例實施例，該延遲之第二資料修補脈衝可為一藉由使該第二資料修補脈衝經過一用於產生複數個CRC值之信號路徑而延遲的信號。
根據一實例實施例，該延遲之第一資料修補脈衝可為一藉由使該第一資料修補脈衝經過一用於產生該複數個第一CRC值之信號路徑而延遲的信號。
根據一實例實施例，該第一系統碼及該第二系統碼可經由該記憶體裝置之兩個資料輸入/輸出襯墊而輸出。
因此，在根據一實例實施例之一記憶體裝置中，在輸出一系統碼時，可獨立使用一用於原始資料之時脈信號及一用於冗餘同位位元之時脈信號。可使用一藉由使一第二資料修補脈衝經過一第二CRC產生器之一信號路徑而延遲之第二資料修補脈衝，及/或一藉由使一第一資料修補脈衝經過一第一CRC產生器之一信號路徑而延遲之第一資料修補脈衝來產生用於冗餘同位位元之該時脈信號。因此，藉由回應於該第一資料修補脈衝而串列輸出原始資料及回應於延遲之第二資料修補脈衝而輸出CRC位元，可產生一第一系統碼。藉由回應於該第二資料修補脈衝而串列輸出該原始資料及回應於該等延遲之第一資料修補脈衝而輸出該等CRC位元，可產生一第二系統碼。因此，可減小一讀取資料潛時。
現將參看所附圖式在下文更完整描述實例實施例。然而，實施例可採取許多不同形式且不應將其解釋為受限於 本文所陳述之實例實施例。相反，提供此等實例實施例使得此揭示案徹底並完整，且將範疇完全傳達給熟習此項技術者。在圖式中，為清楚起見而誇示層及區域之厚度。
應理解，當組件被稱為在另一組件"上"、"連接至"或"耦接至"另一組件時，其可直接在另一組件上、連接至或耦接至另一組件或可存在***組件。相反，當組件被稱為"直接在另一組件上"、"直接連接至"或"直接藕接至"另一組件時，不存在***組件。如本文所使用，術語"及/或"包括相關聯列出項中之一或多者的任何及所有組合。
應理解，儘管術語第一、第二、第三等可在本文用於描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應由此等術語限制。此等術語僅用於將一個元件、組件、區域、層或區段與另一元件、組件、區域、層或區段進行區分。因此，下文所論述之第一元件、組件、區域、層或區段可稱為第二元件、組件、區域、層或區段而不脫離實例實施例之教示。
為易於描述，可在本文中使用空間相對術語(諸如，"之下"、"下方"、"下部"、"上方"、"上部"及其類似術語)以描述如圖式中所說明之一個組件或特徵相對於另一(多個)組件或(多個)特徵之關係。應理解，空間相對術語意欲涵蓋除圖中所描繪之定向以外的裝置使用中或操作中之不同定向。
本文所使用之術語僅為了描述特定實例實施例之目的且不意欲限制本發明。如本文所使用，單數形式"一"及"該" 意欲同樣包括複數形式，除非上下文另外清楚指示。應進一步理解，術語"包含"在用於本說明書時規定所陳述之特徵、整數、步驟、操作、元件及/或組件的存在，但並不排斥一或多個其他特徵、整數、步驟、操作、元件、及/或組件的存在或添加。
除非另外定義，否則本文所使用之所有術語(包括技術術語以及科學術語)具有與一般熟習實例實施例所屬領域之技術者一般理解之相同含義。應進一步理解，諸如在常用辭典中所定義之彼等術語應被解釋為具有與其在相關技術之情形中之含義一致的含義，且將不以理想化或過度正式意義來解釋，除非本文明確如此定義。
現將參考在所附圖式中所說明之實例實施例，其中全文中相同參考編號指代相同組件。
圖1為根據一實例實施例之一記憶體裝置10之電路圖。
相對於針對原始資料之8個位元輸出1個循環冗餘檢查(CRC)位元的系統碼產生方法來描述圖1中所說明的記憶體裝置10。然而，實例實施例不限制於其，且可使用針對原始資料之m個位元輸出n個CRC位元的系統碼產生方法。
參看圖1，記憶體裝置10可包括複數個記憶庫。第一記憶庫可包括彼此分離之記憶體單元陣列塊100A至100D。第二記憶庫可包括彼此分離之記憶體單元塊200A至200D。第一記憶庫100A至100D可回應於一與內部時脈信號ICLK同步之第一讀取命令RD_BG0而輸出第一記憶庫資料RDgrp0。第二記憶庫200A至200D可回應於一與內部時 脈信號ICLK同步之第二讀取命令RD_BG1而輸出第二記憶庫資料RDgrp1。每一第一記憶庫可經由複數個資料線(例如，32個資料線)讀取資料。每一第二記憶庫可經由複數個資料線(例如，32個資料線)讀取資料。因此，可將128個位元指派給第一記憶庫資料RDgrp0及第二記憶庫資料RDgrp1中之每一者。然而，實例實施例不限制於其，且每一第一記憶庫及第二記憶庫可經由任何數目之資料線讀取資料。
內部時脈信號ICLK可由一延遲同步電路DLL(未圖示)產生，該延遲同步電路經由時脈信號輸入端子接收外部時脈信號CK及/CK。一延遲鎖定迴路電路DLL(未圖示)可使外部時脈信號CK及/CK之相位與內部時脈信號ICLK之相位同步。第一記憶庫讀取命令RD_BG0及第二記憶庫讀取命令RD_BG1可由邏輯電路產生，該等邏輯電路經組態以將施加至外部控制信號輸入端子CKE、/CS、/RAS、/CAS及/WE之控制信號與經由位址信號輸入端子BA0、BA1及A0－Ai所接收之位址信號耦接。
記憶體裝置10可包括一外部資料內部命令(ODIC)結構，其中包括時脈信號輸入端子CK及/CK、外部控制信號輸入端子CKE、/CS、/RAS、/CAS及/WE，及/或位址信號輸入端子BA0、BA1及A0－Ai之區域20可安置於記憶體裝置10之中心部分中。記憶體裝置10可包括一包括資料輸入/輸出襯墊DQ0、DQ1、DQ6及/或DQ7之區域30及/或一包括資料輸入/輸出襯墊DQ2、DQ3、DQ4及/或DQ5之區域40，可將 區域30及/或區域40安置於區域20周圍。
為了便於描述，下文將描述一種用於產生與自安置於ODIC結構上方之第一記憶庫100A及100B以及第二記憶庫200A及200B所讀取之資料相關聯的系統碼之方法。安置有第一記憶庫100A及第二記憶庫200A之區域被稱為第一記憶體核心塊，且安置有第一記憶庫100B及第二記憶庫200B之區域被稱為第二記憶體核心塊。一種用於產生與自安置於ODIC結構下方之第一記憶庫100C及100D以及第二記憶庫200C及200D所讀取之資料相關聯的系統碼之方法可與用於安置於該結構上方之第一記憶庫100A及100B以及第二記憶庫200A及200B相同，且因此省略其描述。
在第一記憶體核心塊中，可回應於第一讀取時脈信號RDsync0而經由第一選擇部件52將第一記憶庫100A之資料RDgrp0傳送至第一資料修補部件54。可回應於第二讀取時脈信號RDsync1而經由第一選擇部件52將第二記憶庫200A之資料RDgrp1傳送至第一資料修補部件54。第一資料修補脈衝產生器56可接收第一讀取時脈信號RDsync0及第二讀取時脈信號RDsync1，且產生第一資料修補脈衝RDsync_A。第一資料修補脈衝產生器56可為一用於對第一讀取時脈信號RDsync0及第二讀取時脈信號RDsync1執行OR邏輯運算的OR閘。
第一資料修補部件54可回應於第一資料修補脈衝RDsync_A而修補自第一選擇部件52所傳送之第一記憶庫資料RDgrp0及第二記憶庫資料RDgrp1，且輸出第一修補 資料RDmux_A。可將第一修補資料RDmux_A傳送至第一串列器58及/或第一CRC產生器59。
第一串列器58可回應於第一資料修補脈衝RDsync_A而以所要次序或替代地以預定次序排列第一修補資料RDmux_A，且將所得第一修補資料RDmux_A輸出至第一傳送線TxP0及第二傳送線TxP1。第一CRC產生器59可計算第一修補資料RDmux_A及由第二CRC產生器69所產生之第二CRC值，且產生第一CRC值RDmux_CRCA。第一串列器58可回應於第二資料修補脈衝RDsync_B而以所要次序或替代地以預定次序排列第一CRC值RDmux_CRCA，且輸出第一CRC位元CRC0及第二CRC位元CRC1。
可經由第一資料輸入/輸出襯墊DQ0輸出第一CRC位元CRC0及第一傳送線TxP0之串列資料，及/或可經由第二資料輸入/輸出襯墊DQ1輸出第二CRC位元CRC1及第二傳送線TxP1之串列資料。
在第二記憶體核心塊中，可回應於第一讀取時脈信號RDsync0而經由第二選擇部件62將第一記憶庫100B之資料傳送至第二資料修補部件64。可回應於第二讀取時脈信號RDsync1而經由第二選擇部件62將第二記憶庫200B之資料傳送至第二資料修補部件64。第二資料修補脈衝產生部件66可接收第一讀取時脈信號RDsync0及第二讀取時脈信號RDsync1，且產生第二資料修補脈衝RDsync_B。第二資料修補脈衝產生器66可為一用於對第一讀取時脈信號RDsync0及第二讀取時脈信號RDsync1執行OR邏輯運算的 OR邏輯閘。
第二資料修補部件64可回應於第二資料修補脈衝RDsync_B而修補經由第二選擇部件62所傳送之第一記憶庫100B及第二記憶庫200B之資料，且輸出第二修補資料RDmux_B。可將第二修補資料RDmux_B傳送至第二串列器68及/或第二CRC產生器69。
第二串列器68可回應於第二資料修補脈衝RDsync_B而以所要次序或替代地以預定次序排列第二修補資料RDmux_B，且將所得第二修補資料RDmux_B輸出至第三傳送線TxP2及第四傳送線TxP3。第二CRC產生器69可使用第二修補資料RDmux_B及由第一CRC產生器59所產生之第一CRC值來產生第二CRC值RDmux_CRCB。第二串列器68可回應於第一資料修補脈衝RDsync_A而以所要次序或替代地以預定次序排列第二CRC值RDmux_CRCB，且將第二CRC值RDmux_CRCB輸出至第三CRC位元CRC2及第四CRC位元CRC3。
可經由第三資料輸入/輸出襯墊DQ2輸出第三CRC位元CRC2及第三傳送線TxP2之串列資料，及/或可經由第四資料輸入/輸出襯墊DQ3輸出第四CRC位元CRC3及第四傳送線TxP3之串列資料。用於產生與自安置於ODIC結構下方之第一記憶庫100C及100D以及第二記憶庫200C及200D所讀取之資料相關聯的系統碼的方法可類似地使用傳送線TXP4至TXP7及輸出襯墊DQ4至DQ7來輸出與其相關聯之系統碼，例如，CRC位元CRC0至CRC7及其相關聯之串列 資料。
圖2為說明記憶體裝置10之運算的實例時序圖。參看圖1及圖2，可回應於一內部時脈信號ICLK而依序接收第一讀取命令RD_BG0及第二讀取命令RD_BG1。可回應於第一讀取命令RD_BG0而自第一記憶庫100A至100D輸出第一記憶庫資料RDgrp0之128個位元，及/或可回應於第二讀取命令RD_BG1自第二記憶庫200A至200D輸出第二記憶庫資料RDgrp1之128個位元。
可產生對應於第一記憶庫資料RDgrp0之第一讀取時脈信號RDsyn0，及/或可產生對應於第二記憶庫資料RDgrp1之第二讀取時脈信號RDsync1。可對第一讀取時脈信號RDsync0及/或第二讀取時脈信號RDsync1執行OR邏輯運算以產生第一資料修補脈衝RDsync_A。可回應於第一資料修補脈衝RDsync_A而修補第一記憶庫資料RDgrp0及第二記憶庫資料RDgrp1以產生第一修補資料RDmux_A。可對第一讀取時脈信號RDsync0及第二讀取時脈信號RDsync1執行OR邏輯運算以產生第二資料修補脈衝RDsync_B。可回應於第二資料修補脈衝RDsync_B產生第二修補資料RDmux_B。
第一修補資料RDmux_A及由第二CRC產生器69所產生之第二CRC值RDmux_CRCB可用於產生第一CRC值RDmux_CRCA。第二修補資料RDmux_B及由第一CRC產生器59所產生之第一CRC值RDmux_CRCA可用於產生第二CRC值RDmux_CRCB。
第二資料修補脈衝RDsync_B可經過第二CRC產生器69之信號路徑以產生一延遲之第二資料修補脈衝RDsync_Btrvs。第一資料修補脈衝RDsync_A可經過第一CRC產生器59之信號路徑以產生一延遲之第一資料修補脈衝RDsync_Atrvs。
第一串列器58可回應於第一資料修補脈衝RDsync_A而以所要次序或替代地以預定次序排列第一修補資料RDmux_A，及/或回應於延遲之第二資料修補脈衝RDsync_Btrvs而以所要次序或替代地以預定次序排列第一CRC值以將針對第一修補資料RDmux_A之每8個位元的第一CRC位元CRC0及CRC1輸出至第一資料輸入/輸出襯墊DQ0及第二資料輸入/輸出襯墊DQ1。第二串列器68可回應於第二資料修補信號RDsync_B而以所要次序或替代地以預定次序排列第二修補資料RDmux_B，及/或回應於延遲之第一資料修補脈衝RDsync_Btrvs而以所要次序或替代地以預定次序排列第二CRC值以將針對第一修補資料RDmux_B之每8個位元的第二CRC位元CRC2及CRC3輸出至第三資料輸入/輸出襯墊DQ2及第四資料輸入/輸出襯墊DQ3。同樣地，可將針對修補資料之每8個位元的CRC位元CRC4至CRC7輸出至第五至第八資料輸入/輸出襯墊DQ4至DQ7。舉例而言，CRC位元CRC4至CRC7可與自安置於ODIC結構下方之第一記憶庫100C及100D以及第二記憶庫200C及200D所讀取之資料相關聯。
因此，第一記憶庫資料RDgrp0之128個位元可經過第一 至第八資料輸入/輸出襯墊DQ0至DQ7以產生系統碼，在每一系統碼中，將1個CRC位元指派給資料之每8個位元。舉例而言，可向第一記憶庫資料RDgrp0之128個位元指派16個CRC位元。
記憶體裝置10可回應於第一資料修補脈衝RDsync_A而串列輸出原始資料之8個位元，及/或回應於延遲之第二資料修補脈衝RDsync_Btrvs而輸出1個CRC位元，進而產生第一系統碼。記憶體裝置10可回應於第二資料修補脈衝RDsync_B而串列輸出原始資料之8個位元，及/或回應於延遲之第一資料修補脈衝RDsync_Atrvs而輸出1個CRC位元，進而產生第二系統碼。因此，在根據一實例實施例之記憶體裝置100中，由於在產生系統碼時獨立使用一用於原始資料之時脈信號及一用於同位位元之時脈信號，因此可減小讀取資料潛時。
儘管已在本說明書及圖中展示及描述實例實施例，但熟習此項技術者應瞭解可對所說明及/或描述之實例實施例進行改變而不脫離其原理及精神。
10‧‧‧記憶體裝置
20‧‧‧區域
30‧‧‧區域
40‧‧‧區域
52‧‧‧第一選擇部件
54‧‧‧第一資料修補部件
56‧‧‧第一資料修補脈衝產生器
58‧‧‧第一串列器
59‧‧‧第一CRC產生器
62‧‧‧第二選擇部件
64‧‧‧第二資料修補部件
66‧‧‧第二資料修補脈衝產生器
68‧‧‧第二串列器
69‧‧‧第二CRC產生器
100A‧‧‧記憶體單元陣列塊、第一記憶庫
100B‧‧‧記憶體單元陣列塊、第一記憶庫
100C‧‧‧記憶體單元陣列塊、第一記憶庫
100D‧‧‧記憶體單元陣列塊、第一記憶庫
200A‧‧‧記憶體單元陣列塊、第二記憶庫
200B‧‧‧記憶體單元陣列塊、第二記憶庫
200C‧‧‧記憶體單元陣列塊、第二記憶庫
200D‧‧‧記憶體單元陣列塊、第二記憶庫
BA0、BA1、A0－Ai‧‧‧位址信號輸入端子
CK‧‧‧時脈信號輸入端子
/CK‧‧‧時脈信號輸入端子
CKE、/CS、/RAS、 /CAS、/WE‧‧‧ 外部控制信號輸入端子
CRC0‧‧‧第一CRC位元
CRC1‧‧‧第二CRC位元
CRC2‧‧‧第三CRC位元
CRC3‧‧‧第四CRC位元
CRC4‧‧‧CRC位元
CRC5‧‧‧CRC位元
CRC6‧‧‧CRC位元
CRC7‧‧‧CRC位元
DQ0‧‧‧第一資料輸入/輸出襯墊
DQ1‧‧‧第二資料輸入/輸出襯墊
DQ2‧‧‧第三資料輸入/輸出襯墊
DQ3‧‧‧第四資料輸入/輸出襯墊
DQ4‧‧‧第五資料輸入/輸出襯墊
DQ5‧‧‧第六資料輸入/輸出襯墊
DQ6‧‧‧第七資料輸入/輸出襯墊
DQ7‧‧‧第八資料輸入/輸出襯墊
ICLK‧‧‧內部時脈信號
RD_BG0‧‧‧第一記憶庫讀取命令
RD_BG1‧‧‧第二記憶庫讀取命令
RDgrp0‧‧‧第一記憶庫資料
RDgrp1‧‧‧第二記憶庫資料
RDmux_A‧‧‧第一修補資料
RDmux_B‧‧‧第二修補資料
RDmux_CRCA‧‧‧第一CRC值
RDmux_CRCB‧‧‧第二CRC值
RDsync0‧‧‧第一讀取時脈信號
RDsync1‧‧‧第二讀取時脈信號
RDsync_A‧‧‧第一資料修補脈衝
RDsync_Atrvs‧‧‧延遲之第一資料修補脈衝
RDsync_B‧‧‧第二資料修補脈衝
RDsync_Btrvs‧‧‧延遲之第二資料修補脈衝
TxP0‧‧‧第一傳送線
TxP1‧‧‧第二傳送線
TxP2‧‧‧第三傳送線
TxP3‧‧‧第四傳送線
TxP4‧‧‧傳送線
TxP5‧‧‧傳送線
TxP6‧‧‧傳送線
TxP7‧‧‧傳送線
圖1為根據一實例實施例之一記憶體裝置之電路圖；及圖2為說明圖1中所說明之記憶體裝置之運算的實例時序圖。
10‧‧‧記憶體裝置
20‧‧‧區域
30‧‧‧區域
40‧‧‧區域
52‧‧‧第一選擇部件
54‧‧‧第一資料修補部件
56‧‧‧第一資料修補脈衝產生器
58‧‧‧第一串列器
59‧‧‧第一CRC產生器
62‧‧‧第二選擇部件
64‧‧‧第二資料修補部件
66‧‧‧第二資料修補脈衝產生器
68‧‧‧第二串列器
69‧‧‧第二CRC產生器
100A‧‧‧記憶體單元陣列塊、第一記憶庫
100B‧‧‧記憶體單元陣列塊、第一記憶庫
100C‧‧‧記憶體單元陣列塊、第一記憶庫
100D‧‧‧記憶體單元陣列塊、第一記 憶庫
200A‧‧‧記憶體單元陣列塊、第二記憶庫
200B‧‧‧記憶體單元陣列塊、第二記憶庫
200C‧‧‧記憶體單元陣列塊、第二記憶庫
200D‧‧‧記憶體單元陣列塊、第二記憶庫
BA0、BA1、A0－Ai‧‧‧位址信號輸入端子
CK‧‧‧時脈信號輸入端子
/CK‧‧‧時脈信號輸入端子
CKE、/cs、/RAS、/CAS、/WE‧‧‧ 外部控制信號輸入端子
CRC0‧‧‧第一CRC位元
CRC1‧‧‧第二CRC位元
CRC2‧‧‧第二CRC位元
CRC3‧‧‧第四CRC位元
CRC4‧‧‧CRC位元
CRC5‧‧‧CRC位元
CRC6‧‧‧CRC位元
CRC7‧‧‧CRC位元
DQ0‧‧‧第一資料輸入/輸出襯墊
DQ1‧‧‧第二資料輸入/輸出襯墊
DQ2‧‧‧第三資料輸入/輸出襯墊
DQ3‧‧‧第四資料輸入/輸出襯墊
DQ4‧‧‧第五資料輸入/輸出襯墊
DQ5‧‧‧第六資料輸入/輸出襯墊
DQ6‧‧‧第七資料輸入/輸出襯墊
DQ7‧‧‧第八資料輸入/輸出襯墊
ICLK‧‧‧內部時脈信號
RD_BG0‧‧‧第一記憶庫讀取命令
RD_BG1‧‧‧第二記憶庫讀取命令
RDgrp0‧‧‧第一記憶庫資料
RDgrp1‧‧‧第二記憶庫資料
RDmux_A‧‧‧第一修補資料
RDmux_B‧‧‧第二修補資料
RDmux_CRCA‧‧‧第一CRC值
RDmux_CRCB‧‧‧第二CRC值
RDsync0‧‧‧第一讀取時脈信號
RDsync1‧‧‧第二讀取時脈信號
RDsync_A‧‧‧第一資料修補脈衝
RDsync_Atrvs‧‧‧延遲之第一資料修補脈衝
RDsync_B‧‧‧第二資料修補脈衝
RDsync_Btrvs‧‧‧延遲之第二資料修補脈衝
TxP0‧‧‧第一傳送線
TxP1‧‧‧第二傳送線
TxP2‧‧‧第三傳送線
TxP3‧‧‧第四傳送線
TxP4‧‧‧傳送線
TxP5‧‧‧傳送線
TxP6‧‧‧傳送線
TxP7‧‧‧傳送線

Claims (22)

  1. 一種記憶體裝置，其包含：一記憶體核心塊；一資料修補部件，其經組態以回應於一第一讀取時脈信號而修補自該記憶體核心塊所讀取之平行資料；一循環冗餘檢查(CRC)產生部件，其經組態以回應於一第二讀取時脈信號而基於該平行資料產生一CRC碼，該第二讀取時脈信號自產生該第一讀取時脈信號時延遲一時間週期；及一串列器，其經組態以回應於該第一讀取時脈信號而將該平行資料轉換成串列資料，及針對該串列資料之若干位元以一次序排列該CRC碼以產生一系統碼。
  2. 如請求項1之記憶體裝置，其中該系統碼係經由該記憶體裝置之一資料輸入/輸出襯墊而輸出。
  3. 一種記憶體裝置，其包含：至少一第一記憶庫，其劃分為至少第一記憶體單元陣列塊與第二記憶體單元陣列塊兩者，該第一記憶體單元陣列塊包括在一第一記憶體核心塊中且該第二記憶體單元陣列塊包括在一第二記憶體核心塊中；一第一資料修補部件，其經組態以回應於一第一資料修補脈衝而修補自該第一記憶體核心塊所讀取之第一平行資料且將該第一平行資料輸出為第一修補資料；一第一循環冗餘檢查(CRC)產生器，其經組態以基於該第一修補資料及複數個第二CRC值產生複數個第一 CRC值；一第二資料修補部件，其經組態以回應於一第二資料修補脈衝而修補自該第二記憶體核心塊所讀取之第二平行資料且將該第二平行資料輸出為第二修補資料；一第二CRC產生器，其經組態以基於該第二修補資料及該複數個第一CRC值產生該複數個第二CRC值；一第一串列器，其經組態以回應於該第一資料修補脈衝而將該第一修補資料轉換成第一串列資料、回應於一延遲之第二資料修補脈衝而將該複數個第一CRC值轉換成複數個第一CRC位元，及針對該第一串列資料之若干位元以一次序排列該複數個第一CRC位元以產生一第一系統碼；及一第二串列器，其經組態以回應於該第二資料修補脈衝而將該第二修補資料轉換成第二串列資料、回應於一延遲之第一資料修補脈衝而將該複數個第二CRC值轉換成複數個第二CRC位元，及針對該第二串列資料之若干位元以一次序排列該複數個CRC位元以產生一第二系統碼。
  4. 如請求項3之記憶體裝置，其中該延遲之第二資料修補脈衝為一藉由使該第二資料修補脈衝經過該第二CRC產生器之一信號路徑而延遲的信號。
  5. 如請求項3之記憶體裝置，其中該延遲之第一資料修補脈衝為一藉由使該第一資料修補脈衝經過該第一CRC產生器之一信號路徑而延遲的信號。
  6. 如請求項3之記憶體裝置，其中該記憶體裝置具有一外部資料內部命令(ODIC)結構。
  7. 如請求項3之記憶體裝置，其中該第一串列器及該第二串列器各自連接至該記憶體裝置之一資料輸入/輸出襯墊以輸出該第一系統碼及該第二系統碼。
  8. 如請求項3之記憶體裝置，其進一步包含：至少兩個記憶體核心塊，其包括該第一記憶體核心塊及該第二記憶體核心塊，每一記憶體核心塊包括至少兩個記憶庫，該至少兩個記憶庫包括彼此分離之該第一記憶庫及一第二記憶庫；一第一選擇部件，其包括在該第一記憶體核心塊中且經組態以回應於一第一讀取時脈信號而選擇自該第一記憶庫所讀取的資料及回應於一第二讀取時脈信號而選擇自該第二記憶庫所讀取的資料；一第二選擇部件，其包括在該第二記憶體核心塊中且經組態以回應於該第一讀取時脈信號而選擇自該第一記憶庫所讀取的該資料及回應於該第二讀取時脈信號而選擇自該第二記憶庫所讀取的該資料；一第一資料修補脈衝產生部件，其經組態以回應於該第一讀取時脈信號及該第二讀取時脈信號而在該第一記憶體核心塊中產生該第一資料修補脈衝；一第二資料修補脈衝產生部件，其經組態以回應於該第一讀取時脈信號及該第二讀取時脈信號而在該第二記憶體核心塊中產生該第二資料修補脈衝。
  9. 如請求項8之記憶體裝置，其中該延遲之第二資料修補脈衝為一藉由使該第二資料修補脈衝經過該第二CRC產生器之一信號路徑而延遲的信號。
  10. 如請求項8之記憶體裝置，其中該延遲之第一資料修補脈衝為一藉由使該第一資料修補脈衝經過該第一CRC產生器之一信號路徑而延遲的信號。
  11. 如請求項8之記憶體裝置，其中該記憶體裝置具有一外部資料內部命令(ODIC)結構。
  12. 如請求項8之記憶體裝置，其中該第一串列器及該第二串列器與該記憶體裝置之兩個資料輸入/輸出襯墊連接以輸出該第一系統碼及該第二系統碼。
  13. 一種用於產生系統碼之方法，其包含：回應於一第一讀取時脈信號而修補自一記憶體核心塊所讀取之平行資料；產生一自產生該第一讀取時脈信號時延遲一時間週期之第二讀取時脈信號；回應於該第二讀取時脈信號而基於該平行資料產生CRC碼；及回應於該第一讀取時脈信號而將平行資料轉換成串列資料，且針對該串列資料之若干位元以一次序排列該CRC碼以產生一系統碼。
  14. 如請求項13之方法，其中該系統碼係經由該記憶體裝置之一資料輸入/輸出襯墊而輸出。
  15. 一種用於產生系統碼之方法，其包含： 回應於一第一資料修補脈衝而修補自一第一記憶體核心塊所讀取之第一平行資料及將該第一平行資料輸出為第一修補資料，該第一記憶體核心塊包括一第一記憶體單元陣列塊，該第一記憶體單元陣列塊包括在劃分為該第一記憶體單元陣列塊與一第二記憶體單元陣列塊兩者之至少一第一記憶庫中，該第二記憶體單元陣列塊包括在一第二記憶體核心塊中；回應於一第二資料修補脈衝而修補自該第二記憶體核心塊所讀取之第二平行資料及將該第二平行資料輸出為第二修補資料；基於該第一修補資料及複數個第二CRC值而產生複數個第一CRC值；基於該第二修補資料及該複數個第一CRC值而產生該複數個第二CRC值；回應於該第一資料修補脈衝而將該第一修補資料轉換成第一串列資料、回應於一延遲之第二資料修補脈衝而將該複數個第一CRC值轉換成複數個第一CRC位元，針對該第一串列資料之若干位元以一次序排列該複數個第一CRC位元以產生一第一系統碼；及回應於該第二資料修補脈衝而將該第二修補資料轉換成第二串列資料、回應於一延遲之第一資料修補脈衝而將該複數個第二CRC值轉換成複數個第二CRC位元，及針對該第二串列資料之若干位元以一次序排列該複數個第二CRC位元以產生一第二系統碼。
  16. 如請求項15之方法，其中該延遲之第二資料修補脈衝為一藉由使該第二資料修補脈衝經過一用於產生該複數個第二CRC值之信號路徑而延遲的信號。
  17. 如請求項15之方法，其中該延遲之第一資料修補脈衝為一藉由使該第一資料修補脈衝經過一用於產生該複數個第一CRC值之信號路徑而延遲的信號。
  18. 如請求項15之方法，其中該第一系統碼及該第二系統碼分別輸出至該記憶體裝置之兩個資料輸入/輸出襯墊。
  19. 如請求項15之方法，其進一步包含：回應於一第一讀取時脈信號而在該第一記憶體核心塊中選擇自該第一記憶庫所讀取的資料，及回應於一第二讀取時脈信號而選擇自一第二記憶庫所讀取的資料，該第一記憶體核心塊為包括該第一記憶體核心塊及該第二記憶體核心塊之至少兩個記憶體核心塊中之一者，每一記憶體核心塊包括至少兩個記憶庫，該至少兩個記憶庫包括該第一記憶庫及該第二記憶庫；回應於該第一讀取時脈信號而在該第二記憶體核心塊中選擇自該第一記憶庫所讀取的該資料，及回應於該第二讀取時脈信號而選擇自該第二記憶庫所讀取的該資料；回應於該第一讀取時脈信號及該第二讀取時脈信號而在該第一記憶體核心塊中產生該第一資料修補脈衝；回應於該第一讀取時脈信號及該第二讀取時脈信號而在該第二記憶體核心塊中產生該第二資料修補脈衝。
  20. 如請求項19之方法，其中該延遲之第二資料修補脈衝為一藉由使該第二資料修補脈衝經過一用於產生該複數個第二CRC值之信號路徑而延遲的信號。
  21. 如請求項19之方法，其中該延遲之第一資料修補脈衝為一藉由使該第一資料修補脈衝經過一用於產生該複數個第一CRC值之信號路徑而延遲的信號。
  22. 如請求項19之方法，其中該第一系統碼及該第二系統碼係經由該記憶體裝置之兩個資料輸入/輸出襯墊而輸出。
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