KR20120045366A - 3차원 적층 반도체 집적회로 및 그 ｔｓｖ 리패어 방법 - Google Patents

3차원 적층 반도체 집적회로 및 그 ｔｓｖ 리패어 방법 Download PDF

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Abstract

3차원 적층 반도체 집적회로는 복수의 칩들이 복수의 TSV(Through Silicon Via)에 의해 연결된 3차원 적층 반도체 집적회로로서, 복수의 칩 중에서 제 1 칩이 복수의 TSV 중에서 불량이 발생한 TSV를 검출하여 리패어하고 그에 따른 리패어 정보를 나머지 칩들로 전송하며, 제 1 칩을 제외한 나머지 칩들이 리패어 정보에 응답하여 상기 불량이 발생한 TSV를 리패어하도록 구성된다.

Description

3차원 적층 반도체 집적회로 및 그 ＴＳＶ 리패어 방법{THREE DIMENSIONAL STACKED SEMICONDUCTOR INTEGRATED CIRCUIT AND TSV REPAIR METHOD OF THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 3차원 적층 반도체 집적회로 및 그 TSV 리패어 방법에 관한 것이다.
반도체 회로의 집적도를 높이기 위해, 단일 패키지 내에 복수의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3차원 적층 반도체 집적회로가 개발되었다.
최근에는 적층된 복수의 칩을 TSV(Through Silicon Via)를 이용하여 전기적으로 연결하는 방식이 사용되어오고 있다.
도 1에 도시된 바와 같이, 3차원 적층 반도체 집적회로(1)는 기판(2) 상부에 복수의 칩(CHIP0 ~ CHIP3)이 적층되며, 복수의 칩(CHIP0 ~ CHIP3)들이 복수의 TSV에 의해 연결된 구조를 갖는다.
복수의 칩(CHIP0 ~ CHIP3)들이 복수의 TSV를 통해 데이터, 어드레스, 커맨드 등의 다양한 신호들을 공통 입력 받을 수 있도록 한다. 그러나, 상기 TSV에는 다양한 불량이 발생할 수 있다. 예를 들어, 상기 불량에는 TSV 내부에 전도물질이 완전히 채워지지 못해 발생하는 보이드(Void), 칩이 휘어지거나 범프(Bump) 물질이 이동하여 발생하는 범프 컨택트 페일(Bump Contact Fail) 및 TSV 자체의 균열(Crack) 등이 있을 수 있다.
앞서 살펴본 바와 같이, TSV는 복수의 칩을 전기적으로 연결시키기 때문에, 불량이 발생하여 TSV가 중간에 끊기는(Open) 경우 TSV로서 정상적인 기능을 발휘하지 못하게 된다. 따라서 테스트를 통해 TSV의 불량 여부를 검출해야 한다.
종래의 기술에 따르면, 외부 장비를 사용하여 각 TSV를 모니터링하고, 관련 테스트 데이터를 저장하는 방식으로 테스트를 수행하였으며, 별도의 프로그램을 이용하여 불량이 발생한 TSV를 리패어(Repair) 하였다.
그러나 이와 같은 방식은 테스트 및 리패어에 너무 많은 시간이 소요되고, 외부 장비에서 사용 가능한 채널 및 테스트 관련 데이터를 저장하기 위한 메모리의 한계로 인하여 한 번에 동시 테스트할 수 있는 패키지의 수가 제한되는 문제점이 있다.
본 발명의 실시예는 테스트 시간을 줄이는 것은 물론이고, 자체적인 리패어도 가능하도록 한 3차원 적층 반도체 집적회로 및 그 TSV 리패어 방법을 제공하고자 한다.
본 발명의 실시예는 복수의 칩들이 복수의 TSV(Through Silicon Via)에 의해 연결된 3차원 적층 반도체 집적회로로서, 복수의 칩 중에서 제 1 칩이 복수의 TSV 중에서 불량이 발생한 TSV를 검출하여 리패어하고 그에 따른 리패어 정보를 나머지 칩들로 전송하며, 제 1 칩을 제외한 나머지 칩들이 리패어 정보에 응답하여 상기 불량이 발생한 TSV를 리패어하도록 구성됨을 특징으로 한다.
본 발명의 실시예는 복수의 칩들이 복수의 TSV(Through Silicon Via)에 의해 연결된 3차원 적층 반도체 집적회로의 TSV 리패어 방법으로서, 복수의 칩 중에서 제 1 칩이 복수의 TSV 중에서 불량이 발생한 TSV를 검출하는 단계; 제 1 칩이 불량이 발생한 TSV를 리패어하고 그에 따른 리패어 정보를 나머지 칩들로 전송하는 단계; 및 제 1 칩을 제외한 나머지 칩들이 리패어 정보에 응답하여 불량이 발생한 TSV를 리패어하는 단계를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 자동 방식으로 복수의 TSV를 테스트함으로써 테스트 시간을 줄일 수 있고, 외부 모니터링 등의 과정이 필요 없으므로, 종래에 비해 많은 수의 패키지를 동시에 테스트할 수 있다.
또한 테스트 결과에 따라 생성한 리패어 신호를 이용하여 불량이 발생한 TSV를 리던던트(Redundant) TSV로 대체할 수 있다.
도 1은 일반적인 3차원 적층 반도체 집적회로(1)의 단면도,
도 2는 본 발명의 실시예에 다른 3차원 적층 반도체 집적회로(100)의 블록도,
도 3은 도 2의 테스트 블록(200)의 구성을 나타낸 블록도,
도 4는 도 3의 비교부(210)의 회로도,
도 5는 도 3의 검출부(220)의 구성을 나타낸 블록도,
도 6은 도 5의 단위 검출 유닛(221)의 회로도,
도 7은 본 발명의 실시예에 따른 테스트 동작 타이밍도,
도 8은 도 3의 리패어 신호 발생부(230)의 회로도,
도 9는 도 2의 송/수신부(RX/TX)(400)의 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)는 복수의 칩(CHIP0 ~ CHIP3)이 적층되며, 복수의 칩(CHIP0 ~ CHIP3)들이 복수의 TSV에 의해 연결된 구조를 갖는다.
복수의 칩(CHIP0 ~ CHIP3)들이 복수의 TSV를 통해 데이터, 어드레스, 커맨드 등의 다양한 신호들을 공통 입력 받을 수 있도록 한다.
이때 복수의 칩(CHIP0 ~ CHIP3)들을 마스터(MASTER)와 슬레이브(SLAVE)로 구성할 수 있다.
본 발명의 실시예는 칩(CHIP0)을 마스터로, 나머지 칩들(CHIP1 ~ CHIP3)을 슬레이브로 구성한 예를 든 것이다. 이하, 칩(CHIP0)을 마스터로, 칩(CHIP3)을 슬레이브로 칭하기로 한다.
모든 슬레이브(CHIP1 ~ CHIP3)는 동일하게 구성할 수 있다.
복수의 TSV는 데이터, 어드레스, 커맨드 등의 다양한 신호들을 전송하기 위해 사용되는 노멀(Normal) TSV 이외에 불량이 발생한 TSV를 대체하기 위한 리던던트(Redundant) TSV를 포함한다.
마스터는 테스트 신호(TMTSV_EN)에 응답하여 복수의 TSV 각각을 통해 흐르는 전류량을 이용하여 불량이 발생한 TSV를 검출하고, 그 검출 결과에 따라 생성한 리패어 정보에 응답하여 불량이 발생한 TSV를 정상 TSV로 대체하도록 구성된다.
마스터는 리패어 정보를 복수의 TSV 중에서 불량이 발생하지 않은 TSV를 통해 슬레이브로 전송하도록 구성된다.
마스터는 리패어 정보를 복수의 TSV 중에서 불량이 발생한 TSV 다음 순번의 정상 TSV를 통해 슬레이브로 전송하도록 구성된다.
이때 마스터는 리패어 정보로서, 복수의 신호 비트(bit)로 이루어진 리패어 신호(SEL<0:N-1>)를 사용하며, 리패어 신호(SEL<0:N-1>)를 인코딩한 인코딩 신호(SEL_ENC)를 불량이 발생한 TSV 다음 순번의 정상 TSV를 통해 슬레이브로 전송하도록 구성된다.
마스터는 테스트 블록(200), 인코더(300) 및 송/수신부(RX/TX)(400)를 포함한다.
테스트 블록(200)은 클럭 신호(CLK), 펄스 신호(TRIGIN), 리셋 신호(RST), 기준 전압(VREF) 및 복수의 TSV 각각을 통해 흐르는 전류(iTSV<0:N>)를 입력 받아 불량이 발생한 TSV를 검출하고, 그 검출 결과에 따라 리패어 신호(SEL<0:N-1>)를 생성한다.
이때 펄스 신호(TRIGIN)는 테스트 동작을 시작시키기 위한 신호로서, 1tCK 만큼의 펄스 폭을 가지도록 생성된 신호로서, 외부에서 제공 받거나, 내부의 펄스 발생기(도시 생략)를 통해 생성할 수 있다.
인코더(300)는 리패어 신호(SEL<0:N-1>)를 인코딩하여 인코딩 신호(SEL_ENC)를 생성한다.
인코더(300)는 인코딩 신호(SEL_ENC)를 데이터 전송을 위해 사용되는 글로벌 라인(GIO)을 통해 전송할 수 있다.
테스트 블록(200) 및 인코더(300)는 테스트 신호(TMTSV_EN)의 활성화 구간 동안 동작하도록 구성된다.
송/수신부(400)는 리패어 신호(SEL<0:N-1>)에 따라 불량이 발생한 TSV를 정상 TSV로 대체한 이후, 인코딩 신호(SEL_ENC)를 글로벌 라인(GIO)과 연결된 TSV를 통해 전송하도록 구성된다.
이때 인코딩 신호(SEL_ENC)는 리패어 신호(SEL<0:N-1>)가 인코더(330)를 경유하여 생성된 신호이다. 따라서 리패어 신호(SEL<0:N-1>)에 의해 송/수신부(400)의 TSV 대체가 이루어진 이후에, 인코딩 신호(SEL_ENC)가 송/수신부(400)에 입력된다.
슬레이브는 복수의 TSV에 전류를 공급하고, 리패어 정보 즉, 인코딩 신호(SEL_ENC)에 응답하여 불량이 발생한 TSV를 정상 TSV로 대체하도록 구성된다.
슬레이브는 인코딩 신호(SEL_ENC)를 디코딩하여 복원한 리패어 신호(SEL<0:N-1>)에 응답하여 불량이 발생한 TSV를 정상 TSV로 대체하도록 구성된다.
슬레이브는 외부의 전류원을 연결하기 위한 패드(Pad)(도시 생략)를 구비한다.
슬레이브는 송/수신부(500), 디코더(600) 및 메모리 블록(700)을 포함한다.
송/수신부(500)는 마스터의 송/수신부(400)와 동일하게 구성할 수 있다. 송/수신부(500)는 인코딩 신호(SEL_ENC)를 수신하여 글로벌 라인(GIO)으로 전송하도록 구성된다.
송/수신부(500)는 인코딩 신호(SEL_ENC)를 글로벌 라인(GIO)으로 전송한 이후, 리패어 신호(SEL<0:N-1>)에 응답하여 불량이 발생한 TSV를 정상 TSV로 대체하도록 구성된다.
디코더(600)는 테스트 신호(TMTSV_EN)의 활성화 구간 동안 글로벌 라인(GIO)을 통해 입력된 인코딩 신호(SEL_ENC)를 리패어 신호(SEL<0:N-1>)로서 복원하여 송/수신부(500)에 제공하도록 구성된다.
메모리 블록(700)은 테스트 신호(TMTSV_EN)의 활성화 구간 동안 데이터 기록이 차단되도록 구성된다.
도 3에 도시된 바와 같이, 테스트 블록(200)은 비교부(210), 검출부(220) 및 리패어 신호 발생부(230)를 포함한다. 또한 반전된 리셋 신호(RSTB)를 생성하기 위한 인버터(IV1)를 포함한다.
비교부(210)는 테스트 신호(TMTSV_EN)에 응답하여 전류 신호(TSV_IN)와 기준 전압(VREF)을 비교하여 비교 신호(REPON)를 생성하도록 구성된다.
비교부(210)는 테스트 신호(TMTSV_EN)가 비 활성화된 경우, 전류 신호(TSV_IN)를 출력 신호(TSV_OUT)로서 패드를 통해 외부로 출력하도록 구성된다.
즉, 본 발명의 실시예는 전류 신호(TSV_IN)를 출력 신호(TSV_OUT)로서 패드를 통해 외부로 출력함으로써 필요에 따라 외부에서 TSV 테스트를 수행할 수 있도록 한다.
검출부(220)는 펄스 신호(TRIGIN)에 따라 복수의 TSV를 통해 흐르는 전류(iTSV<0:N>)를 순차적으로 입력 받아 전류 신호(TSV_IN)로서 비교부(210)에 제공하고, 비교 신호(REPON)와 리셋 신호(RST)에 응답하여 불량이 발생한 TSV를 정의하기 위한 검출 신호(SELF<0:N-1>)를 생성하도록 구성된다.
리패어 신호 발생부(230)는 검출 신호(SELF<0:N-1>)에 응답하여 리패어 신호(SEL<0:N-1>)를 생성하도록 구성된다.
도 4에 도시된 바와 같이, 비교부(210)는 타이밍 제어 로직(211), 스위칭 로직(212) 및 비교기(213)를 포함한다.
타이밍 제어 로직(211)은 복수의 인버터(IV11, IV12) 및 낸드 게이트(ND11)를 포함한다.
테스트 신호(TMTSV_EN)와 제 2 클럭 신호(CLK2)를 입력 받아 반전된 테스트 신호(TMTSV_ENB) 및 제 3 클럭 신호(CLKD)를 생성한다.
이때 제 2 클럭 신호(CLK2)는 클럭 신호(CLK)를 3/4 위상만큼 뒤로 시프트(Shift) 시킨 신호이다.
제 3 클럭 신호(CLKD)는 제 2 클럭 신호(CLK2)와 테스트 신호(TMTSV_EN)를 논리곱한 신호이다.
스위칭 로직(212)은 복수의 패스 게이트(PG11, PG12)를 포함한다.
스위칭 로직(212)은 테스트 신호(TMTSV_EN)가 활성화된 경우 전류 신호(TSV_IN)를 비교기(213)로 입력 시키고, 테스트 신호(TMTSV_EN)가 비 활성화된 경우 전류 신호(TSV_IN)를 출력 신호(TSV_OUT)로서 패드를 통해 외부로 출력한다.
비교기(213)는 복수의 저항(R11, R12), 복수의 패스 게이트(PG13, PG14), 복수의 트랜지스터(M11, M12), 복수의 인버터(IV13, IV14) 및 낸드 게이트(ND12)를 포함한다.
비교기(213)는 테스트 신호(TMTSV_EN)가 활성화된 구간 동안 전류 신호(TSV_IN)를 저항을 통해 변환한 전압(DET)과 기준 전압(VREF)을 비교하여 비교 신호(REPON)를 생성한다. 이때 비교기(213)는 비교 신호(REPON)를 제 3 클럭 신호(CLKD)와 동기시켜 출력한다.
도 5에 도시된 바와 같이, 검출부(220)는 복수의 단위 검출 유닛(221)을 포함한다.
복수의 단위 검출 유닛(221)은 동일하게 구성할 수 있다.
복수의 단위 검출 유닛(221)은 클럭 신호(CLK), 리셋 신호(RST), 반전된 리셋 신호(RSTB), 비교 신호(REPON)를 공통적으로 입력 받고, 복수의 TSV 각각을 통해 흐르는 전류(iTSV<0:N>)를 각각 입력 받는다.
또한 단위 검출 유닛(221) 중에서 최초의 단위 검출 유닛 즉, 0번 TSV를 통해 흐르는 전류(iTSV<0>)를 입력 받는 단위 검출 유닛이 펄스 신호(TRIGIN)를 단자(TD)를 통해 입력 받는다. 그리고 펄스 신호(TRIGIN)를 이용하여 생성한 검출 주기 신호(FO)를 다음 단의 단위 검출 유닛의 단자(TD)에 제공한다.
복수의 단위 검출 유닛(221)의 전류 신호(TSV_IN) 출력단이 공통 연결된다.
이때 본 발명의 실시예에서 전류 신호(TSV_IN)는 정해진 타이밍 차이를 두고 각각의 단위 검출 유닛(221)에서 출력되므로 전류 신호(TSV_IN) 출력단을 공통 연결하는 것이 가능하다.
복수의 단위 검출 유닛(221)은 검출 주기 신호(FO)의 하이 레벨 구간 동안 비교 신호(REPON)가 활성화되는 경우 검출 신호(SELF<0:N-1>)를 활성화시키도록 구성된다.
복수의 단위 검출 유닛(221)은 리셋 신호(RST)의 활성화에 응답하여 검출 신호(SELF<0:N-1>)를 리셋 즉, 비 활성화시키도록 구성된다.
도 6에 도시된 바와 같이, 전류(iTSV<0>)를 입력 받는 단위 검출 유닛(221)은 D 플립플롭(222), 래치(223) 및 패스 게이트(PG21)를 포함한다.
D 플립플롭(222)은 단자(TD)를 통해 입력 받은 펄스 신호(TRIGIN)를 클럭 신호(CLK)의 라이징 엣지에 래치하고 클럭 신호(CLK)의 폴링 엣지에 검출 주기 신호(FO)로서 출력한다.
래치(223)는 낸드 게이트(ND21), 복수의 노아 게이트(NR21, NR22) 및 복수의 인버터(IV21, IV22)를 포함한다.
래치(223)는 검출 주기 신호(FO)의 하이 레벨 구간 동안 비교 신호(REPON)가 하이 레벨이면 검출 신호(SELF<0>)를 하이 레벨로 출력하고, 리셋 신호(RST)가 하이 레벨로 입력되면 검출 신호(SELF<0>)를 로우 레벨로 천이시킨다.
패스 게이트(PG21)는 검출 주기 신호(FO)의 하이 레벨 구간 동안 전류(iTSV<0>)를 전류 신호(TSV_IN)로서 비교부(210)에 제공한다.
이와 같이 구성된 비교부(210 및 검출부(220)의 동작을 도 7을 참조하여 설명하면 다음과 같다.
테스트 모드로 진입하여 테스트 신호(TMTSV_EN)가 활성화되고, 도 2의 최상위 슬레이브(CHIP3)의 패드를 통해 전류원이 연결된다.
이후, 도 6의 단위 검출 유닛(221)이 펄스 신호(TRIGIN)에 응답하여 검출 주기 신호(FO)를 생성한다.
검출 주기 신호(FO)의 활성화 구간 마다, 복수의 TSV 각각을 통해 흐르는 전류(iTSV<0:N>)가 순차적으로 비교부(220)에 제공된다.
테스트 신호(TMTSV_EN)가 활성화된 상태이므로 전류 신호(TSV_IN)가 비교기(213)에 제공된다.
비교기(213)는 전류 신호(TSV_IN)를 변환한 전압(DET)과 기준 전압(VREF)을 비교하여 비교 신호(REPON)를 생성한다.
즉, 비교기(213)는 복수의 TSV를 통해 흐르는 전류(iTSV<0:N>) 각각에 따라 생성된 전류 신호(TSV_IN)를 변환한 전압(DET)들과 기준 전압(VREF)을 순차적으로 비교하여 비교 신호(REPON)를 생성한다.
이때 도 7과 같이, 전류 신호(TSV_IN)에 해당하는 TSV가 단락(Short) 상태일 경우 전류 신호(TSV_IN)의 전류량은 검출 주기 신호(FO)의 활성화에 응답하여 증가하고, TSV가 오픈(Open) 상태일 경우 전류 신호(TSV_IN)의 전류량은 검출 주기 신호(FO)의 활성화에 응답하여 감소할 것이다.
즉, TSV가 단락(Short) 상태일 경우 전류 신호(TSV_IN)를 변환한 전압(DET)은 기준 전압(VREF)에 비해 높을 것이고, TSV가 오픈(Open) 상태일 경우 전압(DET)은 기준 전압(VREF)에 비해 낮을 것이다.
따라서 단락 상태의 TSV에 해당하는 비교 신호(REPON)는 로우 레벨이 되고, 오픈 상태의 TSV에 해당하는 비교 신호(REPON)는 하이 레벨이 된다.
결국, 검출 신호(SELF<0:N-1>) 중에서 오픈된 TSV를 테스트함에 따라 생성된 검출 신호(SELF<i>)가 하이 레벨로 활성화된다.
도 8에 도시된 바와 같이, 리패어 신호 발생부(230)는 복수의 노아 게이트(NR31 ~ NR_N-1) 및 복수의 인버터(IV31 ~ IV_N-1)를 포함한다.
리패어 신호 발생부(230)는 검출 신호(SELF<0:N-1>) 중에서 활성화된 신호 비트 이후에 해당하는 리패어 신호(SEL<0:N-1>)를 하이 레벨로 출력하도록 구성된다.
예를 들어, 리패어 신호 발생부(230)는 검출 신호(SELF<1>)가 활성화 된 경우, 리패어 신호(SEL<1:N-1>)를 하이 레벨로 출력한다.
도 9에 도시된 바와 같이, 송/수신부(400)는 송/수신부(400)는 송신부(TX)와 수신부(RX)를 포함한다.
송신부(TX)와 수신부(RX)는 각각 복수의 스위치(SW<0:N-1>)를 포함한다. 이때 복수의 스위치(SW<0:N-1>)는 다중화기(MUX)로 구성할 수 있다.
송신부(TX)는 리패어 신호(SEL<0:N-1>)에 응답하여 입력 신호 예를 들어, 데이터를 인접한 두 개의 TSV 중에서 어느 하나를 통해 전송하도록 구성된다.
예를 들어, 송신부(TX)의 스위치(SW<0>)는 리패어 신호(SEL<0>)에 따라 글로벌 라인(GIO<0:1>)과 연결된 두 개의 TSV 중에서 어느 하나를 통해 데이터를 전송한다.
수신부(RX)는 리패어 신호(SEL<0:N-1>)에 응답하여 인접한 두 개의 TSV를 통해 전송되는 신호 중에서 어느 하나를 입력 받도록 구성된다.
예를 들어, 수신부(RX)의 스위치(SW<0>)는 리패어 신호(SEL<0>)에 따라 글로벌 라인(GIO<0:1>)과 연결된 두 개의 TSV 중에서 어느 하나를 통해 전송되는 데이터를 입력 받는다.
이하, 본 발명의 실시예에 따른 테스트 동작을 설명하면 다음과 같다.
예를 들어, 0번 TSV가 오픈 된 것으로 가정한다.
도 2의 테스트 블록(200)이 0번 TSV의 오픈을 검출하여 그에 따른 리패어 신호(SEL<0:N-1>)를 출력한다. 예를 들어, N이 3이라면, 리패어 신호(SEL<0:2>)를 '111'로 출력한다.
이때 도 6을 참조하면, 0번 TSV에 따른 전류(iTSV<0>)에 따른 전류 신호(TSV_IN)를 변환한 전압(DET)의 레벨이 기준 전압(VREF)에 비해 낮으므로 검출 신호(SELF<0:2>) 중에서 첫 번째 신호 비트(SELF<0>)가 하이 레벨로 나머지 신호 비트들(SELF<1:2>)은 로우 레벨로 출력된다.
그리고 도 8을 참조하면, 검출 신호(SELF<0>)가 하이 레벨이므로 리패어 신호(SEL<0:2>)가 '111'로 출력된다.
리패어 신호(SEL<0:N-1>)에 따라 송/수신부(400)는 불량이 발생한 TSV를 정상 TSV로 대체한다.
도 9를 참조하면, 리패어 신호(SEL<0:N-1>) 즉, '111'에 따라 송/수신부(400)의 송신부(TX)의 복수의 스위치(SW<0:N-1>)와 TSV 들과의 연결상태가 전환된다.
즉, 스위치(SW<0>)가 리패어 신호(SEL<0>)가 '1'로 출력됨에 따라 0번 TSV 대신에 1번 TSV를 통해 데이터를 출력한다.
마찬가지로 스위치(SW<1:N-1>)가 리패어 신호(SEL<1:N-1>)가 모두 '1'로 출력됨에 따라 1 ~ N-1번에 해당하는 TSV들 대신에 2 ~ N번에 해당하는 TSV들을 통해 데이터를 출력한다.
이때 N번 TSV는 리던던트 TSV가 될 수 있다.
수신부(RX)의 복수의 스위치(SW<0:N-1>)와 TSV 들과의 연결상태 또한 송신부(TX)와 동일한 방식으로 전환된다.
한편, 인코더(300)는 리패어 신호(SEL<0:N-1>)를 인코딩하여 인코딩 신호(SEL_ENC)를 생성한다.
이때 인코딩 신호(SEL_ENC)는 글로벌 라인(GIO)을 통해 전송할 수 있다.
만약, 글로벌 라인(GIO)에 해당하는 TSV 들 중에서 불량이 있다면, 인코딩 신호(SEL_ENC)는 불량이 발생한 TSV 다음 순번의 TSV에 해당하는 글로벌 라인(GIO<i>)을 통해 전송되는 신호 비트 만이 하이 레벨인 신호로 인코딩될 수 있다.
예를 들어, 8개의 글로벌 라인 중에서 3번 글로벌 라인에 해당하는 TSV가 불량이라면, 인코딩 신호(SEL_ENC)는 4번 글로벌 라인에 해당하는 신호 비트 만이 하이 레벨인 신호 '00010000'가 될 수 있다.
만약, 글로벌 라인(GIO)에 해당하는 TSV 들 이외의 TSV에 불량이 있다면, 불량이 발생한 TSV의 순번을 8개의 글로벌 라인에 해당하는 8비트의 신호로 인코딩할 수 있다.
이와 같이, 리패어 신호(SEL<0:N-1>)에 의해 TSV 대체가 완료된 송/수신부(400)가 인코딩 신호(SEL_ENC)를 상술한 방식으로 글로벌 라인을 통해 전송한다.
이어서, 슬레이브의 송/수신부(500)를 통해 수신된 인코딩 신호(SEL_ENC)가 내부의 글로벌 라인(GIO)을 통해 전송된다.
디코더(600)가 인코딩 신호(SEL_ENC)를 복원 즉, 디코딩하여 리패어 신호(SEL<0:N-1>)를 생성한다.
디코더(600)는 테스트 신호(TMTSV_EN)의 활성화 구간 동안 동작하는 반면, 메모리 블록(700)은 테스트 신호(TMTSV_EN)의 활성화 구간 동안 데이터 입력이 차단된다.
즉, 인코딩 신호(SEL_ENC)는 글로벌 라인(GIO)을 통해 전송된 것이지만, 실제 데이터는 아니므로 테스트 신호(TMTSV_EN)를 이용하여 메모리 블록(700)에 기록되는 것을 방지한 것이다.
디코더(700)에서 출력된 리패어 신호(SEL<0:N-1>)에 따라 송/수신부(500)가 불량 TSV를 정상 TSV로 대체한다.
상술한 바와 같이, TSV 리페어 동작이 완료된 이후, 테스트 신호(TMTSV_EN)는 비 활성화되고, 정상 동작 모드로 전환된다. 또한 최상위 슬레이브와 전류원의 연결도 해제된다.
따라서 인코더(300) 및 디코더(600)의 동작이 중지되고, 마스터와 슬레이브가 리패어된 TSV를 통해 정상적인 데이터, 커맨드 또는 어드레스 등을 송/수신한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (23)

  1. 복수의 칩들이 복수의 TSV(Through Silicon Via)에 의해 연결된 3차원 적층 반도체 집적회로로서,
    상기 복수의 칩 중에서 제 1 칩이 상기 복수의 TSV 중에서 불량이 발생한 TSV를 검출하여 리패어하고 그에 따른 리패어 정보를 나머지 칩들로 전송하며,
    상기 제 1 칩을 제외한 나머지 칩들이 상기 리패어 정보에 응답하여 상기 불량이 발생한 TSV를 리패어하도록 구성되는 3차원 적층 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제 1 칩은 상기 리패어 정보를 상기 복수의 TSV 중에서 불량이 발생하지 않은 TSV를 통해 상기 나머지 칩들로 전송하도록 구성되는 3차원 적층 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 제 1 칩은 상기 리패어 정보를 상기 불량이 발생한 TSV 다음 순번의 TSV를 통해 상기 나머지 칩들로 전송하도록 구성되는 3차원 적층 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 리패어 정보가 데이터 전송을 위해 사용되는 TSV들을 통해 전송되도록 구성되는 3차원 적층 반도체 집적회로.
  5. 제 1 항에 있어서,
    상기 제 1 칩은
    상기 복수의 TSV 각각을 통해 흐르는 전류를 입력 받아 불량이 발생한 TSV를 검출하고, 그 검출 결과에 따라 리패어 신호를 생성하도록 구성된 테스트 블록,
    상기 리패어 신호를 인코딩하여 인코딩 신호를 생성하도록 구성된 인코더, 및
    상기 리패어 신호에 따라 불량이 발생한 TSV를 정상 TSV로 대체한 이후, 상기 인코딩 신호를 상기 나머지 칩들로 전송하도록 구성된 송/수신부를 포함하는 3차원 적층 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 테스트 블록 및 상기 인코더는 테스트 신호의 활성화 구간 동안 동작하도록 구성되는 3차원 적층 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 테스트 블록은
    상기 테스트 신호의 활성화에 응답하여 전류 신호를 변환한 전압과 기준 전압을 비교하여 비교 신호를 생성하도록 구성된 비교부,
    펄스 신호에 따라 복수의 TSV를 통해 흐르는 전류를 순차적으로 입력 받아 상기 전류 신호로서 출력하고, 상기 비교 신호에 응답하여 불량이 발생한 TSV를 정의하기 위한 검출 신호를 생성하도록 구성된 검출부, 및
    상기 검출 신호에 응답하여 상기 리패어 신호를 생성하도록 구성된 리패어 신호 발생부를 포함하는 3차원 적층 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 비교부는 상기 테스트 신호가 비 활성화된 경우, 상기 전류 신호를 상기 제 1 칩의 외부로 출력하도록 구성되는 3차원 적층 반도체 집적회로.
  9. 제 7 항에 있어서,
    상기 검출부는
    검출 주기 신호의 활성화 구간 동안 상기 비교 신호가 활성화되는 경우 상기 검출 신호를 활성화시키도록 구성되는 3차원 적층 반도체 집적회로.
  10. 제 7 항에 있어서,
    상기 리패어 신호 발생부는 상기 검출 신호의 신호 비트들 중에서 활성화된 신호 비트 이후에 해당하는 상기 리패어 신호의 신호 비트들을 활성화시키도록 구성되는 3차원 적층 반도체 집적회로.
  11. 제 5 항에 있어서,
    상기 송/수신부는
    상기 리패어 신호에 응답하여 입력 신호를 인접한 두 개의 TSV 중에서 어느 하나를 통해 전송하도록 구성된 송신부, 및
    상기 리패어 신호에 응답하여 인접한 두 개의 TSV를 통해 전송되는 신호 중에서 하나를 입력 받도록 구성된 수신부를 포함하는 3차원 적층 반도체 집적회로.
  12. 제 1 항에 있어서,
    상기 나머지 칩들 중에서 최상위에 적층된 제 2 칩이 상기 복수의 TSV에 전류를 공급하도록 구성되는 3차원 적층 반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 제 2 칩에
    외부의 전류원을 연결하기 위한 패드(Pad)가 구비되는 3차원 적층 반도체 집적회로.
  14. 제 12 항에 있어서,
    상기 제 2 칩은
    상기 리패어 정보를 수신하여 내부의 글로벌 라인으로 전송하고, 리패어 신호에 응답하여 불량이 발생한 TSV를 정상 TSV로 대체하도록 구성된 송/수신부, 및
    상기 내부의 글로벌 라인을 통해 전송된 리패어 정보를 디코딩하여 상기 리패어 신호를 생성하도록 구성된 디코더를 포함하는 3차원 적층 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 송/수신부는
    상기 리패어 신호에 응답하여 입력 신호를 인접한 두 개의 TSV 중에서 어느 하나를 통해 전송하도록 구성된 송신부, 및
    상기 리패어 신호에 응답하여 인접한 두 개의 TSV를 통해 전송되는 신호 중에서 하나를 입력 받도록 구성된 수신부를 포함하는 3차원 적층 반도체 집적회로.
  16. 제 14 항에 있어서,
    상기 디코더는 테스트 신호의 활성화 구간 동안 상기 리패어 정보를 디코딩하여 상기 리패어 신호를 생성하도록 구성되는 3차원 적층 반도체 집적회로.
  17. 제 14 항에 있어서,
    테스트 신호의 활성화 구간 동안 데이터 기록이 차단되도록 구성된 메모리 블록을 더 포함하는 3차원 적층 반도체 집적회로.
  18. 복수의 칩들이 복수의 TSV(Through Silicon Via)에 의해 연결된 3차원 적층 반도체 집적회로의 TSV 리패어 방법으로서,
    상기 복수의 칩 중에서 제 1 칩이 상기 복수의 TSV 중에서 불량이 발생한 TSV를 검출하는 단계;
    상기 제 1 칩이 불량이 발생한 TSV를 리패어하고 그에 따른 리패어 정보를 나머지 칩들로 전송하는 단계; 및
    상기 제 1 칩을 제외한 나머지 칩들이 상기 리패어 정보에 응답하여 상기 불량이 발생한 TSV를 리패어하는 단계를 포함하는 3차원 적층 반도체 집적회로의 TSV 리패어 방법.
  19. 제 18 항에 있어서,
    상기 나머지 칩들 중에서 최상위에 적층된 제 2 칩이 상기 복수의 TSV에 전류를 제공하는 단계를 더 포함하는 3차원 적층 반도체 집적회로의 TSV 리패어 방법.
  20. 제 19 항에 있어서,
    상기 검출하는 단계는
    상기 복수의 TSV 각각을 통해 흐르는 전류를 측정하여 불량이 발생한 TSV를 검출하는 단계인 3차원 적층 반도체 집적회로의 TSV 리패어 방법.
  21. 제 18 항에 있어서,
    상기 전송하는 단계는
    상기 리패어 정보를 상기 복수의 TSV 중에서 불량이 발생하지 않은 TSV를 통해 상기 나머지 칩들로 전송하는 단계를 포함하는 3차원 적층 반도체 집적회로의 TSV 리패어 방법.
  22. 제 18 항에 있어서,
    상기 전송하는 단계는
    상기 리패어 정보를 상기 불량이 발생한 TSV 다음 순번의 TSV를 통해 상기 나머지 칩들로 전송하는 단계를 포함하는 3차원 적층 반도체 집적회로의 TSV 리패어 방법.
  23. 제 18 항에 있어서,
    상기 전송하는 단계는
    상기 리패어 정보를 상기 복수의 TSV 중에서 데이터 전송을 위해 사용되는 TSV들을 통해 전송하는 단계를 포함하는 3차원 적층 반도체 집적회로의 TSV 리패어 방법.
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