JP2009048751A - エラー修正コード（ｅｃｃ）回路テストモード - Google Patents

Abstract

【課題】集積回路メモリ内に存在するエラー修正回路にテストモードを提供する。
【解決手段】テストモードに入り、完全に機能的なものかまたはただの一部機能的なものかどうか、既知のエラーを任意のメモリチップに強制するよう特定の位置を選択することを可能にする。付加回路は、強制されたデータエラーを実行するために要求されるいかなる付加的なスピードロスまたはエリアペナルティも最小化する、既存のバッファおよびドライバがすでにあるデータパスに配置されることができる。第１の一般的方法では、所定の時間に、論理０が選択されたデータラインに強制される。第２の一般的方法では、所定の時間に、論理１が選択されたデータラインに強制される。
【選択図】図５

Description

本発明は、集積回路メモリに関し、特に、集積回路メモリにおけるＥＣＣ回路構成のテストモードに関する。

使用されるＥＣＣ回路のいくつかは、メモリ内のエラーを検出してエラーが生じたことをシステムに通知し、他のＥＣＣ回路は、それらが修正可能な閾値下にある場合に見つかるいかなるエラーも検出しかつ訂正する。ＥＣＣ回路のタイプ、および、検出または修正のためのそれらの閾値は、どれだけ多くのパリティまたはチェックビットが用いられているか、および、用いられるＥＣＣアルゴリズムのタイプに基づく。ＥＣＣ回路ブロックを試験するための一般的手段とは、修正回路をオフにするかまたは無効にし、その後、少なくとも１つのデータビットまたは１つのアドレスロケーションエラーを有するメモリを識別することである。適切な回路が存在する場合、その後ＥＣＣブロックは有効にされ、メモリは、ＥＣＣによってエラーが実際に検出されたかを確認すべく再試験され、かつ、修正される。この従来技術の試験手順は、時間がかかる上にＥＣＣ論理がすべてのアドレスロケーションまたはすべてのデータＩ／Ｏにおけるエラーを検出または修正するということを保証しない。さらに、この従来の試験手順は、ＥＣＣ論理がウェーハ上のすべてのメモリ回路で機能するということを示さない。

過去におけるＥＣＣ回路の他の試験方法は、チェックビットをオフにするかまたはそれらの適切な値に書き込まれることからマスキングすることを含んでいた。その後特定のＩ／Ｏが新たなデータ値に書き込まれる。試験中のＥＣＣ回路が単一の（または複数の）ビット修正を示す場合、現在のＩ／Ｏは修正され、再び有効にされるＥＣＣチェックビットと共に読み取られるときのオリジナルデータを出力する。この方法は、実行すべきいくつかのステップを必要とし、生産試験速度を低下させる。また、これらのチェックビットを無効化またはマスキングすることは、メモリアレイ全体にわたり分散される可能性があるビットの物理的位置によりしばしば困難になる。完全な機能メモリでは、たとえノイズ、放射線、または、設計限界が原因で時間がたつにつれ現れたとしても、ＥＣＣ論理が機能してフィールド内の「ソフト」エラーを検出すると考えられる。ＥＣＣ論理ブロックは特定のテストモジュールなしにすべてのダイで機能することを保証できない。

図１は、従来技術に従う、メモリアレイ１０２、典型的な内部データライン１０４、および、ＥＣＣ論理１０６を含む集積回路メモリ１００の一部を示す。メモリアレイ１０２からのデータは、一般的にデータパスドライバ／バッファＩ１１およびＩ１０によりバッファリングされる。バッファリング後、メモリアレイデータは、ＥＣＣ論理により修正され、修正された出力データは、Ｑ出力データ端末で提供される。

したがって、従来技術の欠陥を克服し、さらにメモリアレイを備える同じ集積回路に実際に集積され得る、集積回路メモリ内に存在するエラー修正回路にテストモードを提供する回路および対応する方法が望まれる。

本発明は、従来技術における上記のような欠陥を克服する。本発明は、ユーザがテストモードに入り、完全に機能的なものかまたはただの一部機能的なものかどうか、既知のエラーを任意のメモリチップに強制するよう特定の位置を選択することを可能にする回路および対応する方法である。本発明に従う付加回路は、強制されたデータエラーを実行するために要求されるいかなる付加的なスピードロスまたはエリアペナルティも最小化する、既存のバッファおよびドライバがすでにあるデータパスに配置されることができる。本発明に従う第１の一般的方法では、所定の時間に、選択されたデータラインに論理０が強制される。本発明に従う第２の一般的方法では、所定の時間に、選択されたデータラインに論理１が強制される。

本発明に従い、内部データライン２０４に結合されるメモリアレイ２０２、正しい出力データを提供するＥＣＣ論理回路２０６、および、内部データライン２０４とＥＣＣ論理回路２０６の入力との間に配置される強制論理２０８を有する、ＥＣＣ回路テストモードを含む集積回路メモリ２００が図２に示される。

本発明の第１の実施形態に従い、内部データライン３０４、正しい出力データを提供するＥＣＣ論理回路３０６、および、内部データライン３０４に接続されるメモリアレイ３０２とＥＣＣ論理回路３０６の入力との間に配置される強制論理３０８を含む、ＥＣＣ回路テストモードを有する集積回路メモリ３００が図３に示される。付加回路の詳細が図３に示されており、テストモードレジスタ３１０は、プレデコーダ３１２に結合される。次に、プレデコーダ３１２は、ＥＣＣテスト回路３０８に結合される。図３の実施形態では、テストモードレジスタで生成されるイネーブル信号がプレデコーダ３１２により受信される。

本発明の第２の実施形態に従い、内部データライン４０４に結合されるメモリアレイ４０２、正しい出力データを提供するＥＣＣ論理回路４０６、および、内部データライン４０４とＥＣＣ論理回路４０６の入力との間に配置される強制論理４０８を含む、ＥＣＣ回路テストモードを有する集積回路メモリ４００が図４に示される。付加回路の詳細が図４に示されており、テストモードレジスタ４１０は、プレデコーダ４１２に結合される。次に、プレデコーダ４１２は、ＥＣＣテスト回路４０８に結合される。図４の実施形態では、テストモードレジスタ内で生成されたイネーブル信号がＥＣＣテスト回路４０８により直接受信される。

総じて図２−４に言及すると、望まれる内部データ読み取りラインを選択すべくテストモードレジスタビットをデコードすることにより、特定のワードの１つまたはそれ以上のデータライン上にエラーが生じる可能性がある。その後、ＥＣＣは、それらのエラーを修正すべく用いられ、機能を試験される。本発明に従うＥＣＣ論理は、６４ビットデータワードにおける単一ビット修正のための手段を提供するので、本発明の実施に際し、データを強制するために単一の内部データラインが用いられる。本発明では、一のメモリブロックに８つの異なる６４ビットデータワードが存在し、本発明は、各ワードの同じデータビットを試験するすべてのデータワードにおいて並列に動作するよう設計された。例えば、６つのテストモードレジスタビットが試験前にロードされる。ＥＮＡＢＬＥ信号がアクティブになると、これら６つのビットは、メモリを読むとき特定のデータ状態に強制するよう、一の６４ビットワードを構成する６４データラインの１つの内部データラインを選択するよう用いられる。ゼロだけでできたパターンがメモリに書き込まれ、確認のために読み取られることができる。テストモードがワード内の単一ビットに１を強制すると、ＥＣＣ回路は、これをエラーとして検出し、そのエラーを修正するので、依然としてすべてのビットでゼロが読み取られ、外部またはＳＯＣ（システムオンチップ）型回路内の他の回路ブロックに出力される。

本発明の方法は、市松模様、ストライプ、１のフィールドにおけるゼロ、ゼロのフィールドにおける１、マーチパターンなど、多くの異なるデータパターンに役立つ。１に強制されるよう選択されているデータビットがゼロに書き込まれる限り、ＥＣＣ回路は、エラーが検出されるおよび／または修正されることを確実にすべく試験される。読み取りデータが１になることを期待されていて、本発明により１が強制される場合、試験への変更または妨害はなされない。ＥＮＡＢＬＥ信号がアクティブなときを変更することにより、この選択された強制データビットは、異なる時点またはアドレスロケーションに移動できる。また、選択されるデータビットは、テストモードレジスタビットの異なる組み合わせによりどのＩ／Ｏが選択されるかを変更することによっても移動され得る。一のワードにおいて選択されるデータビットは、メモリ内のすべてのデータワードで同じであるか、または、１つだけのワードに対するもので、一の異なるワードに移動されることもできる。本発明は、アドレスロケーションのバーストのための本テストモードで通常保持されるべき本回路内で実施され、その結果、多くのアドレスロケーションに対する検出および修正が成功するであろうことを確認した。

図５は、メモリアレイ５０２、典型的な内部データライン５０４、および、ＥＣＣ論理５０６を含む集積回路メモリ５００の一部を示す。図５に示す回路は、図２に示す実施形態に概ね対応する。メモリアレイ５０２からのデータは、本発明の第１の実施形態に従うテスト回路５０８における強制論理Ｉ２、Ｉ３、および、Ｉ４によりバッファリングされる。強制論理Ｉ２、Ｉ３、および、Ｉ４は、ＥＣＣ論理５０６への入力において論理０を選択データビットに強制するよう用いられる。ＮＡＮＤゲートＩ４は、ＴＥＣ２１０およびＴＥＣ５４３入力信号を受信する。ＴＥＣ２１０およびＴＥＣ５４３入力信号のどちらも論理１の場合、ＥＣＣ論理５０６の入力に論理０が強制される。ＴＥＣ２１０の指定は（Ｔｅｓｔ ＥＣＣプレデコードされたビット２、１および０）に関連し、ＴＥＣ５４３の指定は、（Ｔｅｓｔ ＥＣＣプレデコードされたビット５、４および３）に関連する。ＴＥＣ２１０およびＴＥＣ５４３信号は、どちらもＥＣＣ論理２０６への入力において論理０を強制するよう用いられる。なぜなら、選択される内部Ｉ／Ｏでそれらが高くなると、Ｉ４の出力は低くなり、Ｉ３の出力を高くするよう強制するので、インバータＩ２が低くなるからである。しかしながら、例えば、テストレジスタビット数および用いられるデコーディング回路の明確な性質に基づき、１つまたはそれ以上の強制入力信号が特定の実施のために用いられ得ることは、当業者にとり明らかである。強制入力信号ＴＥＣ２１０およびＴＥＣ５４３がどちらも高い場合、ＮＡＮＤゲートＩ３は、論理０であるＮＡＮＤゲートＩ４の出力を受信する。ＮＡＮＤゲートＩ３は論理０入力を入信するので、ＮＡＮＤゲートＩ３の出力は、論理１に強制される。インバータＩ２は、ＥＣＣ論理回路２０６の出力に提供される論理０に論理信号を反転させる。論理回路Ｉ２、Ｉ３およびＩ４は、従来技術によりもたらされる駆動／バッファリング機能を維持し、また、用いられる構成要素数の著しい増加、あるいは、集積回路ダイ領域の増大なしに、ＥＣＣ論理２０６を試験する強制機能を含む。

図６は、メモリアレイ６０２、典型的な内部データライン６０４、および、ＥＣＣ論理６０６を含む集積回路メモリ６００の一部を示す。この場合もやはり、図６の回路は、図２に示される本発明の第１の実施形態に概ね対応する。メモリアレイ６０２からのデータは、本発明の第１の実施形態に従うテスト回路６０８における強制論理Ｉ２、Ｉ３およびＩ４によりバッファリングされる。強制論理Ｉ５、Ｉ６およびＩ７は、ＥＣＣ論理６０６への入力において、選択データビットに論理１を強制するよう用いられる。ＮＡＮＤゲートＩ６は、ＴＥＣ２１０およびＴＥＣ５４３入力信号を受信する。ＴＥＣ２１０およびＴＥＣ５４３入力信号がどちらも論理１である場合、ＥＣＣ論理６０６入力に論理１が強制される。強制入力信号ＴＥＣ２１０およびＴＥＣ５４３がどちらも高いとき、ＮＡＮＤゲートＩ５は、論理０であるＮＡＮＤゲートＩ６の出力を受信する。ＮＡＮＤゲートＩ３は、論理０入力を受信するので、ＮＡＮＤゲートＩ５の出力は、ＥＣＣ論理回路６０６の出力に提供される論理０に強制される。インバータＩ７は、メモリアレイ６０２からのデータの正しい論理位相を提供するのに必要である。このように、論理回路Ｉ５、Ｉ６およびＩ７は、従来技術により提供される駆動／バッファリング機能を維持し、また、用いられる構成要素数の著しい増加、あるいは、集積回路ダイ領域の増大なしにＥＣＣ論理６０６を試験する強制機能を含む。

図３、５および６に示される本発明の第１の実施形態では、後の図面 （Ｔｅｓｔ ＥＣＣ Ｅｎａｂｌｅ）においてＴＥＣＥＮ機能とも呼ばれるＥＮＡＢＬＥ機能が強制入力信号ＴＥＣ２１０およびＴＥＣ５４３におけるＴＥＣアドレスデコーディングに埋め込まれる。

図７に示される本発明の第２の実施形態は、図３に示される回路と概ね対応する。したがって、図７の回路７００は、前述のＴＥＣ２１０およびＴＥＣ５４３強制入力信号に加えて専用ＴＥＣＥＮ信号を含む。集積回路メモリ７００の一部は、メモリアレイ７０２、データライン７０４、および、ＥＣＣ論理７０６を含んで示され、かつ、強制論理Ｉ１、Ｉ８およびＩ９を含む。ＮＡＮＤゲートＩ１は、ＴＥＣ２１０、ＴＥＣ５４３およびＴＥＣＥＮ入力信号を受信するための３つの入力を含む。ＴＥＣＥＮ入力信号が用いられることにより、ＴＥＣ２１０およびＴＥＣ５４３入力信号がどちらも高い場合でも、選択された時間においてのみＥＣＣ論理７０６の入力に論理０を強制できる。

本発明の第２の実施形態の変形例の回路が図８に示されており、図３に示される回路に概ね対応する。回路は、前述のＴＥＣ２１０およびＴＥＣ５４３信号に加え、２つの専用ＴＥＣＥＮ制御入力信号ＴＥＣＥＮ０およびＴＥＣＥＮ１を含むことにより、選択された内部データ読み取りラインに１または０を強制することができる。集積回路メモリ８００の一部は、メモリアレイ８０２、データライン８０４、および、ＥＣＣ論理８０６を含んで示され、また、ＥＣＣ論理５０６の入力に論理０または論理１を強制すべく、強制論理Ｉ１２、Ｉ１３、Ｉ１５およびＩ１６を含む。ＮＡＮＤゲートＩ１２は、ＴＥＣ２１０、ＴＥＣ５４３およびＴＥＣＥＮ０入力信号を受信するための３つの入力を含む。ＮＡＮＤゲートＩ１６は、ＴＥＣ２１０、ＴＥＣ５４３およびＴＥＣＥＮ１入力信号を受信するための３つの入力を含む。ＴＥＣＥＮ０およびＴＥＣＥＮ１入力信号が用いられることにより、ＴＥＣ２１０およびＴＥＣ５４３入力信号がどちらも高い場合でも、選択された時間においてのみＥＣＣ論理８０６の入力に論理１または論理０を強制できる。

本発明は、ダブルビットエラーを強制するために用いることもできる。所定のデータワードにおいて２つのビットを修正することができるＥＣＣ回路もある。この場合、本発明は、強制されたエラー選択の１つのアドレス、または、テストＥＣＣ（ＴＥＣアドレス）を減らすことによりＥＣＣ回路を試験し、かつ、１つではなく２つのビットにエラーを強制するよう用いられることもできる。

メモリアレイ９０２、ＥＣＣ論理９０６、および、ＮＡＮＤゲートＩ１７、Ｉ２１、Ｉ２４、Ｉ２７、Ｉ３１およびＩ３２、ＮＡＮＤゲートＩ１９、Ｉ２２、Ｉ２３、Ｉ２８、Ｉ３０およびＩ３３、および、インバータＩ１８、Ｉ２０、Ｉ２５、Ｉ２６、Ｉ２９およびＩ３４を含む強制論理を有する本発明９００の一実施態様が図９に示される。メモリアレイ９０２は、ＮＡＮＤゲートＩ１９、Ｉ２２、Ｉ２３、Ｉ２８、Ｉ３０、および、Ｉ３３により受信される出力信号ＱＩ＜０＞、ＱＩ＜１＞、ＱＩ＜２＞からＱＩ＜６３＞、および、ＱＩ＜６４＞からＱＩ＜７１＞を生成すべく用いられる。この実施形態では、内部ビット０：６３は、データ用に用いられ、内部ビット６４：７１は、エラー検出のために用いられる。ＮＡＮＤゲートＩ１７、Ｉ２１、Ｉ２４、Ｉ２７、Ｉ３１、および、Ｉ３２がＴＥＣ２１０およびＴＥＣ５４３信号を受信する一方で、ＮＡＮＤゲートＩ３１およびＩ３２は、ＶＳＳに結合されることに注目されたい。第１の例では、ＴＥＣ２１０およびＴＥＣ５４３信号は、エラーを強制する６４内部ビットの１つを選択し、それによって検出および／または修正のためのＥＣＣ論理を試験する。第２の例では、ＶＳＳに結合されるＮＡＮＤゲート入力が用いられることにより、ＥＣＣビットは、規定のデータビット０−６３のようにそれらの経路において同じ負荷およびゲート遅延数を含み、それらの遅延は一致する。回路９００は、シングルまたはダブルビットエラーを検出し、かつ、シングルビットエラーを修正するための６４ビット幅データワードおよび８つの付加データビットを含むメモリアーキテクチャのための本発明の特定の実施態様を示す。回路９００は、この７２ビットＥＣＣアーキテクチャが用いられる用途で使用することができる。

これまで特定の論理設計および動作方法と共に本発明の原理を説明してきたが、上述の説明は例示にすぎず、本発明を限定するものでないことは、明確に理解されよう。特に、前述の開示の教示は、他の変更態様を当業者に示唆するであろう。この種の変更態様は、自体がすでに既知であり、すでに本願明細書において記載されている特徴の代わりにまたはそれに加えて使われることができる他の特徴を含むことができる。本出願において、請求項は、特定の特徴の組み合わせに対し明確に構成されているが、本願明細書中における開示の範囲は、いずれの請求項に目下記載されているような同じ発明に関連しようとしまいと、また、本発明が直面するようないかなる、または、すべての同じ技術的問題を軽減しようがしまいが、当業者にとって明らかであろう明確または暗に開示されるいかなる新規な特徴、あるいは、いかなる新規な特徴の組み合わせ、あるいは、一般化またはその修正も含むと理解されなければならない。出願人は、本出願またはそこから導かれるさらなる出願の手続きの間、このような特徴および／またはこのような特徴の組み合わせに対する新規の請求項を構成する権利をここに保有する。

本発明の前述および他の特徴および目的は、添付の図面と共に取り上げられる好適な実施形態の以下の詳細な説明を参照することによりさらに明らかになり、発明それ自体がよく理解されるであろう。

従来技術に従うエラー修正メモリの概略／ブロック図である。 本発明に従うエラー修正メモリの簡略化されたブロック図である。 図２に示されていないテストモードレジスタおよびプレデコーダを示す、本発明の第１の実施形態のブロック図である。 図２に示されていないテストモードレジスタおよびプレデコーダを同じく示す、本発明の第２の実施形態のブロック図である。 本発明の第１の実施形態の第１の実施の概略／ブロック図である。 本発明の第１の実施形態の第２の実施の概略／ブロック図である。 本発明の第２の実施形態の第１の実施の概略／ブロック図である。 本発明の第２の実施形態の第２の実施の概略／ブロック図である。 データおよびエラー両方の検出ビットを含む本発明に従うメモリの実装を示す本発明の概略／ブロック図である。

Claims (16)

1. 集積回路メモリであって、
   一の内部データラインに結合される一のメモリアレイと、
   正しい出力データを提供する一のＥＣＣ論理回路と、
   前記内部データラインと前記ＥＣＣ論理回路の一の入力との間に配置される強制論理と、
   を含む、集積回路メモリ。
2. 前記強制論理は、少なくとも１つの制御信号入力を含む、請求項１に記載の集積回路メモリ。
3. 前記強制論理は、前記ＥＣＣ論理回路の前記入力に、一の論理０を強制する、請求項１に記載の集積回路メモリ。
4. 前記強制論理は、前記ＥＣＣ論理回路の前記入力に一の論理１を強制する、請求項１に記載の集積回路メモリ。
5. 前記強制論理は、前記ＥＣＣ論理回路の前記入力に一の論理０または一の論理１のいずれかを選択的に強制する、請求項１に記載の集積回路メモリ。
6. 前記強制論理は、
   ２つの制御信号を受信するための２つの入力と、１つの出力とを有する一の第１のＮＡＮＤゲートと、
   前記第１のＮＡＮＤゲートの前記出力に結合される一の第１の入力と、前記内部データラインに結合される一の第２の入力と、一の出力とを有する一の第２のＮＡＮＤゲートと、
   前記第２のＮＡＮＤゲートの前記出力に結合される一の入力と、前記ＥＣＣ論理回路の前記入力に結合される一の出力とを有する一のインバータと、
   を含む、
   請求項１に記載の集積回路メモリ。
7. 前記第１のＮＡＮＤゲートは、一の追加制御信号を受信する一の付加入力を含む、
   請求項６に記載の集積回路メモリ。
8. 前記強制論理は、
   ２つの制御信号を受信するための２つの入力と、１つの出力とを有する一の第１のＮＡＮＤゲートと、
   前記第１のＮＡＮＤゲートの前記出力に結合される一の第１の入力と、一の第２の入力と、前記ＥＣＣ論理回路の前記入力に結合される一の出力とを有する一の第２のＮＡＮＤゲートと、
   前記内部データラインに結合される一の入力と、前記第２のＮＡＮＤゲートの前記第２の入力に結合される一の出力とを有する一のインバータと、
   を含む、請求項１に記載の集積回路メモリ。
9. 前記強制論理は、
   前記ＥＣＣ論理回路の前記入力に一の論理０を強制することができる一の第１の論理部分と、
   前記ＥＣＣ論理回路の前記入力に一の論理１を強制することができる一の第２の論理部分と、
   を含む、請求項１に記載の集積回路メモリ。
10. 前記第１の論理部分は、一の第１の制御信号の制御下にあり、前記第２の論理部分は、一の第２の制御信号の制御下にある、請求項９に記載の集積回路メモリ。
11. 集積回路メモリであって、
    一の内部データラインに結合される一のメモリアレイと、
    正しい出力データを提供する一のＥＣＣ論理回路と、
    前記内部データラインと前記ＥＣＣ論理回路の一の入力との間に配置される一のＥＣＣテスト回路と、
    一のテストモードレジスタと、
    前記テストモードレジスタと前記ＥＣＣテスト回路との間に結合される一のプレデコーダと、
    を含み、
    前記テストモードレジスタは、前記プレデコーダにより受信される一のイネーブル信号を生成する、
    集積回路メモリ。
12. 集積回路メモリであって、
    一の内部データラインに結合される一のメモリアレイと、
    正しい出力データを提供する一のＥＣＣ論理回路と、
    前記内部データラインと前記ＥＣＣ論理回路の入力との間に配置される一のＥＣＣテスト回路と、
    一のテストモードレジスタと、
    前記テストモードレジスタと前記ＥＣＣテスト回路との間に結合される一のプレデコーダと、を含み、 前記テストモードレジスタは、前記ＥＣＣテスト回路により直接受信される一のイネーブル信号を生成する、
    集積回路メモリ。
13. 前記ＥＣＣテスト回路は、少なくとも１つの制御信号入力を含む、請求項１１または１２に記載の集積回路メモリ。
14. 前記ＥＣＣテスト回路は、前記ＥＣＣ論理回路の前記入力に一の論理０を強制する、請求項１１または１２に記載の集積回路メモリ。
15. 前記ＥＣＣテスト回路は、前記ＥＣＣ論理回路の前記入力に一の論理１を強制する、請求項１１または１２に記載の集積回路メモリ。
16. 前記ＥＣＣテスト回路は、前記ＥＣＣ論理回路の前記入力に一の論理０または一の論理１のいずれかを選択的に強制する、請求項１１または１２に記載の集積回路メモリ。

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