TWI462108B - 用於測試多裝置系統的方法及電路 - Google Patents

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Description

用於測試多裝置系統的方法及電路
本發明大體而言係關於多裝置系統之測試。更特定言之，本發明係關於互連多裝置系統之測試。
半導體記憶體裝置為當前可用之工業及消費型電子產品中之重要組件。舉例而言，電腦、行動電話及其他攜帶型電子產品均依靠某一形式之記憶體來儲存資料。儘管通常許多記憶體裝置可作為商用裝置可用，但對較高整合度之需要已引起可與系統整合之內嵌式記憶體(諸如微控制器及其他處理電路)之發展。
遺憾地，商用記憶體之密度不能匹配對記憶體之不斷增長之需求。因此，一起使用多個商用記憶體以滿足系統記憶體要求。圖1展示一已知的多裝置記憶體組態。多裝置記憶體系統可實施為集中在單一封裝中之一組矽晶片(稱為多晶片系統-MCP)，或集中在一印刷電路板上之多個記憶體裝置封裝。
圖1為一配置成多點或並列組態之先前技術多裝置系統的方塊圖。多裝置系統100包括一記憶體控制器102及記憶體裝置104、106、108及110。記憶體控制器102為記憶體裝置與系統(未圖示)之間的介面，而記憶體裝置104、106、108及110可為任何類型之記憶體裝置或包括內嵌式記憶體之系統。雖然展示四個記憶體裝置，但熟習此項技術者應瞭解，多裝置系統100可包括任何數目之記憶體裝 置，但所有裝置共用一組共同的讀取及寫入資料匯流排。因此，當經由記憶體控制器102發出指令時，記憶體裝置中之任一者可經由該組共同的讀取資料匯流排提供讀取資料。
熟習此項技術者瞭解，多裝置系統(諸如圖1所示之多裝置系統)係在個別組件級及系統級上加以測試以確保操作之穩健性。詳言之，記憶體裝置係在晶片級上加以測試以確保其記憶體單元無缺陷。有缺陷之記憶體單元為歸因於在記憶體裝置之製造或裝配期間可能出現的製造缺陷或其他缺陷而不適當儲存資料之記憶體單元。
吾人知曉用於測試記憶體裝置之技術為將相同的測試資料寫入至兩個記憶體組中且接著比較來自讀取操作之讀出資料的方案。熟習此項技術者應瞭解，一記憶體裝置可包括任何數目之記憶體組，但在本論述中僅作為實例而使用兩個記憶體組。若記憶體組根據設計規格工作，則來自一個記憶體組之資料應匹配來自另一記憶體組之資料。否則，存在一有缺陷之記憶體單元，且總體上看，認為記憶體裝置有缺陷。在圖2中說明此技術之概念性方法。首先將測試圖案資料寫入記憶體裝置之兩個記憶體組202及204。此可快速地進行，因為相同資料可同時寫入至兩個記憶體組202及204中。接著一次一位元地讀出兩個組202及204之資料，使得由一邏輯互斥或(XOR)電路206比較來自組202之資料與來自組204之資料。由XOR電路206提供單位元信號PASS以指示比較之狀態。記憶體組之資料內 容之間的差異將指示記憶體單元之故障。一旦經識別，即可使用眾所熟知之冗餘方案來以冗餘單元替換有缺陷單元，藉此補救原本有缺陷之記憶體裝置。
遺憾地，測試之主要問題為測試系統之每一個記憶體裝置之所有記憶體單元所需之時間。在先前實例中，比較記憶體組202之一個記憶體單元之資料與記憶體組204之一個記憶體單元之資料。因此，若依次測試所有記憶體裝置，將導致長的測試時間，此增加記憶體裝置之生產週期之成本。
頒予Uchida的題為"Semiconductor Memory Device with Data Compression test Function and its Testing Method"之美國專利5,579,272藉由使用資料壓縮來解決測試時間的問題。資料壓縮涉及同時測試若干記憶體單元及以小於所測試記憶體單元之數目的一數目之位元表示測試結果。資料壓縮之最普通方法為當輸入位元中之至少一者指示故障時，將多個位元壓縮成一指示故障之單位元輸出。此方法之缺點為在僅單一單元真正有缺陷的狀況下宣告多個記憶體單元有缺點，但有可能緩解此問題，如頒予Morzano的題為"Data Compression Test Mode Independent of Redundancy"之美國專利5,913,928所說明。在Morzano之專利中，壓縮之測試結果中之故障指示會繼之以個別測試以隔離有缺陷之單元。
由於藉由減少測試時間可達成之節約，已進行各種努力以對用以比較記憶體單元及壓縮測試結果之電路進行改 良。頒予Haukness的題為"Integrated Circuit Memory Device Having Current-Mode Data Compression Test Mode"之美國專利5,926,422、頒予Keeth的題為"Method and Apparatus for Data Compression in Memory Devices"之美國專利6,295,618及6,999,361以及頒予Santin的題為"Data Compression Read Mode for Memory Testing"之美國專利6,930,936均為針對增加記憶體裝置中之比較電路及壓縮電路之速度之專利的實例。
使用此等眾所熟知之技術，儘管記憶體裝置大小及複雜性增加，但有可能維持用於單一晶片封裝中之個別記憶體裝置之低測試時間。甚至可能在配置成多點組態(諸如圖1中所說明之組態)之多裝置封裝中達成低測試時間。低測試時間在多點組態中仍係可能的，因為晶片內之記憶體裝置可並行地加以測試。
測試串列互連之裝置所固有的困難知曉已久，如頒予Kennedy的題為"Serial Testing of Removable Circuit Boards on a Backplane Bus"之美國專利5,132,635所說明，該專利說明此種測試之順序性。此種順序測試之缺點為依次測試每一裝置，且因此測試一含有N個晶片之多裝置系統花費的時間要N倍於N個單晶片封裝或具有相同數目晶片之多點封裝。
應注意，大多數記憶體裝置應足夠靈活以可在多點及串列組態之多裝置記憶體系統中使用及測試。如先前所論述，多點記憶體系統之測試可快速進行。然而，對於進行 串列互連組態之多裝置系統級測試，可能需要額外的專用電路。因此，應最小化測試電路之複雜性及尺寸以保持設計、製造及測試成本最小。
因此，需要提供一種用於一配置成串列互連組態之多裝置記憶體系統之測試方案，其可達成高測試速度。進一步需要最小化實施該測試方案所需之額外測試電路的量。
本發明之一目標為藉由壓縮處於串列互連組態之每一裝置之測試結果及系統中之先前晶片之測試結果來消除或減輕先前串列互連之多晶片或多裝置系統之至少一缺點。
在一第一態樣中，本發明提供用於一記憶體裝置之具有一串列輸入連接及一串列輸出連接之測試電路。該測試電路包括一局部比較電路及一壓縮電路。該局部比較電路將至少兩個記憶體單元之資料彼此進行比較，且若該至少兩個記憶體單元中之一者有缺陷，則該局部比較電路提供對應於一失敗狀態之局部結果資料。該壓縮電路將該局部結果資料與一自該串列輸入連接接收之全域結果資料進行邏輯或，以將經更新之全域結果資料提供至該串列輸出連接。若該局部結果資料與該全域結果資料中之至少一者對應於失敗狀態，則該經更新之全域結果資料對應於失敗狀態。
根據本態樣之一實施例，測試電路進一步包括一用於選擇性地通過該局部結果資料與局部記憶體資料中之一者之第一級測試路徑選擇器，該第一級測試路徑選擇器回應於 一測試模式信號而將該局部結果資料傳遞至壓縮電路。該測試電路可進一步包括一用於選擇性地通過該局部結果資料與全域記憶體資料中之一者之第二級測試路徑選擇器，該第二級測試路徑選擇器回應於該測試模式信號而將該局部結果資料傳遞至串列輸出連接。局部比較電路可包括用於自至少兩個記憶體單元接收資料之邏輯電路，該邏輯電路經組態以當該資料不匹配一預定圖案時提供對應於一失敗狀態之局部結果資料。該局部比較電路可包括一用於自該至少兩個記憶體單元接收資料之互斥或電路，該局部結果資料係由該互斥或電路提供。
在本實施例之其他態樣中，壓縮電路包括一用於接收全域結果資料及局部結果資料之或電路，該或電路提供經更新之全域結果資料。該記憶體裝置包括一用於選擇性地通過該局部記憶體資料與該全域記憶體資料中之一者以作為記憶體資料之裝置選擇器，該局部資料係自該至少兩個記憶體組中之一者接收，且該全域資料係自該串列輸入連接接收。該至少兩個記憶體單元中之每一者可位於不同的隔離記憶體區域中，或可位於相同的隔離記憶體區域中。該記憶體裝置包括一用於接收及儲存局部結果資料之並列至串列暫存器，該並列至串列暫存器為至少n位元寬以並行地接收n位元寬之局部結果資料，並同步於一時脈而串列地輸出該n位元寬之局部結果資料的一個位元。該記憶體裝置可包括一正反器電路，該正反器電路用於接收自該串列輸入連接接收之全域結果資料，且用於同步於該時脈而 提供該全域結果資料的一個位元。
在一第二態樣中，本發明提供記憶體系統。該系統包括：一可以一測試模式操作以提供一單位元全域結果資料之第一記憶體裝置，該單位元全域結果資料對應於一第一記憶體裝置單元缺陷；及一可以該測試模式操作以接收該單位元全域結果資料之第二記憶體裝置，該第二記憶體裝置提供一對應於至少該一第一記憶體裝置單元缺陷及一第二記憶體裝置單元缺陷的經更新之單位元全域結果資料。根據本態樣之一實施例，該系統進一步包括一記憶體控制器，該記憶體控制器用於提供預設通過資料，且用於在測試操作模式期間接收經更新之單位元全域結果資料。該記憶體控制器可包括測試電路，該測試電路可包括一用於提供預設通過資料之提供電路及一用於在該測試操作模式期間接收該經更新之單位元全域結果資料之接收電路。該提供電路及該接收電路可為專用電路。
根據本態樣之另一實施例，該第一記憶體裝置包括：一第一局部比較電路，其用於偵測該第一記憶體裝置單元缺陷且用於提供第一局部結果資料；及一第一壓縮電路，其用於提供對應於該第一局部結果資料之一狀態的單位元全域結果資料。在又一實施例中，該第二記憶體裝置包括：一第二局部比較電路，其用於偵測該第二記憶體裝置單元缺陷且用於提供第二局部結果資料；及一第二壓縮電路，其用於對來自該第一記憶體裝置之單位元全域結果資料及該第二局部結果資料執行一邏輯或函數。該第二壓縮電路 提供一對應於該邏輯或函數之輸出的經更新之單位元全域結果資料。該第一局部比較電路可包括一用於偵測該第一記憶體裝置單元缺陷之第一互斥或電路，且該第二局部比較電路可包括一用於偵測該第二記憶體裝置單元缺陷之第二互斥或電路。該第一壓縮電路可包括一用於接收該預設通過資料及該第一局部結果資料之第一或電路，且該第二壓縮電路可包括一用於接收該單位元全域結果資料及該第二局部結果資料之第二或電路。
在一第三態樣中，本發明提供一種用於測試一記憶體系統之方法。該方法包括：a)比較一記憶體裝置中之至少兩個記憶體單元以偵測一記憶體單元缺陷；b)在偵測到該一記憶體單元缺陷時提供一對應於一失敗狀態之局部結果資料，該局部結果資料在沒有該一記憶體單元缺陷之情況下對應於一通過狀態；c)比較該局部結果資料與全域結果資料，該全域結果資料對應於該失敗狀態與該通過狀態中之一者；及，d)提供來自該記憶體裝置之經更新之全域結果資料，若該全域結果資料與該局部結果資料中之至少一者對應於該失敗狀態，則該經更新之全域結果資料具有一對應於該失敗狀態之狀態。
本態樣之實施例如下。該局部結果資料、該全域結果資料及該經更新之全域結果資料為單位元信號。在比較至少兩個記憶體單元之步驟之前將相同的測試資料寫入該記憶體裝置之所有記憶體單元。該比較至少兩個記憶體單元之步驟包括讀取對應於該至少兩個記憶體單元之資料，且該 提供步驟包括對該至少兩個記憶體單元之資料執行一互斥或運算以提供該局部結果資料。該比較步驟包括從外部自該記憶體裝置接收該全域結果資料。該提供該經更新之全域結果資料之步驟包括將該全域結果資料與該局部結果資料進行邏輯或以提供經更新之全域結果資料。全域結果資料係由一先前記憶體裝置或由一記憶體控制器提供，且若全域結果資料係由一記憶體控制器提供，則將全域結果資料預設為具有通過狀態。將經更新之全域結果資料提供至一後續記憶體裝置、一記憶體控制器或提供至一測試器系統。
一般熟習此項技術者結合隨附圖式審閱對本發明之特定實施例之以下描述之後將顯而易見本發明之其他態樣及特徵。
大體而言，本發明提供一種用於一多裝置系統中之記憶體之高速測試之方法及系統，其中該多裝置系統之個別裝置係配置成一串列互連組態。本發明之較佳實施例係針對已裝配或封裝之多裝置系統之最終測試。此時，個別裝置已經受測試、驗證，且在必要狀況下經受冗餘實施。然而，在多裝置系統之處置及封裝期間所涉及之機械及電應力可導致其他故障。因此，由於裝置已裝配或封裝，故任何個別裝置中所發現之任何記憶體位元故障致使整個系統有缺陷。
自前文來看，談及多裝置系統將包括整合於一單一封裝 內之多裝置系統、具有在一印刷電路板上互連之多個離散裝置之系統或整合於同一半導體晶片內之多個裝置。意欲認為記憶體組、記憶體區域及記憶體區塊係一類型之隔離記憶體，其中隔離部分可定址以用於讀取操作及寫入操作。
圖3a為一配置成串列互連之多裝置封裝的方塊圖，本發明之一實施例可應用於該多裝置封裝。熟習此項技術者應瞭解，串列互連係指裝置之實體配置，其中兩個或兩個以上之裝置彼此串列互連。多裝置系統120包括一記憶體控制器122及記憶體裝置124、126、128及130。圖3a中所示之組件可與先前針對圖1之多裝置系統100描述的彼等組件相同。在圖3a中，記憶體裝置係串列連接，使得一個記憶體裝置之輸出被提供至下一個記憶體裝置之輸入。第一記憶體裝置之輸入及最後一個記憶體裝置之輸出係連接至記憶體控制器122。因此，指令及資料皆自記憶體裝置傳送至記憶體裝置。記憶體裝置之數目可為任何數字。多個裝置之串列互連之組態由讓渡給共同受讓人之於2005年12月30日申請之美國專利申請案第11/324,023號揭示，該申請案之內容以全文引用之方式併入本文中。
根據本發明之一實施例，同時測試在一配置成一串列互連之多裝置封裝中係可能的，而與組態(其中個別記憶體裝置係實體上或邏輯上配置在該封裝內)之串列性質無關。在可識別串列互連中之缺陷之位置的狀況下，最好將失敗位置之位址儲存在具有測試能力之測試系統或記憶體 控制器中。可在此後進行個別測試。
在本發明之一實施例中，高速測試係藉由首先將測試圖案資料寫入多裝置系統之每一裝置之記憶體組、繼而局部測試讀出並比較每一裝置中之資料而達成。每一裝置產生表示裝置中不存在或存在一失敗位元位置或缺陷之局部結果資料。每一裝置中之串列測試電路比較局部結果資料與來自一先前裝置之全域結果資料。該測試電路壓縮此比較之此結果，且將此結果作為經更新之全域結果資料提供至下一個裝置。因此，經更新之全域結果資料將表示所有先前裝置之局部結果資料。
根據本發明之實施例，對應於"通過"之自串列互連中之最後一個裝置提供的最終全域結果資料指示該等記憶體裝置中之任一者中無缺陷。另一方面，對應於"失敗"之最終全域結果資料指示所有裝置之記憶體組中的至少一記憶體單元有缺陷。在本發明之較佳實施例中，每一局部結果資料及每一全域結果資料為一單位元資料信號。由於僅資料之單一位元自裝置傳至裝置，故測試邏輯簡單且不需要實施大的矽區域。
圖3b為一根據本發明之一實施例之記憶體裝置的方塊圖。更具體言之，記憶體裝置300展示為包括一包括局部記憶體測試電路之記憶體電路302，其可為圖2中所說明之類型，但其亦可為能夠指示其記憶體組中之一者是否含有缺陷的任何其他邏輯電路。在本實施例中，記憶體電路302包括皆耦合至一包括XOR電路308之測試電路的第一記 憶體組304及第二記憶體組306。記憶體裝置300進一步包括一用於連接至一先前裝置(未圖示)之輸入端子310、一壓縮電路312及一用於連接至下一裝置(未圖示)之輸出端子314。將壓縮電路312說明為一簡單的或邏輯電路，但其可以能夠組合自輸入端子310及記憶體電路302接收之信號的任何邏輯電路實施。輸入端子310自系統中之一先前裝置之輸出端子314接收單位元全域結果資料。在測試操作模式期間，壓縮電路312邏輯地壓縮或組合自輸入端子310接收之全域結果資料與來自一局部比較電路(當前體現為記憶體電路302中之XOR電路308)之局部結果資料。
若來自輸入端子310與XOR電路308之資料之間的比較指示一失敗，則壓縮電路312將經由輸出端子314提供一"失敗"信號。否則，提供一"通過"信號。根據較佳實施例，以資料之一單一位元表示"通過"狀態及"失敗"狀態。接著將自輸出端子314傳輸之信號(稱為經更新之全域結果資料)提供至系統中之下一個記憶體裝置300之輸入端子310。因此，每一壓縮電路312以局部結果資料更新自輸入端子310接收之全域結果資料，以提供經更新之全域結果資料。稍後將論述測試電路之詳細實施例。
圖4a為一包括串列互連之記憶體裝置之多裝置系統的方塊圖。在本實施例中，多裝置系統400包括一記憶體控制器402及記憶體裝置404、406、408及410。每一記憶體裝置404、406、408及410較佳以圖3b之記憶體裝置300實施。記憶體控制器402中包括測試電路。該測試電路包括 一測試信號提供器418及一測試結果接收器420。測試信號提供器418將含有測試圖案之測試信號提供至第一記憶體裝置。測試結果接收器420自最後一個記憶體裝置接收含有測試結果資料之測試信號。熟習此項技術者應瞭解，記憶體控制器402可為負責控制記憶體裝置之操作的任何控制邏輯。
在正常操作期間，記憶體控制器402將寫入資料提供至一特定記憶體裝置，且藉由提供一裝置啟用信號而向一特定記憶體裝置請求讀取資料。為了簡化圖式，不顯示用於傳達命令、位址及讀取/寫入資料之連接。因此，經由一裝置識別符僅啟用已定址裝置，以遵照命令及位址資訊起作用，同時前一記憶體裝置允許該命令及位址資料順流，且下一記憶體裝置允許讀取資料順流並回到記憶體控制器402。
現將更詳細地描述根據本發明之一實施例之多裝置系統400之測試模式操作。在測試模式下，記憶體控制器402將一具有測試圖案資料之寫入命令發送至第一記憶體裝置404。回應於一唯一碼、值或數字，將啟用所有裝置以遵照來自記憶體控制器402之命令、位址及寫入資料起作用。該系統不將該唯一碼、值或數字用於任何其他功能或測試命令。由於該等記憶體裝置係彼此串列連接，故命令、位址及寫入資料係以一與對資料通過每一記憶體裝置進行計時相關聯之預設潛時而自裝置傳送至裝置。一旦已將寫入資料寫入至所有記憶體裝置404、406、408及410之 記憶體組中，便可進行根據本發明之實施例之記憶體測試。或者，可將該唯一碼、值或數字提供至該等記憶體裝置。此後，每一記憶體裝置將讀取所儲存之預設測試資料以判定局部上是否存在任何缺陷。比較表示局部比較之結果之局部結果資料與先前之全域結果資料，且向前饋送該局部結果資料至下一個記憶體裝置，在該下一個記憶體裝置處執行相同比較。
在圖4a中，由於記憶體裝置404為串列互連中之第一記憶體裝置，故其輸入端子將自記憶體控制器402接收預設"通過"資料。舉例而言，可將該預設通過資料預設為一或多個邏輯"0"位元。記憶體裝置404將經更新之全域結果資料412自其輸出提供至記憶體裝置406。記憶體裝置406接著組合自記憶體裝置404接收之先前全域結果資料與其局部結果資料，以產生一經更新之全域結果資料414。若來自記憶體裝置404之局部結果資料或來自記憶體裝置406之局部結果資料對應於"失敗"，則經更新之全域結果資料412及414亦將指示"失敗"。記憶體裝置406將其經更新之全域結果資料414傳輸至記憶體裝置408，記憶體裝置408重複先前所描述之內部比較。最後，經更新之全域結果資料到達記憶體裝置410(串列互連中之最後記憶體裝置)，記憶體裝置410將一最終全域結果資料416提供回至記憶體控制器402。若串列互連中之任何裝置中即使有一個記憶體單元有缺陷，則由記憶體裝置410產生之最終全域結果資料416將對應於"失敗"狀態。
圖4b展示根據本發明之另一實施例之串列互連之多記憶體裝置。除測試信號提供器418及測試信號接收器420可實施為在記憶體控制器或類似類型之控制器外的邏輯電路以外，此實例類似於圖4a之實例。參看圖4b，一測試信號提供器422及一測試結果接收器/判定器424組態為彼此分開。在此實例中，四個記憶體裝置串列互連。串列互連之裝置404、406、408及410係連接至測試信號提供器422及測試結果接收器/判定器424。測試信號提供器422執行與測試信號提供器418相同之功能。測試結果接收器/判定器424執行與測試信號提供器418相同之功能，且亦執行自記憶體裝置410所產生之最終全域結果資料416判定"失敗"或"通過"之功能。
圖5為展示一根據本發明之一實施例之測試一串列互連之多裝置記憶體系統之方法的流程圖。為本實例之目的，設想每一記憶體裝置具有兩個記憶體組，但熟習此項技術者應瞭解，可存在任何數目之記憶體組。此外，熟習此項技術者應瞭解，本發明之實施例可應用於組織為具有一單一記憶體陣列之裝置。將關於圖9描述應用於單記憶體陣列裝置之記憶體測試方案之詳細描述。
該測試方法藉由將預設測試資料寫入每一記憶體裝置中之每一個組中而於步驟500開始。為了最小化寫入每一記憶體裝置之所有記憶體組所需之時間，預設測試資料在每一記憶體組中較佳為相同的。可使用之預設測試資料之一實例為一棋盤形圖案或全邏輯"0"資料或全邏輯"1"資料。 根據本發明之一實施例，藉由一不對應於系統中之任何裝置之唯一碼、值或數字而將一寫入命令提供至所有記憶體裝置。回應於此唯一碼，進入一虛擬測試描述，且將每一記憶體裝置之所有記憶體區塊設定為同時接收預設測試資料。如熟習此項技術者應熟知的，此種控制可藉由裝置之命令解碼器提供。另外，可將一特定測試命令提供至記憶體裝置中之每一者，以使該系統處於測試操作模式下。
一旦已將所有記憶體組寫入預設測試資料，則在步驟502，讀取第一記憶體裝置j之兩個記憶體組之第一位元位置i。在步驟502，變數i及j自0開始。接著使用測試電路(諸如圖3b之XOR電路308)來產生一單位元局部結果資料，其表示兩個記憶體組之位元位置i=0之通過或失敗狀態。在步驟504，比較位元位置i=0之局部結果資料與一來自前一記憶體裝置j-1之先前全域結果資料之位元位置i=0。第一記憶體裝置j=0將自記憶體控制器接收預設"通過"結果資料，因為系統中不存在前一記憶體裝置。舉例而言，此比較可藉由圖3b之或電路312執行。在步驟506，提供此比較之輸出以作為當前記憶體裝置j之經更新之全域結果資料。
在步驟508，進行當前記憶體裝置j是否為系統中之最後一個記憶體裝置的判定。若當前記憶體裝置j不為系統中之最後一個記憶體裝置，則下一個記憶體裝置對於位元位置i=0執行步驟502至508。此在本方法中係藉由在步驟510使j遞增(j=j+1)及返回至步驟502來表達。重複步驟502至 510，直至由最後一個記憶體裝置提供一最終的經更新之全域結果資料，此時，該方法進行至步驟512，從而指示對所有記憶體組之位元位置i=0之測試已完成。在步驟512，進行對最終經更新之全域結果資料之通過/失敗狀態之判定。若位元狀態對應於失敗，則該方法於步驟514結束，且總體上認為該系統未通過測試，藉此消除對測試記憶體組之其他位元之需要。另一方面，若位元狀態對應於通過，則該方法繼續至步驟516，在步驟516，進行對記憶體組之最後一個位元位置之判定。若最終的經更新之全域結果資料對應於最後一個位元位置，則該方法於步驟518結束，且該系統總體上已通過該測試。
在其他情況下，存在更多位元位置需要測試。該方法接著返回至步驟502，在步驟502，自系統之第一記憶體裝置開始，測試記憶體組之下一個位元位置。此在本方法中係藉由在步驟520使i加遞增(i=i+1)、在步驟522重設j=0及返回至步驟502來表達。若該等記憶體組中之任一者中無缺陷，則該方法重複502至510之循環及502至522之循環以測試所有記憶體裝置之記憶體組中之每一個位元位置。
圖6為圖3b中所說明之記憶體裝置300的詳細示意性實施例。記憶體裝置600包括標準輸出路徑電路及一測試電路602。該等標準輸出路徑電路可進一步細分為一用於自一先前記憶體裝置接收讀取/寫入資料之流通輸出路徑、一用於提供局部讀取資料之局部輸出路徑及一用於驅動自流通輸出路徑及局部輸出路徑中之任一者接收之資料之共用 輸出驅動器路徑。該流通輸出路徑包括一輸入端子604、一輸入緩衝器606及一D型正反器608。該局部輸出路徑包括一記憶體組選擇器610及一n位元之並列至串列暫存器612。該共用輸出驅動器路徑包括一裝置選擇器614、一輸出緩衝器616及一串列輸出端子618。
輸出路徑電路之一般操作應為熟習此項技術者所熟知。舉例說明，當記憶體裝置以正常操作模式工作時，記憶體組選擇器610允許選擇個別記憶體組以進行資料讀出。視裝置選擇信號D_SEL(與裝置ID號有關)而定，裝置選擇器614將使由局部輸出路徑提供之局部資料或自該流通輸出路徑提供之全域資料通過。通常，自裝置選擇器614通過之局部資料及全域資料在正常操作模式期間被看作為記憶體資料。應注意，D型正反器及並列至串列暫存器612係藉由同一信號CLK確定時脈以確保輸出資料與系統完全同步，而不管資料之來源。在順流式操作中，資料因此經歷一單一時脈週期潛時，因為資料係自一個記憶體裝置傳送至另一記憶體裝置。
在圖6中，局部輸出路徑及共用輸出驅動器路徑經調適以具有使本發明之串列測試方案實施例能夠實現之最小邏輯及電路。額外串列測試電路602包括一局部比較器電路620、一n位元之第一級測試路徑選擇器622、一亦稱為全域比較電路之壓縮電路624及一第二級測試路徑選擇器626。舉例說明，壓縮電路624當前實施為一或電路，然而，熟習此項技術者應瞭解，可使用任何功能上等效之電 路。舉例說明，局部比較器電路620係實施為一XOR電路，但可使用任何功能上等效之電路，只要其可藉由比較記憶體單元內容而邏輯地偵測缺陷之存在或不存在即可。更具體言之，任何邏輯電路可用以判定記憶體單元內容是否不匹配一預定圖案或基於寫入之測試圖案之其他預期輸出。XOR電路620具有一用於自一個組(組0)接收一資料位元之第一輸入及一用於自另一組(組1)接收一資料位元之第二輸入。在本實例中，只要來自組0及組1之兩個位元邏輯上相同，XOR電路620即將輸出一邏輯"0"結果，其對應於"通過"結果。
第一級測試路徑選擇器622用以選擇性地通過記憶體組選擇器610之輸出，該第一級測試路徑選擇器622回應於選擇信號TEST_MODE而提供來自記憶體陣列之局部記憶體資料或XOR電路620之輸出。在測試操作模式下，將XOR電路620之單位元輸出傳遞至並列至串列暫存器612。此輸出為局部結果資料，其隨後將與來自前一記憶體裝置之先前全域結果資料進行比較。在本實例中，來自組0及組1之n個位元彼此可同時進行比較，因此存在n個局部結果資料位元，其儲存於並列至串列暫存器612中。因此，記憶體組選擇器610、局部比較器電路620及第一級測試路徑選擇器622經組態而適合n位元寬之字。
一旦載入，並列至串列暫存器612便在每一時脈週期將一個單位元局部比較結果提供至壓縮電路624，在該壓縮電路中，將該單位元局部比較結果與自D型正反器608接收 之先前全域結果資料之相應位元進行比較。舉例說明，壓縮電路624係實施為一具有一連接至並列至串列暫存器612之輸出的第一輸入及一連接至D型正反器608之輸出的第二輸入之或邏輯電路。或邏輯電路624之單位元輸出組合來自前一記憶體裝置之先前全域結果資料與並列至串列暫存器612中所含之局部結果資料。第二級測試路徑選擇器626回應於信號TEST_MODE而選擇性地通過或邏輯電路624之輸出。在測試操作模式下，將或邏輯電路624之輸出傳遞至輸出緩衝器616以供傳輸至下一個記憶體裝置或記憶體控制器。在正常操作模式下，第二級測試路徑選擇器626通過於裝置選擇器614處接收之全域記憶體資料。
現接著論述記憶體裝置600之標準輸出路徑電路及額外串列測試電路602之操作。在測試操作模式期間，設定控制信號TEST_MODE，使得第一級測試路徑選擇器622使來自其"1"輸入端子之資料通過，且第二級測試路徑選擇器626使來自其"1"輸入端子之資料通過。第一級測試路徑選擇器622將由局部比較器電路620執行的組0與組1之比較之結果傳遞至並列至串列暫存器612。在本實例中，可同時讀出來自每一組之資料的8個位元，且將其彼此進行比較。因此存在載入至並列至串列暫存器612中之八個比較結果。在每一有效時脈邊緣上，D型正反器608及並列至串列暫存器612將資料之單一位元傳輸至壓縮電路624，壓縮電路624組合該等位元且輸出一經壓縮之結果。該經壓縮之結果通過第二級測試路徑選擇器626，且經由輸出緩衝 器616及輸出端子618發送至串列互連中的下一個記憶體裝置。應注意，選擇信號D_SEL之狀態此時不相關，因為裝置選擇器614之輸出已在第二級測試路徑選擇器626處阻斷。
圖7a為串列互連之記憶體裝置700、702、704及706的方塊圖，其用於說明資訊在裝置之間的流動。每一記憶體裝置包括圖6所示之先前所描述之串列測試電路實施例。每一記憶體裝置具有以下輸入埠：一串列輸入埠SI、一輸入啟用埠IPE、一輸出啟用埠OPE及一時脈輸入埠。每一記憶體裝置具有以下輸出埠：一串列輸出埠SOP、一輸入啟用埠IPEQ及一輸出啟用埠OPEQ。輸出埠IPEQ及OPEQ為順流式埠，其將分別在IPE及OPE輸入埠上接收之信號傳輸至系統中之下一個裝置。
圖7b為展示使用本發明之記憶體測試方案實施例的圖7a之串列互連之多裝置系統之操作的時序圖。該時序圖繪出用於系統時脈CLK、記憶體裝置700"裝置0"之埠SIP、IPE及OPE(分別標為SIP[0]、IPE[0]及OPE[0])及所有四個裝置之串列輸出埠(標為SOP[0]、SOP[1]、SOP[2]及SOP[3])之信號迹線。假設已將測試寫入資料寫入至記憶體裝置700、702、704及706之所有記憶體組，且記憶體裝置系統已準備好進行測試。
如自圖7b可見，記憶體裝置700在測試操作中接收一輸入啟用信號IPE。如先前所提及，唯一碼、值或數字將使每一裝置能夠遵照控制信號起作用。輸入啟用信號IPE[0] 傳送經過記憶體裝置700至706，從而依次啟用每一裝置。接下來，記憶體裝置700經由串列輸入埠SIP[0]接收一測試讀取命令，其可包括將選擇信號TEST_MODE設定為必要測試狀態。舉例而言，信號TEST_MODE可回應於伴隨該讀取命令之唯一碼而設定為測試狀態，或可在裝置進入一測試操作模式時明確設定。如先前所提及，可啟動適當之寫入電路以使得能夠回應於唯一碼而將測試資料同時寫入至一或多個記憶體組之記憶體單元中。雖然其未於圖7a中加以說明，但記憶體裝置700、702、704及706中之每一者中的鎖存電路將使一個記憶體裝置中之讀取操作之開始與系統中之下一個記憶體裝置之讀取操作之開始之間延遲一個時脈週期。此稱為一個時脈週期潛時。回應於讀取測試命令，每一裝置將開始進行其記憶體組之單元之間的資料之局部讀出及比較，且將局部比較結果載入其並列至串列暫存器612。
一旦已經過足夠數目之時脈週期以完成局部比較，便由記憶體裝置700接收一輸出啟用信號OPE，該信號傳送通過記憶體裝置700、702、704及706。系統中之第一記憶體裝置700自記憶體控制器接收輸出啟用信號OPE及預設"通過"資料。此預設"通過"資料模擬一來自前一記憶體裝置之具有"通過"狀態之先前全域結果資料，且由或電路624使用以與局部結果資料進行比較。回應於OPE信號且在系統時脈CLK之第一上升邊緣，將一來自記憶體裝置700之並列至串列暫存器612之局部結果資料提供至其相應或電 路624。亦在該第一上升邊緣處，記憶體裝置700之D型正反器電路將預設"通過"資料的一個位元提供至或電路624。在圖7b中，所得第一經更新全域結果資料位元係在時脈邊緣708提供在SOP[0]上。
一個時脈週期之後，記憶體裝置702鎖存來自SOP[0]之此第一經更新之全域結果資料位元，且接著將該位元與一來自其自身並列至串列暫存器612之第一位元進行比較，以產生一來自SOP[1]之第二經更新之全域結果資料位元。若來自SOP[0]之資料位元或來自記憶體裝置702之局部結果資料指示一缺陷，則SOP[1]亦將指示一缺陷。此過程隨記憶體裝置704自記憶體裝置702之SOP[1]接收第二經更新之全域結果資料位元且將該位元與其自身之局部結果資料進行組合，以產生一來自SOP[2]之第三經更新之全域結果資料位元而繼續。同樣，記憶體裝置706將提供一來自SOP[3]之第四且最終的經更新之全域結果資料位元，該位元被傳回記憶體控制器。如自圖7b可見，記憶體裝置700、702、704及706中之每一者中的鎖存電路使每一記憶體裝置中之輸出之開始與系統中之下一個記憶體裝置之輸出之開始之間延遲一個時脈週期。來自系統中之最後一個記憶體裝置706的最終經更新之全域結果資料位元為來自該多裝置系統中之所有裝置之比較結果的壓縮表示。
因此，表示所有記憶體裝置的一個記憶體位置之通過/失敗狀態的最終全域結果資料之第一位元係在四個時脈週期之後提供。對於在此之後的每一時脈週期，提供連續的 最終全域結果資料位元。記憶體控制器可經組態以在一接收到第一"失敗"位元即停止測試過程，因為任一記憶體裝置中之任一單位元故障將使整個系統有缺陷。
圖8a及圖8b概念地說明根據本發明之實施例之三個串列互連之記憶體裝置之實例操作。每一記憶體裝置含有標為組0及組1之兩個記憶體組、一或電路及一XOR電路。該XOR電路對應於圖6之局部比較器電路620，其判定該兩個記憶體組之內容是否相同。該或電路對應於圖6之壓縮電路624，其組合該XOR電路所產生之局部結果資料與系統中之先前記憶體裝置之經更新之全域結果資料。該或電路之輸出為一經更新之全域結果資料。在圖8a及圖8b中，組0及組1之8個位元係同時測試。
圖8a展示記憶體裝置800、802及804之16個記憶體單元中之任一者中無缺陷的實例情形。出於說明之目的，已將相同測試資料00101101寫入至裝置800、802及804之記憶體組組0及組1中。由於裝置800、802及804之記憶體組無缺陷，故每一個記憶體組將保留資訊之相同位元組。因此，在由每一裝置執行之局部比較操作期間，每一記憶體裝置之XOR電路所產生之結果將為00000000。記憶體裝置800組合由其XOR閘產生之測試結果與來自記憶體控制器之預設"通過"資料，因為裝置800為系統中之第一裝置。由於未偵測到缺陷，故最終的壓縮資料結果將為一串"0"邏輯狀態，其指示所有記憶體裝置之每一記憶體單元位置之一"通過"狀況。
圖8b展示記憶體裝置806之組0中存在一個缺陷且記憶體裝置808之組1中存在一個缺陷的實例情形。更具體言之，在將測試資料00101101寫入記憶體裝置之所有組之後，記憶體裝置806之組0的自左邊起第三位元位置具有自所寫之"1"邏輯狀態變至"0"邏輯狀態之狀態。類似地，記憶體裝置808之組1的自左邊起之第八位元位置具有自所寫之"1"邏輯狀態變至"0"邏輯狀態之狀態。因此，當記憶體裝置806之XOR電路比較組0之八個位元與組1之相應八個位元時，該電路將產生以下輸出位元組：00100000。類似地，當記憶體裝置808之XOR電路比較組0之八個位元與組1之相應八個位元時，該電路將產生以下輸出位元組：00000001。"1"邏輯位元指示該兩個記憶體組中之一者的相應位元位置之"失敗"。因為記憶體裝置806為系統中之第一記憶體裝置，所以其或電路僅將其XOR電路之輸出傳輸至記憶體裝置808。記憶體裝置808接著組合自記憶體裝置806接收之經更新之全域結果資料與由其XOR電路產生之局部結果資料。來自記憶體裝置808之經更新之全域結果資料現含有兩個錯誤指示：00100001。接下來將裝置808之或電路之輸出傳輸至裝置810，裝置810組合該輸出與裝置810之局部結果資料。因為自裝置808接收之資料含有錯誤指示，所以由裝置810中之或閘產生的經更新及最終壓縮資料將含有相同的錯誤指示，儘管裝置810不具缺陷亦然。
先前所描述之實施例已使用具有兩個記憶體組之記憶體 裝置加以說明。在替代實施例中，該等記憶體裝置可包括複數個記憶體組，且用於比較來自記憶體組之資料的XOR電路可經組態以接收來自該複數個記憶體組中之每一者之資料的一個位元。單位元XOR電路輸出仍將隨該電路識別所有記憶體組中的至少一缺陷而提供該複數個記憶體組中之至少一缺陷之指示。舉例而言，在圖6之一修改中，記憶體組選擇器610可經組態以自四個組接收資料，且XOR電路620可接著經相應組態以自該四個組接收相同資料。
或者，用於比較先前記憶體裝置之先前全域結果資料之或電路可經組態以同時自一個以上並列至串列暫存器接收局部結果資料位元。舉例而言，在圖6之一修改中，元件610、620、622及612可針對記憶體裝置中之每一對記憶體組而加倍。
已使用記憶體裝置描述先前所描述之多裝置系統。然而，本發明之實施例可用於具有組織成記憶體組之內嵌式記憶體之任何類型之裝置中。先前所描述之實施例已展示為與具有至少兩個記憶體組之裝置一起使用。熟習此項技術者應瞭解，所示電路可經調整以容納額外的記憶體組。根據本發明之另一實施例，可以相同方式測試具有單一記憶體陣列之裝置。
圖9為展示關於一單記憶體組裝置之局部比較器電路之電路組態的方塊圖。記憶體裝置900經組態以具有一具有多列字線及多行位元線之單一記憶體組902。行存取電路904連接至該等位元線，該行存取電路904可包括用於感應 位元線之電壓位準之位元線感應放大器及用於將感應之電壓耦合至讀取資料匯流排線906之行選擇裝置。將讀取資料匯流排線906標為DB0至DB7。在當前所示之實例中，記憶體裝置900經組態以在每一讀取週期中將資料之八個位元同時提供至讀取資料匯流排線906上。在本實施例中，該局部比較器電路包括一個用於比較兩個不同讀取資料匯流排線上之資料的互斥或(XOR)電路。因此，在具有八個讀取資料匯流排線906之本實例中，總共存在四個XOR電路908、910、912及914。可接著將來自XOR電路908至914中之每一者之局部結果資料(標為LRD0、LRD1、LRD2及LRD3)提供至類似於圖6之實施例所示之彼等電路之下游電路，以供與來自先前記憶體裝置之全域結果資料進行比較。
同樣，可測試具有整體記憶體陣列或隔離為兩個或兩個以上獨立記憶體區塊或組之記憶體陣列之裝置。隔離記憶體陣列為其部分可定址以進行讀取或寫入操作之記憶體陣列。
先前所示之實施例已展示為使用XOR電路之單一級來執行對一裝置中之記憶體單元之局部比較。在圖6之實施例中，存在n個用於並行提供n個局部比較資料位元之XOR電路620。在圖9之實施例中，存在並行提供之4個局部比較資料。在一替代實施例中，該等局部比較電路可組織成級，使得可提供一個來自一最終局部比較電路之單一輸出。此最終輸出既而將表示在一個讀取週期期間所測試的 所有記憶體單元之局部比較結果。舉例而言，在圖9之實施例之一修改中，可將輸出LRD0及LRD1提供至一第五XOR閘，而可將輸出LRD2及LRD3提供至一第六XOR閘。接著，可將第五XOR閘及第六XOR閘之輸出提供至一第七及最後XOR閘。
在前述描述中，出於解釋之目的，陳述眾多細節以提供對本發明之實施例之透徹理解。然而，熟習此項技術者將易於瞭解，此等特定細節並非實踐本發明所需的。在其他例子中，以方塊圖形式展示眾所熟知之電力結構及電路以不致混淆本發明。舉例而言，不提供關於本文中所描述的本發明之實施例是否實施為軟體常式、硬體電路、韌體或其組合之特定細節。在電路結構中，裝置及元件可直接或間接連接至其他裝置及元件或與其他裝置及元件耦合。
本發明之實施例可表示為儲存於機器可讀媒體(亦稱為電腦可讀媒體、處理器可讀媒體或其中體現有電腦可讀程式碼之電腦可用媒體)中之軟體產品。機器可讀媒體可為任何適合之有形媒體，包括磁性、光學或電學儲存媒體(包括碟片、緊密光碟唯讀記憶體(CD-ROM)、記憶體裝置(揮發性或非揮發性)或類似儲存機構。機器可讀媒體可含有指令、碼序列、組態資訊或其他資料之各種集合，其在執行時使處理器執行根據本發明之一實施例之方法中的步驟。一般熟習此項技術者應瞭解，實施所描述之發明所必要的其他指令及操作亦可儲存於機器可讀媒體上。自機器可讀媒體執行之軟體可與電路建立介面以執行所述任務。
本發明之上述實施例僅意欲為實例。在不脫離僅由附加之申請專利範圍界定的本發明之範疇的情況下，可由熟習此項技術者對特定實施例實現更改、修改及變化。
100‧‧‧多裝置系統
102‧‧‧記憶體控制器
104‧‧‧記憶體裝置
106‧‧‧記憶體裝置
108‧‧‧記憶體裝置
110‧‧‧記憶體裝置
202‧‧‧記憶體組
204‧‧‧記憶體組
206‧‧‧互斥或(XOR)電路
120‧‧‧多裝置系統
122‧‧‧記憶體控制器
124‧‧‧記憶體裝置
126‧‧‧記憶體裝置
128‧‧‧記憶體裝置
130‧‧‧記憶體裝置
300‧‧‧記憶體裝置
302‧‧‧記憶體電路
304‧‧‧第一記憶體組
306‧‧‧第二記憶體組
308‧‧‧XOR電路
310‧‧‧輸入端子
312‧‧‧壓縮電路
314‧‧‧輸出端子
400‧‧‧多裝置系統
402‧‧‧記憶體控制器
404‧‧‧記憶體裝置
406‧‧‧記憶體裝置
408‧‧‧記憶體裝置
410‧‧‧記憶體裝置
412‧‧‧經更新之全域結果資料
414‧‧‧經更新之全域結果資料
416‧‧‧最終全域結果資料
418‧‧‧測試信號提供器
420‧‧‧測試結果接收器
422‧‧‧測試信號提供器
424‧‧‧測試結果接收器/判定器
600‧‧‧記憶體裝置
602‧‧‧測試電路
604‧‧‧輸入端子
606‧‧‧輸入緩衝器
608‧‧‧D型正反器
610‧‧‧記憶體組選擇器
612‧‧‧並列至串列暫存器
614‧‧‧裝置選擇器
616‧‧‧輸出緩衝器
618‧‧‧輸出端子
620‧‧‧局部比較器電路
622‧‧‧第一級測試路徑選擇器
624‧‧‧壓縮電路
626‧‧‧第二級測試路徑選擇器
700‧‧‧記憶體裝置
702‧‧‧記憶體裝置
704‧‧‧記憶體裝置
706‧‧‧記憶體裝置
708‧‧‧時脈邊緣
800‧‧‧記憶體裝置
802‧‧‧記憶體裝置
804‧‧‧記憶體裝置
806‧‧‧記憶體裝置
808‧‧‧記憶體裝置
810‧‧‧記憶體裝置
900‧‧‧記憶體裝置
902‧‧‧記憶體組
904‧‧‧行存取電路
906‧‧‧讀取資料匯流排線
908‧‧‧XOR電路
910‧‧‧XOR電路
912‧‧‧XOR電路
914‧‧‧XOR電路
CLK‧‧‧系統時脈
DB0~DB7‧‧‧讀取資料匯流排線
IPE‧‧‧輸入啟用埠/輸入啟用信號
IPEQ‧‧‧輸入啟用埠
LRD0~LRD3‧‧‧局部結果資料
OPE‧‧‧輸出啟用埠/輸出啟用信號
OPEQ‧‧‧輸出啟用埠
SI‧‧‧串列輸入埠
SIP‧‧‧串列輸入埠
SOP‧‧‧串列輸出埠
圖1為一配置成多點組態之先前技術多裝置封裝的方塊圖；圖2為先前技術記憶體裝置測試方案的方塊圖；圖3a為一配置成串列互連組態之多裝置封裝的方塊圖，本發明之一實施例可應用於該多裝置封裝；圖3b為一根據本發明之一實施例之具有壓縮測試電路之記憶體裝置的方塊圖；圖4a為根據本發明之一實施例之串列互連之可測試記憶體裝置的方塊圖；圖4b為根據本發明之另一實施例之串列互連之可測試記憶體裝置的方塊圖。
圖5為一根據本發明之一實施例之記憶體系統裝置測試方法的流程圖；圖6為根據本發明之一實施例之用於一記憶體裝置之輸出路徑電路及壓縮測試電路的電路示意圖；圖7a為具有圖6所示之壓縮測試電路之串列互連之記憶體裝置的方塊圖，其說明資訊在記憶體裝置之間的流動；圖7b為展示圖7a之系統之操作的時序圖；圖8a為展示當記憶體裝置中不存在缺陷時，一根據本發明之一實施例之實例測試方法操作的方塊圖； 圖8b為展示當記憶體裝置中存在缺陷時，一根據本發明之一實施例之實例測試方法操作的方塊圖；及圖9為展示根據本發明之一實施例之經組態以用於單記憶體組裝置之局部比較器電路的方塊圖。
400‧‧‧多裝置系統
402‧‧‧記憶體控制器
404‧‧‧記憶體裝置
406‧‧‧記憶體裝置
408‧‧‧記憶體裝置
410‧‧‧記憶體裝置
412‧‧‧經更新之全域結果資料
414‧‧‧經更新之全域結果資料
416‧‧‧最終的全域結果資料
418‧‧‧測試信號提供器
420‧‧‧測試結果接收器

Claims (30)

  1. 一種用於一記憶體裝置之具有一串列輸入連接及一串列輸出連接之測試電路，其包含：一局部比較電路，其用於將至少兩個記憶體單元之資料彼此進行比較，若該至少兩個記憶體單元中之一者有缺陷，則該局部比較電路提供對應於一失敗狀態之局部結果資料；及，一壓縮電路，其用於將該局部結果資料與一自該串列輸入連接接收之全域結果資料進行邏輯或、將經更新之全域結果資料提供至該串列輸出連接，若該局部結果資料與該全域結果資料中之至少一者對應於該失敗狀態，則該經更新之全域結果資料對應於該失敗狀態。
  2. 如請求項1之測試電路，其進一步包括一用於選擇性地通過該局部結果資料與局部記憶體資料中之一者之第一級測試路徑選擇器，該第一級測試路徑選擇器回應於一測試模式信號而將該局部結果資料傳遞至該壓縮電路。
  3. 如請求項2之測試電路，其進一步包括一用於選擇性地通過該局部結果資料與全域記憶體資料中之一者之第二級測試路徑選擇器，該第二級測試路徑選擇器回應於該測試模式信號而將該局部結果資料傳遞至該串列輸出連接。
  4. 如請求項3之測試電路，其中該局部比較電路包括用於自該至少兩個記憶體單元接收該資料之邏輯電路，該邏輯電路經組態以當該資料不匹配一預定圖案時，提供對 應於一失敗狀態之該局部結果資料。
  5. 如請求項4之測試電路，其中該局部比較電路包括一用於自該至少兩個記憶體單元接收該資料之互斥或電路，該局部結果資料係由該互斥或電路提供。
  6. 如請求項3之測試電路，其中該壓縮電路包括一用於接收該全域結果資料及該局部結果資料之或電路，該或電路提供該經更新之全域結果資料。
  7. 如請求項3之測試電路，其中該記憶體裝置包括一用於選擇性地通過該局部記憶體資料及該全域記憶體資料中之一者以作為記憶體資料之裝置選擇器，該局部資料係自該至少兩個記憶體單元中之一者接收，且該全域資料係自該串列輸入連接接收。
  8. 如請求項7之測試電路，其中該至少兩個記憶體單元中之每一者位於不同的隔離記憶體區域中。
  9. 如請求項7之測試電路，其中該至少兩個記憶體單元中之每一者位於一單一隔離記憶體區域中。
  10. 如請求項3之測試電路，其中該記憶體裝置包括一用於接收及儲存該局部結果資料之並列至串列暫存器，該並列至串列暫存器為至少n位元寬以並行地接收n位元寬之局部結果資料及同步於一時脈而串列地輸出該n位元寬之局部結果資料的一個位元。
  11. 如請求項10之測試電路，其中該記憶體裝置包括一正反器電路，該正反器電路用於接收自該串列輸入連接接收之該全域結果資料，且用於同步於該時脈而提供該全域 結果資料的一個位元。
  12. 一種記憶體系統，其包含：一可以一測試模式操作以提供一單位元全域結果資料之第一記憶體裝置，該單位元全域結果資料對應於一第一記憶體裝置單元缺陷；及一可以該測試模式操作以接收該單位元全域結果資料之第二記憶體裝置，該第二記憶體裝置提供一對應於至少該第一記憶體裝置單元缺陷及一第二記憶體裝置單元缺陷的經更新之單位元全域結果資料。
  13. 如請求項12之記憶體系統，其進一步包括測試電路，該測試電路用於提供預設通過資料，且用於在該測試模式操作期間接收該經更新之單位元全域結果資料。
  14. 如請求項13之記憶體系統，其中該第一記憶體裝置包括：一第一局部比較電路，其用於偵測該第一記憶體裝置單元缺陷且用於提供第一局部結果資料；及一第一壓縮電路，其用於提供對應於該第一局部結果資料之一狀態的該單位元全域結果資料。
  15. 如請求項14之記憶體系統，其中該第二記憶體裝置包括：一第二局部比較電路，其用於偵測該第二記憶體裝置單元缺陷且用於提供第二局部結果資料；及一第二壓縮電路，其用於對來自該第一記憶體裝置之該單位元全域結果資料及該第二局部結果資料執行一邏 輯或函數，該第二壓縮電路提供一對應於該邏輯或函數之一輸出的經更新之單位元全域結果資料。
  16. 如請求項15之記憶體系統，其中該第一局部比較電路包括一用於偵測該第一記憶體裝置單元缺陷之第一互斥或電路，且該第二局部比較電路包括一用於偵測該第二記憶體裝置單元缺陷之第二互斥或電路。
  17. 如請求項16之記憶體系統，其中該第一壓縮電路包括一用於接收該預設通過資料及該第一局部結果資料之第一或電路，且該第二壓縮電路包括一用於接收該單位元全域結果資料及該第二局部結果資料之第二或電路。
  18. 如請求項13之記憶體系統，其中該測試電路係包括於一記憶體控制器中，該測試電路包括一用於提供預設通過資料之提供電路及一用於在該測試操作模式期間接收該經更新之單位元全域結果資料之接收電路。
  19. 如請求項13之記憶體系統，其中該測試電路包含：一用於提供預設通過資料之提供電路；及一用於在該測試操作模式期間接收該經更新之單位元全域結果資料之接收電路。
  20. 一種用於測試記憶體單元之方法，其包含：a)比較一記憶體裝置中之至少兩個記憶體單元以偵測一記憶體單元缺陷；b)在偵測到該記憶體單元缺陷時提供一對應於一失敗狀態之局部結果資料，該局部結果資料在沒有該記憶體單元缺陷之情況下對應於一通過狀態； c)比較該局部結果資料與全域結果資料，該全域結果資料對應於該失敗狀態及該通過狀態中之一者；d)提供來自該記憶體裝置之經更新之全域結果資料，若該全域結果資料及該局部結果資料中之至少一者對應於該失敗狀態，則該經更新之全域結果資料具有一對應於該失敗狀態之狀態。
  21. 如請求項20之用於測試記憶體單元之方法，其中該局部結果資料、該全域結果資料及該經更新之全域結果資料為單位元信號。
  22. 如請求項20之用於測試記憶體單元之方法，其中在該比較至少兩個記憶體單元之步驟之前，將相同測試資料寫入該記憶體裝置之所有該等記憶體單元中。
  23. 如請求項20之用於測試記憶體單元之方法，其中該比較至少兩個記憶體單元之步驟包括讀取對應於該至少兩個記憶體單元之資料。
  24. 如請求項23之用於測試記憶體單元之方法，其中該提供步驟包括對該至少兩個記憶體單元之該資料執行一互斥或運算以提供該局部結果資料。
  25. 如請求項20之用於測試記憶體單元之方法，其中該比較步驟包括從外部自該記憶體裝置接收該全域結果資料。
  26. 如請求項20之用於測試記憶體單元之方法，其中該提供該經更新之全域結果資料之步驟包括將該全域結果資料與該局部結果資料進行邏輯或以提供該經更新之全域結果資料。
  27. 如請求項20之用於測試記憶體單元之方法，其中該全域結果資料係由一先前記憶體裝置提供。
  28. 如請求項20之用於測試記憶體單元之方法，其中該全域結果資料係由測試電路提供，且將該全域結果資料預設為具有該通過狀態。
  29. 如請求項20之用於測試記憶體單元之方法，其中將該經更新之全域結果資料提供至一後續記憶體裝置。
  30. 如請求項20之用於測試記憶體單元之方法，其中將該經更新之全域結果資料提供至測試電路。
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