TWI440153B - 封裝基板及其製法 - Google Patents

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Description

封裝基板及其製法
本發明係有關於一種封裝基板及其製法，尤指一種能降低厚度之封裝基板及其製法。
為滿足半導體封裝件高積集度及微型化的封裝需求，以供更多主、被動元件及線路載接，半導體封裝基板係以多層板(Multi－layer board)為主流，俾在有限的空間下運用層間連接技術(Interlayer connection)以擴大封裝基板上可供利用的線路佈局面積，藉此配合高線路密度之積體電路需要，降低封裝基板的厚度，以在相同基板單位面積下容納更多數量的線路及電子元件。
請參閱第1A至1C圖，係為習知朝上空腔區(cavity－up)之打線式(wire bonding)封裝基板之製法；如第1A圖所示，提供第一、第二及第三核心板10a,10b,10c，該第一核心板10a具有第一及第二線路層11a,11b，該第二核心板10b具有第三及第四線路層11c,11d，該第三核心板10c具有第五及第六線路層11e,11f；且於該第一核心板10a及第二線路層11b上形成有第一介電層12a，且於該第二核心板10b及第四線路層11d上形成有第二介電層12b。藉由鑽孔機貫穿該第一核心板10a及第一介電層12a以形成第一開口13a，再藉由鑽孔機貫穿該第二核心板10b及第二介電層12b以形成第二開口13b；又於該第三核心板10c上設有晶片置放墊 14。
如第1B圖所示，將該第一介電層12a壓合於該第二核心板10b及第三線路層11c上，且將該第二介電層12b壓合於該第三核心板10c及第五線路層11e上，令該第一、第二及第三核心板10a,10b,10c結合成基板本體，且該第一開口13a對應連通該第二開口13b以形成凹槽13，而該凹槽13顯露該第三線路層11c及晶片置放墊14。再形成貫穿該基板本體之導電通孔100，以電性連接該第一、第二、第三、第四、第五及第六線路層11a,11b,11c,11d,11e,11f，俾形成封裝基板；該第一線路層11a具有第一打線墊110a，且顯露之第三線路層11c作為第二打線墊110b，而該第六線路層11f具有植球墊111。
如第1C圖所示，分別於該第一核心板10a、第一線路層11a、第三核心板10c及第六線路層11f上形成防焊層15，且該防焊層15形成有開孔150以露出各該植球墊111及第一打線墊110a。提供一具有相對之作用面16a及非作用面16b之半導體晶片16，且以該非作用面16b將該半導體晶片16結合於該晶片置放墊14上，又該半導體晶片16之作用面16a以導線17電性連接至各該第一及第二打線墊110a,110b。於該防焊層15上及該凹槽13中形成封裝材18，以包覆該半導體晶片16及導線17，且於各該植球墊111上形成焊料球19，以供電性連接至其他電子裝置。
惟，習知封裝基板之製法中，需先以鑽孔機分別於該第一核心板10a及第一介電層12a上形成第一開口13a、以及於該第二核心板10b與第二介電層12b上形成第二開口13b，再將該第一、第二及第三核心板10a,10b,10c與第一及第二介電層12a,12b壓合而成該基板本體；故，於各該核心板上製作線路層及規劃該晶片置放墊14時，需相互考量配線位置及配合該凹槽13位置，使製程複雜且繁瑣，俾各該核心板分開製作線路層，不僅使用較多物料而提高成本，且難以達到高佈線密度之需求。
再者，藉由習知各該核心板分開製作之製法，因使用多層之核心板及介電層，如圖中之三層核心板配合兩層介電層，以致於整體結構之厚度大幅提升，俾不符合低厚度之需求，而無法達到產品輕薄短小的目標。
因此，鑒於上述之問題，如何避免習知封裝基板及其製法之種種問題，實已成為目前亟欲解決之課題。
鑒於上述習知技術之缺失，本發明之主要目的係提供一種能降低厚度之封裝基板及其製法。
為達上述及其他目的，本發明揭露一種封裝基板，係包括：核心板，係具有相對之第一表面及第二表面，且該第一及第二表面上分別設有第一線路層及第二線路層，該第二線路層具有一晶片置放墊，且該核心板具有一貫穿該第一及第二表面之第一開口以顯露該晶片置放墊，且該第一線路層具有圍繞該第一開口周緣之複數第一打線墊；第 一介電層，係設於該核心板之第一表面及該第一線路層上，並具有一對應且大於該第一開口之第二開口，以顯露該第一開口及該些第一打線墊；第二介電層，係設於該核心板之第二表面及該第二線路層上，且該第一開口顯露部份之第二介電層；第三線路層，係設於該第一介電層上，且電性連接該第一線路層，該第三線路層並具有圍繞該第二開口周緣之複數第二打線墊；以及第四線路層，係設於該第二介電層上，且電性連接該第二線路層。
前述之封裝基板中，該核心板可設有電性連接該第一及第二線路層之複數導電通孔；該封裝基板亦可具有貫穿該第一介電層、核心板及第二介電層之導電通孔，以電性連接該第一、第二、第三及第四線路層。
前述之封裝基板復可包括第一防焊層，係設於該第一介電層及第三線路層上，且具有開口以外露各該第二打線墊、第一及第二開口。
前述之封裝基板中，該第四線路層可具有複數電性接觸墊，令該封裝基板包括設於該第二介電層及第四線路層上之第二防焊層，係具有複數開孔以外露各該電性接觸墊，俾該些電性接觸墊上可設有表面處理層。
前述之封裝基板中，該第三及第四線路層係可具有設於該第一及第二介電層中且電性連接該第一及第二線路層之導電盲孔；又該第四線路層係可具有設於該第二介電層中且對應連接至該晶片置放墊之散熱盲孔。
此外，前述之封裝基板中，該第二線路層復可具有複 數第三打線墊，且該第一及第二開口顯露該些第三打線墊；較佳地，該些電性接觸墊、第一、第二及第三打線墊上可設有表面處理層。
本發明復提供一種封裝基板之製法，係包括：提供一具有相對之第一及第二表面之核心板，該核心板之第一及第二表面上分別設有第一及第二初始金屬層；形成貫穿該核心板、第一及第二初始金屬層之複數通孔；於各該通孔之孔壁、該第一及第二初始金屬層上形成導電晶種層；於該第一及第二初始金屬層上之導電晶種層上形成阻層，且於各該阻層中形成複數圖案化之開口區，以顯露各該通孔、該第一及第二初始金屬層上之部份導電晶種層；於各該開口區中之第一及第二初始金屬層之導電晶種層上分別電鍍形成第一及第二金屬層，並於各該通孔中形成導電通孔，且該第一金屬層具有第一打線區，而該第二金屬層具有晶片置放區；移除該阻層；蝕刻該第一打線區外之第一金屬層及第一初始金屬層以形成第一線路層，並蝕刻該晶片置放區外之第二金屬層及第二初始金屬層以形成第二線路層，且各該導電通孔電性連接該第一及第二線路層；於該核心板之第一表面及第一金屬層上形成第一介電層，且該第一介電層具有一對應該晶片置放區及第一打線區之空白區，且於該核心板之第二表面及第二金屬層上形成第二介電層；於該第一及第二介電層上形成及第四第三線路層，且該第四線路層具有複數電性接觸墊，且該第一介電層之空白區未形成該第三線路層，又該第三線路層 具有圍繞該空白區周緣之第二打線區，該第二打線區具有複數第二打線墊；於該空白區形成一貫穿該核心板之第一及第二表面之第一開口、及貫穿該第一介電層之第二開口，且該第二開口對應且大於該第一開口，以顯露該晶片置放區及該第一打線區；以及蝕刻該第一打線區之部分第一金屬層及部分第一初始金屬層，以形成複數第一打線墊，且蝕刻移除對應該晶片置放區之第二初始金屬層及其覆蓋之導電晶種層，以形成晶片置放墊。
前述之製法中，該第一及第二開口係可以雷射燒融貫穿該空白區對應之第一介電層、核心板之第一及第二表面而形成。
前述之製法復可包括移除該阻層之後，於該第一打線區及晶片置放區形成保護層，並於形成該第一及第二線路層後，再移除該保護層。
前述之製法復可包括於形成該第三及第四線路層之後，於該第一介電層及第三線路層上形成第一防焊層，且該第一防焊層形成有開口，以顯露各該第二打線墊及該空白區，並於該第二介電層及第四線路層上形成第二防焊層，而該第二防焊層形成有複數開孔，以對應顯露各該電性接觸墊。
前述之製法復可包括於各該電性接觸墊及第二打線墊上形成保護層，並於形成各該第一打線墊及該晶片置放墊後，再移除該保護層。
前述之製法中，該第二金屬層復可具有圍繞該晶片置 放區周緣之第三打線區，而該第一打線區係可對應且大於該第三打線區，並於形成該晶片置放墊之同時，並於該第三打線區形成複數第三打線墊。前述之製法復可包括於各該電性接觸墊、第一、第二及第三打線墊上形成表面處理層。
前述之製法中，該第三及第四線路層復可具有複數位於該第一及第二介電層中之導電盲孔，以分別電性連接該第一及第二線路層。又該第四線路層復可具有至少一設於該第二介電層中且對應連接該晶片置放墊之散熱盲孔。
前述之製法復可包括形成貫穿該第一介電層、核心板及第二介電層之導電通孔，以電性連接該第一、第二、第三及第四線路層。
由上可知，本發明封裝基板及其製法，係藉由雷射燒融單一核心板及第一介電層以形成連通之第一及第二開口，相較於習知技術之多層核心板及介電層，本發明因只使用單一核心板配合介電層，不僅製程簡單且快速，且可達到降低整體封裝結構厚度之目的。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
請參閱第2A圖至第2N圖，係提供本發明之封裝基板之製法。
如第2A圖所示，提供一具有相對之第一及第二表面 20a,20b之核心板20，於該核心板20之第一及第二表面20a,20b上分別形成第一及第二初始金屬層21a,21b，且於該核心板20中形成貫穿之複數通孔200；再於各該通孔200之孔壁、第一及第二初始金屬層21a,21b上形成導電晶種層(seed layer)210。所述之第一及第二初始金屬層21a,21b係為銅箔。
接著，於該第一及第二初始金屬層21a,21b上之導電晶種層210上形成阻層22，且於該阻層22中形成複數圖案化之開口區220，以顯露各該通孔200、該第一及第二初始金屬層21a,21b上之部份導電晶種層210。
如第2B圖所示，藉由該導電晶種層210，於各該開口區220中電鍍金屬，以於該第一及第二初始金屬層21a,21b上分別形成第一及第二金屬層23a,23b，且於各該通孔200中形成導電通孔200’。
如第2C圖所示，移除該阻層22，以露出該第一及第二金屬層23a,23b；其中，該圖案化之第一金屬層23a具有第一打線區A，而該第二金屬層23b具有晶片置放區W及圍繞該晶片置放區W周緣之第三打線區C，且該第一打線區A所圍繞之輪廓係對應且大於該第三打線區C所圍繞之輪廓。再於該第一打線區A、晶片置放區W及第三打線區C上形成保護層24。
如第2D圖所示，接著，以蝕刻方式移除顯露之導電晶種層210及其覆蓋之第一及第二初始金屬層21a,21b，且一併移除部分之第一及第二金屬層23a,23b，以於該核 心板20之第一及第二表面20a,20b上分別形成第一及第二線路層21a’,21b’，且各該導電通孔200’電性連接該第一及第二線路層21a’,21b’；藉由該保護層24之保護作用，令該第一打線區A之第一金屬層23a及該第三打線區C之第二金屬層23b僅受側蝕效應之影響，而該晶片置放區W則未受蝕刻影響。
如第2E圖所示，移除該保護層24；然，如第2E’圖所示，於其他實施例中，可依封裝基板之需求，若無需於該第三打線區C形成打線墊，於先前步驟中，該第二初始金屬層21b及第二金屬層23b則無需形成於該第三打線區C上。後續製程中，以第2E圖為接續製程之結構。
如第2F圖所示，於該核心板20之第一表面20a及第一金屬層23a上形成第一介電層25a，且於該核心板20之第二表面20b及第二金屬層23b上形成第二介電層25b。所述之第一介電層25a具有一對應該晶片置放區W及第一打線區A之空白區S，該空白區S將不設計任何線路，以利於後續之雷射燒融(laser ablation)製程。
如第2G圖所示，於該第一介電層25a上形成第三線路層21c，且該空白區S上不具有該第三線路層21c，該第三線路層21c並具有圍繞該空白區S周緣之第二打線區B，該第二打線區B具有複數第二打線墊210b；又於該第二介電層25b上形成第四線路層21d，且該第四線路層21d具有複數例如為植球墊之電性接觸墊212。
所述之第三及第四線路層21c,21d復具有位於該第 一及第二介電層25a,25b中之複數導電盲孔213，以分別電性連接該第一及第二線路層21a’,21b’；又該第四線路層21d復具有至少一散熱盲孔214，係設於該第二介電層25b中且對應連接該晶片置放區W。於其他實施例中(圖式中未表示)，亦可藉由該第二介電層25b本身之厚度不大而具有基本之散熱功用，因而無需形成該導熱盲孔214，以節省製程步驟及時間。
另外，亦可形成貫穿該核心板20、第一及第二介電層25a,25b之導電通孔250，以電性連接該第一、第二、第三及第四線路層21a’,21b’,21c,21d。
如第2H圖所示，於該第一介電層25a及第三線路層21c上形成第一防焊層26a，且於該第一防焊層26a上形成開口260a，以顯露各該第二打線墊210b及該空白區S，並於該第二介電層25b及第四線路層21d上形成第二防焊層26b，且於該第二防焊層26b上形成複數開孔260b，以對應顯露各該電性接觸墊212。
然，如第2H’圖所示，於其他實施例中，所述之導電盲孔213’及散熱盲孔214’亦可於孔壁上形成金屬，再以防焊材填塞各該導電盲孔213’及散熱盲孔214’。於後續製程中，以第2H圖為接續製程之結構。
如第2I及2J圖所示，於各該電性接觸墊212及第二打線墊210b上形成保護層24’，如第2I圖所示；再於該空白區S上以雷射燒融形成一貫穿該核心板20之第一及第二表面20a,20b之第一開口201a、及貫穿該第一介 電層25a且連通該第一開口201a之第二開口201b，且該第二開口201b係對應並大於該第一開口201a，以形成階狀，而顯露出該晶片置放區W、第三打線區C及第一打線區A，如第2J圖所示。
本發明於形成該第二開口201b時，藉由該第一打線區A之第一金屬層23a及第一初始金屬層21a之保護，可避免雷射破壞該第一打線區A的核心板20之第一表面20a；並於形成該第一開口201a時，藉由對應於該晶片置放區W、第三打線區C及兩區之間之第二初始金屬層21b之保護，可避免雷射破壞各區所對應之第二介電層25b。
如第2K圖所示，藉由蝕刻移除該第一開口201a中對應於該晶片置放區W、第三打線區C及兩區之間所設之第二初始金屬層21b及其覆蓋之導電晶種層210，以於該第一開口201a中顯露出部份之第二介電層25b及第二金屬層23b，令該晶片置放區W之第二金屬層23b形成一晶片置放墊27，且令該第三打線區C之第二金屬層23b形成複數第三打線墊210c。
再者，於蝕刻移除該第二初始金屬層21b之同時，亦蝕刻該第二開口201b中之第一打線區A上之部分第一金屬層23a及部分第一初始金屬層21a，以形成複數第一打線墊210a。
本發明藉由形成該保護層24’，可避免各該電性接觸墊212及第二打線墊210b受蝕刻製程之破壞。然，如第2K’圖所示，於其他實施例中，若以第2E’圖作為製程步驟 中，於該第三打線區C上將不會形成打線墊。於後續製程中，以第2K圖作為接續製程之結構。
如第2L及2M圖所示，且請一併參閱第2L’圖；移除該保護層24’，以顯露出各該電性接觸墊212及第二打線墊210b，如第2L及2L’圖所示；再於各該電性接觸墊212、第一、第二及第三打線墊210a,210b,201c上形成表面處理層28，俾完成本發明之封裝基板，如第2M圖所示。然，如第2M’圖所示，於其他實施例中，若以第2K’圖作為製程步驟中，則因無第三打線墊201c，故該表面處理層28並無需形成於該第三打線墊201c上。
如第2N圖所示，係為本發明之封裝基板後續所製成之半導體封裝結構；提供一半導體晶片29，係具有相對之作用面29a及非作用面29b，該作用面29a係以導線30分別電性連接各該第一、第二及第三打線墊210a,210b,201c，且該半導體晶片29之非作用面29b係結合至該晶片置放墊27上，該半導體晶片29並藉由該散熱盲孔214以達到散熱之目的。
於其他實施例中(未圖示)，若以第2M’圖所示之結構進行打線製程，該作用面29a僅以導線30電性連接各該第一及第二打線墊210a,210b。
又，於該第一及第二開口201a,201b中與該第一防焊層26a上形成封裝材31，以包覆該半導體晶片29及導線30；另外，可於各該電性接觸墊212上形成焊料球32，以供該封裝基板電性連接至其他電子裝置。
因此，本發明僅需在該核心板20及第一介電層25a上以雷射燒融形成第一及第二開口201a,201b，相較於習知技術之多層核心板及介電層，本發明只使用單一層核心板20，不僅製程簡單且快速，且材料成本較低，並使整體封裝基板厚度大幅減小；若依本發明之製法將可製作出輕薄短小之產品。
另外，本發明藉由在該核心板20之相對第一及第二表面20a,20b上分別形成該第一及第二線路層21a’,21b’，而令該第一及第二線路層21a’,21b’形成複數第一及第三打線墊210a,210c；相較於習知技術之各核心板分開設計線路，本發明在單一核心板20上設計線路，不僅便於設計，且該核心板20之兩側均可形成打線墊。
本發明復提供一種封裝基板，係包括：具有相對之第一及第二表面20a,20b之核心板20、第一及第二線路層21a’,21b’、第一及第二介電層25a,25b、第三及第四線路層21c,21d、與第一及第二防焊層26a,26b。
所述之核心板20具有一貫穿該第一及第二表面20a,20b之第一開口201a，且於該核心板20中設有導電通孔200’，以電性連接該第一及第二線路層21a’,21b’。
所述之第一及第二線路層21a’,21b’分別設於該第一及第二表面20a,20b上，該第一線路層21a’具有圍繞該第一開口201a周緣之複數第一打線墊210a，且該第二線路層21b’具有一顯露於該第一開口201a之晶片置放墊27。
所述之第一介電層25a設於該核心板20之第一表面20a及該第一線路層21a’上，並具有一對應且大於該第一開口201a之第二開口201b，以顯露該第一開口201a及該些第一打線墊210a。
所述之第二介電層25b設於該核心板20之第二表面20b及該第二線路層21b’上，且該第一開口201a顯露部份之第二介電層25b。
所述之第三線路層21c設於該第一介電層25a上，且藉由位於該第一介電層25a中之導電盲孔213電性連接該第一線路層21a’，該第三線路層21c並具有圍繞該第二開口201b周緣之複數第二打線墊210b。
所述之第四線路層21d設於該第二介電層25b上，且該第四線路層21d具有位於該第二介電層25b中之導電盲孔213及散熱盲孔214，該導電盲孔213電性連接該第二線路層21b’，而該散熱盲孔214對應連接至該晶片置放墊27，該第四線路層21d並具有複數例如為植球墊之電性接觸墊212。
所述之第一防焊層26a設於該第一介電層25a及第三線路層21c上，且具有開口260a以外露各該第二打線墊210b、第一及第二開口201a,201b，而該第二防焊層26b設於該第二介電層25b及第四線路層21d上，且具有複數開孔260b以外露各該電性接觸墊212。
所述之封裝基板復包括導電通孔250，係貫穿設於該第一介電層25a、核心板20及第二介電層25b中，以電 性連接該第一、第二、第三及第四線路層21a’,21b’,21c,21d。
又該第二線路層21b’復具有複數第三打線墊210c，且該第一及第二開口201a,201b顯露該些第三打線墊210c。另外，該些電性接觸墊212、第一、第二及第三打線墊210a,210b,210c上設有表面處理層28。
綜上所述，本發明之封裝基板及其製法，因僅使用單一核心板配合介電層，故有效達到降低整體封裝結構厚度之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10a‧‧‧第一核心板
10b‧‧‧第二核心板
10c‧‧‧第三核心板
100,200’,250‧‧‧導電通孔
11a,21a’‧‧‧第一線路層
11b,21b’‧‧‧第二線路層
11c,21c‧‧‧第三線路層
11d,21d‧‧‧第四線路層
11e‧‧‧第五線路層
11f‧‧‧第六線路層
110a,210a‧‧‧第一打線墊
110b,210b‧‧‧第二打線墊
111‧‧‧植球墊
12a,25a‧‧‧第一介電層
12b,25b‧‧‧第二介電層
13‧‧‧凹槽
13a,201a‧‧‧第一開口
13b,201b‧‧‧第二開口
14,27‧‧‧晶片置放墊
15‧‧‧防焊層
150,260b‧‧‧開孔
16,29‧‧‧半導體晶片
16a,29a‧‧‧作用面
16b,29b‧‧‧非作用面
17,30‧‧‧導線
18,31‧‧‧封裝材
19,32‧‧‧焊料球
20‧‧‧核心板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧通孔
21a‧‧‧第一初始金屬層
21b‧‧‧第二初始金屬層
210‧‧‧導電晶種層
210c‧‧‧第三打線墊
212‧‧‧電性接觸墊
213,213’‧‧‧導電盲孔
214,214’‧‧‧導熱盲孔
22‧‧‧阻層
220‧‧‧開口區
23a‧‧‧第一金屬層
23b‧‧‧第二金屬層
24,24’‧‧‧保護層
26a‧‧‧第一防焊層
26b‧‧‧第二防焊層
260a‧‧‧開口
28‧‧‧表面處理層
A‧‧‧第一打線區
B‧‧‧第二打線區
C‧‧‧第三打線區
S‧‧‧空白區
W‧‧‧晶片置放區
第1A至1C圖係為習知封裝基板之製法之剖視示意圖；第2A至2M圖係為本發明封裝基板之製法之剖視示意圖；其中，第2E’、2H’、2K’及2M’圖係分別為第2E、2H、2K及2M圖之另一實施態樣，第2L’圖係為第2L圖之局部上視示意圖；以及第2N圖係為本發明封裝基板形成為半導體封裝結構之剖視示意圖。
20‧‧‧核心板
20a‧‧‧第一表面
20b‧‧‧第二表面
201a‧‧‧第一開口
201b‧‧‧第二開口
21a’‧‧‧第一線路層
21b’‧‧‧第二線路層
21c‧‧‧第三線路層
21d‧‧‧第四線路層
210a‧‧‧第一打線墊
210b‧‧‧第二打線墊
210c‧‧‧第三打線墊
212‧‧‧電性接觸墊
213‧‧‧導電盲孔
214‧‧‧導熱盲孔
25a‧‧‧第一介電層
25b‧‧‧第二介電層
26a‧‧‧第一防焊層
260a‧‧‧開口
26b‧‧‧第二防焊層
260b‧‧‧開孔
27‧‧‧晶片置放墊

Claims (22)

  1. 一種封裝基板，係包括：一核心板，係具有相對之第一表面及第二表面，且該第一及第二表面上分別設有第一線路層及第二線路層，該第二線路層具有一晶片置放墊，且該核心板具有一貫穿該第一及第二表面之第一開口以顯露該晶片置放墊，且該第一線路層具有圍繞該第一開口周緣之複數第一打線墊；第一介電層，係設於該核心板之第一表面及該第一線路層上，並具有一對應且大於該第一開口之第二開口，以顯露該第一開口及該些第一打線墊；第二介電層，係設於該核心板之第二表面及該第二線路層上，且該第一開口顯露部份之第二介電層；第三線路層，係設於該第一介電層上，且電性連接該第一線路層，該第三線路層並具有圍繞該第二開口周緣之複數第二打線墊，該第三線路層具有複數設於該第一介電層中且電性連接該第一線路層之導電盲孔；以及第四線路層，係設於該第二介電層上，且電性連接該第二線路層，該第四線路層具有複數設於該第二介電層中且電性連接該第二線路層之導電盲孔。
  2. 如申請專利範圍第1項之封裝基板，復包括複數導電通孔，係設於該核心板中，以電性連接該第一及第二線路層。
  3. 如申請專利範圍第1項之封裝基板，復包括表面處理層，係設於該些第一及第二打線墊上。
  4. 如申請專利範圍第1項之封裝基板，其中，該第二線路層復具有複數第三打線墊，且該第一及第二開口顯露出該些第三打線墊。
  5. 如申請專利範圍第4項之封裝基板，復包括表面處理層，係設於該些第三打線墊上。
  6. 如申請專利範圍第1項之封裝基板，其中，該第四線路層具有至少一散熱盲孔，係設於該第二介電層中且對應連接至該晶片置放墊。
  7. 如申請專利範圍第1項之封裝基板，復包括第一防焊層，係設於該第一介電層及第三線路層上，且該第一防焊層具有開口以外露各該第二打線墊、第一及第二開口。
  8. 如申請專利範圍第1項之封裝基板，其中，該第四線路層具有複數電性接觸墊。
  9. 如申請專利範圍第8項之封裝基板，復包括第二防焊層，係設於該第二介電層及第四線路層上，且該第二防焊層具有複數開孔以外露各該電性接觸墊。
  10. 如申請專利範圍第9項之封裝基板，復包括表面處理層，係設於該些電性接觸墊上。
  11. 如申請專利範圍第1項之封裝基板，復包括複數導電通孔，係貫穿設於該第一介電層、核心板及第二介電層中，以電性連接該第一、第二、第三及第四線路層。
  12. 一種封裝基板之製法，係包括：提供一具有相對之第一及第二表面之核心板，該核心板之第一及第二表面上分別設有第一及第二初始金屬層；形成貫穿該核心板、第一及第二初始金屬層之複數通孔；於各該通孔之孔壁、該第一及第二初始金屬層上形成導電晶種層；於該第一及第二初始金屬層上之導電晶種層上形成阻層，且於各該阻層中形成複數圖案化之開口區，以顯露各該通孔、該第一及第二初始金屬層上之部份導電晶種層；於各該開口區中之第一及第二初始金屬層之導電晶種層上分別電鍍形成第一及第二金屬層，並於各該通孔中形成導電通孔，且該第一金屬層具有第一打線區，而該第二金屬層具有晶片置放區；移除該阻層；蝕刻該第一打線區外之第一金屬層及第一初始金屬層以形成第一線路層，並蝕刻該晶片置放區外之第二金屬層及第二初始金屬層以形成第二線路層，且各該導電通孔電性連接該第一及第二線路層；於該核心板之第一表面及第一金屬層上形成第一介電層，且該第一介電層具有一對應該晶片置放區及第一打線區之空白區，且於該核心板之第二表面及 第二金屬層上形成第二介電層；於該第一及第二介電層上分別形成第三及第四線路層，且該第四線路層具有複數電性接觸墊，且該第一介電層之空白區未形成該第三線路層，又該第三線路層具有圍繞該空白區周緣之第二打線區，該第二打線區具有複數第二打線墊；於該空白區形成一貫穿該核心板之第一及第二表面之第一開口、及貫穿該第一介電層之第二開口，且該第二開口對應且大於該第一開口，以顯露該晶片置放區及該第一打線區；以及蝕刻該第一打線區之部分第一金屬層及部分第一初始金屬層，以形成複數第一打線墊，且蝕刻移除對應該晶片置放區之第二初始金屬層及其覆蓋之導電晶種層，以形成晶片置放墊。
  13. 如申請專利範圍第12項之封裝基板之製法，復包括移除該阻層之後，於該第一打線區及晶片置放區形成保護層，並於形成該第一及第二線路層之後，再移除該保護層。
  14. 如申請專利範圍第12項之封裝基板之製法，復包括於形成該第三及第四線路層之後，於該第一介電層及第三線路層上形成第一防焊層，且該第一防焊層中形成有開口，以顯露各該第二打線墊及該空白區，並於該第二介電層及第四線路層上形成第二防焊層，而該第二防焊層形成有複數開孔，以對應顯露各該電性接 觸墊。
  15. 如申請專利範圍第14項之封裝基板之製法，復包括於各該電性接觸墊及第二打線墊上形成保護層，並於形成各該第一打線墊及該晶片置放墊後，再移除該保護層。
  16. 如申請專利範圍第12項之封裝基板之製法，其中，該第二金屬層復具有圍繞該晶片置放區周緣之第三打線區，而該第一打線區係對應且大於該第三打線區，並於形成該晶片置放墊之同時，並於該第三打線區形成複數第三打線墊。
  17. 如申請專利範圍第16項之封裝基板之製法，復包括於各該電性接觸墊、第一、第二及第三打線墊上形成表面處理層。
  18. 如申請專利範圍第12項之封裝基板之製法，其中，該第三及第四線路層復具有複數位於該第一及第二介電層中之導電盲孔，以分別電性連接該第一及第二線路層。
  19. 如申請專利範圍第12項之封裝基板之製法，其中，該第四線路層復具有至少一散熱盲孔，係設於該第二介電層中且對應連接該晶片置放墊。
  20. 如申請專利範圍第12項之封裝基板之製法，其中，該第一及第二開口係以雷射燒融貫穿該空白區對應之第一介電層、核心板之第一及第二表面而形成。
  21. 如申請專利範圍第12項之封裝基板之製法，復包括 形成貫穿該第一介電層、核心板及第二介電層之導電通孔，以電性連接該第一、第二、第三及第四線路層。
  22. 如申請專利範圍第12項之封裝基板之製法，復包括於各該電性接觸墊、第一及第二打線墊上形成表面處理層。
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