TWI438872B - 半導體元件收納用密封盒及使用其之半導體裝置 - Google Patents

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Description

半導體元件收納用密封盒及使用其之半導體裝置 相關專利申請之援用
本專利申請係以依據2010年2月3日申請之日本專利申請第2010-022518號之優先權的利益為基礎，且請求其利益，其內容全體基於援用而被包含於此。
此處所記載之實施例，係關於半導體元件收納用密封盒及使用其之半導體裝置。
JP,P2004-288949A係揭示具備：半導體元件、及收納該半導體元件之密封盒之半導體裝置。此密封盒係具有：基體、及以包圍半導體元件之狀態被設置於基體的上表面之周壁、及設置於周壁的上側之蓋。基體、周壁及蓋係形成收納半導體元件之空間。於半導體元件收納用空間，配置有半導體元件、匹配電路之內部基板被固定於基體的上表面。另外，於密封盒的周壁設置有2個缺口部。於周壁的缺口部固定有連接內部基板與設置於密封盒之外部的周邊電子元件用之饋通端子。饋通端子和內部基板係藉由打線等之配線被連接。另外，內部基板和半導體元件係藉由打線等之配線被連接。
近年來，由於半導體裝置之小型輕量化之要求，半導體元件收納用密封盒之厚度方向的尺寸被要求要薄。但是，基於半導體裝置使用的電壓、頻率，饋通端子的大小或絕緣阻抗值受到限制，有時饋通端子的厚度方向之尺寸變大。在此情形，於JP,P2004-288949A所記載之半導體元件收納用密封盒中，為了饋通端子之厚度方向的大的尺寸，密封盒之薄型化變得困難。
另外，於半導體裝置中，有半導體元件及內部基板變薄的傾向。因此，於JP,P2004-288949A所記載之半導體元件收納用密封盒中，在饋通端子的厚度方向的尺寸大的情形，連接饋通端子和內部基板之配線，其被連接於饋通端子之位置和該配線被連接於內部基板之位置之間，產生高低差。高低差使得連接內部基板和饋通端子之配線變長，產生不需要之電感(L)。基於此，內部基板和饋通端子間之阻抗匹配崩潰，半導體裝置的輸出、效率等之電氣特性降低。
依據實施例，半導體元件收納用密封盒為具備：具有：上表面、及上表面的一部分朝下側凹陷之凹部的基礎板；及設置於基礎板的上表面之周壁；及設置於周壁之上側，且與基礎板及周壁一同地形成半導體元件收納用空間之蓋；及具有下端，且以下端位於比凹部以外的基礎板的上表面還下方的方式，被固定於凹部之饋通端子。
如依據實施例，半導體裝置為具備：上述之半導體元件收納用密封盒；及於半導體元件收納用空間內，被設置於基礎板的上表面上之內部基板；及於半導體元件收納用空間內，被配置於基礎板的上表面上之半導體元件；及連接饋通端子與內部基板之第1配線；及連接內部基板與半導體元件之第2配線。
 第1實施例
參照第1圖至第5圖說明第1實施例。
第1圖係表示使用半導體裝置10之電氣電路裝置1的構造。電氣電路裝置1係具備：作為散熱板之散熱片2、及被安裝於散熱片2之複數個周邊電路基板3。周邊電路基板3係藉由固定螺絲3a而被固定於散熱片2。表面構裝型之薄周邊電子零件3a藉由銅銲等而被固定於周邊電路基板3之上表面。另外，複數個半導體裝置10係藉由固定螺絲10a而被固定於散熱片2。
第2圖及第3圖係表示半導體裝置10之構造。半導體裝置10係具備：半導體元件13、形成收納形成匹配電路之內部基板14A、14B用之半導體元件收納用空間T之半導體元件收納用密封盒11。半導體元件收納用密封盒11基於將半導體元件13所產生的熱予以散熱等之理由，主要以金屬形成。半導體元件收納用密封盒11係具備：作為基體之基礎板21、及以包圍半導體元件13、內部基板14A、14B之方式而被設置於基礎板21的上表面之周壁22、及設置於周壁22之上側的蓋23。
第4圖係表示基礎板21的構造。如第3圖及第4圖所示般，基礎板21從上側依序具有第1層31、第2層32、第3層33之層積構造。此等3個層31～33係藉由銅銲等被形成為一體。半導體元件13和複數個薄內部基板14A、14B為藉由銅銲等被固定於第1層31的上表面。內部基板14A、14B係由陶瓷等之絕緣構件和設置於其上之匹配電路所形成，匹配電路係與基礎板21絕緣。
第1層31及第3層33係由銅(Cu)等之熱傳導率高的構件所形成，可以將來自半導體元件的熱容易地傳達至散熱片2(參照第1圖)。另外，第2層32係以鉬(Mo)等之熱膨脹率低的構件所形成，基礎板21的熱膨脹率係被控制為和半導體元件13的熱膨脹率、內部基板14A、14B的熱膨脹率略微相等。基礎板21的熱膨脹率和半導體元件13、內部基板14A、14B的熱膨脹率之間的大的差異，成為半導體元件13、內部基板14A、14B之損壞等之原因。第2層32係使基礎板21的熱膨脹率和半導體元件13、內部基板14A、14B的熱膨脹率之間的差異變小，來防止半導體元件13、內部基板14A、14B之損壞。
如第2圖及第4圖所示般，基礎板21係具有將基礎板21於厚度方向予以貫穿之2個孔部35。藉由***通於孔部35之固定螺絲10a(參照第1圖)，半導體裝置10被固定於散熱片2。
另外，如第3圖及第4圖所示般，基礎板21係具有從基礎板21的上表面凹陷第1層31的厚度份之2個凹部37。凹部37係藉由設置在被銅銲於第2層32前，於厚度方向貫穿第1層31之孔部所形成。
第5圖係表示半導體元件收納用密封盒11之周壁22的構造。如第2圖及第5圖所示般，周壁22係具有2個缺口部41。缺口部41係被設置於對應基礎板21的凹部37之位置。另外，於實施例中，缺口部41係被設置於一對之相向的壁部之各壁上。
如第2圖及第3圖所示般，半導體元件收納用密封盒11係具備連接內部基板14A、14B與設置於半導體元件收納用密封盒11的外部之周邊電子零件3b(參照第1圖)用之饋通端子25。饋通端子25係被配置於基礎板21的凹部37及周壁22的缺口部41。
如第3圖及第5圖所示般，饋通端子25係具備：被配置於基礎板21的凹部37之下側構造體51、及被配置於周壁22的缺口部41之上側構造體52。於上側構造體52的上表面及2個側面，藉由金屬塗布處理形成有金屬化接合部55。
於下側構造體51的上表面，藉由金屬塗布處理設置有金屬化配線層56。利用金屬化配線層56，下側構造體51與上側構造體52被接合。於金屬化配線層56連接有將金屬化配線層56連接於周邊電子零件3b(參照第1圖)用之引腳端子53。金屬化配線層56係貫穿周壁22的內側與外側。即金屬化配線層56為貫穿半導體元件收納空間T的內部與外部。另外，於下側構造體51的底面及2個側面，藉由金屬塗布處理形成有金屬化接合部57。
周壁22藉由銅銲等被固定於基礎板21時，饋通端子25係被配置於基礎板21的凹部37及周壁22的缺口部41。於上側構造體52被***周壁22的缺口部41之狀態下，金屬化接合部55藉由銅銲被接合於周壁22，上側構造體52被固定於周壁22。另外，於下側構造體51被***於基礎板21的凹部37之狀態下，金屬化接合部57藉由銅銲被接合於基礎板21，下側構造體51被固定於基礎板21。另外，下側構造體51及上側構造體52，在金屬化接合部55、57及金屬化配線層56以外的部分，係藉由陶瓷等之絕緣構件所形成。因此，藉由下側構造體51，金屬化配線層56與基礎板21絕緣，另外，藉由上側構造體52，金屬化配線層56與周壁22絕緣。
如第3圖所示般，饋通端子25的下側構造體51之厚度，係比內部基板14A、14B的厚度還大。下側構造體51的底面被固定於基礎板21的第2層32的上表面。即饋通端子25的下側構造體51係被固定於凹部37的底面，饋通端子25的下端係位於比基礎板21的上表面還下側位置。另外，下側構造體51的上表面和內部基板14A、14B的上表面，係位於略微相同的高度。
如第3圖所示般，於半導體裝置10中，饋通端子25和內部基板14A、14B之間，係藉由打線等之配線43被連接，內部基板14A、14B與半導體元件13之間係藉由打線等之配線44被連接。即配線43的一端在連接位置A被連接於饋通端子25，配線43的另一端在連接位置B被連接於內部基板14A。配線43對於饋通端子25之連接位置A，係被設置於設置在下側構造體51的上表面之金屬化配線層56。來自周邊電子零件3b的電流，為透過引腳端子53、金屬化配線層56及配線43而流向內部基板14A、配線44、半導體元件13。另外，在半導體元件13被放大的電流，係透過配線44、內部基板14B、配線43、金屬化配線層56及引腳端子53而被輸出至周邊電路零件3b。下側構造體51的上表面和內部基板14A的上表面位於略微相同的高度，因此，配線43對於饋通端子25之連接位置A和配線43對於內部基板14A、14B之連接位置B，係位於略微相同的高度。
接著，和習知之半導體裝置做比較來說明關於本實施例之半導體元件收納用密封盒11及半導體裝置10的作用。第6圖係表示習知之半導體裝置10’的構造。習知之半導體裝置10’之基礎板21’不具備凹部37。另外，饋通端子25’的下側構造體51’被固定於第1層31’的上表面。因此，厚度比較厚的饋通端子25’一被使用時，半導體元件收納用密封盒11’的厚度也變大。
另外，於習知之半導體裝置10’中，在使用厚度比內部基板14A’、14B’的厚度還厚的饋通端子25’的情形，下側構造體51’的上表面比內部基板14A’、14B’的上表面還高。因此，配線43’對於饋通端子25’之連接位置A’和配線43’對於內部基板14A’、14B’之連接位置B’之間產生高低差，配線43’的長度變長。
相對於此，如第3圖所示般，於本實施例之半導體裝置10中，半導體元件收納用密封盒11的基礎板21係具備凹部37，於凹部37的底面固定有饋通端子25的下側構造體51的底面。因此，饋通端子25的下端面位於只比基礎板21的上表面低第1層31的厚度(凹部37的深度)之下側位置。藉此，與饋通端子25的厚度無關地，可以使半導體元件收納用密封盒11的厚度變小。
另外，於半導體裝置10中，藉由於基礎板21的凹部37的底面固定饋通端子25的下側構造體51的底面，下側構造體51的上表面和內部基板13的上表面被配置於略相同的高度。因此，配線43對於饋通端子25之連接位置A和配線43對於內部基板14A、14B之連接位置B，位於略微相同的高度。即在使用厚度比內部基板14A、14B的厚度還厚的饋通端子25之情形，配線43對於饋通端子25之連接位置A與配線43對於內部基板14A、14B之連接位置B之間的高低差，可以比習知之半導體裝置10’還小。藉此，饋通端子25和內部基板14A、14B之間的配線43變短，可以使產生的電感(L)的值變小。
於藉由上述構造的本實施例之半導體元件收納用密封盒11及半導體裝置10中，可以產生以下的效果。和饋通端子25的厚度無關地，可以使半導體元件收納用密封盒11的厚度變小。藉此，得以實現薄的半導體元件收納用密封盒11及薄的半導體裝置10。
另外，在使用厚度比內部基板14A、14B的厚度還厚的饋通端子25之情形，依據實施例之半導體裝置10，和習知之半導體裝置10’比較，饋通端子25和內部基板14A、14B之間的配線43變短，產生的電感(L)的值可以變小。藉此，可以防止匹配電路和饋通端子25之間的阻抗匹配的崩潰、半導體裝置10輸出、效率等之電氣特性的降低。
另外，於上述實施例中，饋通端子25之下側構造體51的上表面和內部基板14A、14B的上表面位於略微相同的高度。在此情形，配線43的長度變得更短，可以更有效地防止電氣特性的降低。
第1實施例的變形例
接著，參照第7圖至第13圖來說明第1實施例的變形例。另外，關於和第1實施例相同的部分及具有相同功能的部分，賦予相同的符號，省略其說明。
第7圖係表示關於第1變形例之半導體元件收納用密封盒11及半導體裝置60。於基礎板21設置有具有和第1層31的厚度和第2層32的厚度之合計相同深度的凹部61。饋通端子25的下端被固定於第3層33的上表面。即使在使用厚度比實施例1大的饋通端子25之情形，也可以實現薄的半導體元件收納用密封盒11及薄的半導體裝置10。
第8圖係表示關於第2實施例之半導體元件收納用密封盒11及半導體裝置65。凹部66係藉由在厚度方向貫穿基礎板21的孔部所形成。凹部66的深度等於第1層31的厚度、第2層32的厚度及第3層33的厚度的合計。饋通端子25被固定於基礎板21的側面。另外，饋通端子25的下端也可以被固定於散熱片2的上表面。
第9圖係表示關於第3變形例之半導體元件收納用密封盒11及半導體裝置70。基礎板71係由1個層所構成，且不具有層積構造。基礎板71係由銅和鑽石等之燒結合金、鋁和碳化矽之燒結合金等熱傳導率高的構件和熱膨脹率低的構件之燒結合金所形成。於基礎板71形成有2個溝狀的凹部73。饋通端子25的下端被固定於凹部73的底面。即凹部73例如不藉由於厚度方向貫穿第1層31的孔部，而是藉由設置於基礎板71的溝部所形成。
第10圖係表示關於第4變形例之半導體元件收納用密封盒11及半導體裝置75。凹部76的深度比第1層31的厚度還淺。即凹部76不藉由於厚度方向貫穿第1層31的孔部，而是藉由溝部所形成。但和在銅銲前設置於厚度方向貫穿第1層31之孔部來形成凹部37之第1實施例相比，此變形例在基礎板21的製造上花功夫。於實施例1、變形例1及變形例2中，基礎板21具有層積構造，藉由至少在厚度方向貫穿1層的孔部來形成凹部37、66、67。藉此，實施例1、變形例1及變形例2，和第4變形例相比，可以容易地製造基礎板21。
第11圖係表示關於第5變形例之半導體元件收納用密封盒11的分解斜視圖。第12圖係表示沿著第11圖的II-II線之半導體裝置80的剖面圖。於上述之實施例及各變形例中，周壁22具有缺口部41，饋通端子25的上側構造體52被配置於周壁22的缺口部41。但於此變形例中，於周壁22不設置缺口部41。基礎板21在周緣部具有凹部82。凹部82具有和饋通端子25的厚度相當的深度。饋通端子25的下側構造體51及上側構造體52被配置於基礎板21的凹部82內。另外，第11圖中，另一個饋通端子25被省略。
基礎板21為具有第1層31、第2層32及第3層33的層積構造。相當於饋通端子25的厚度之凹部82的深度，係和第1層31的厚度與第2層32的厚度之合計相等。饋通端子25的下側構造體51之底面被固定於凹部82的底，即第3層33的上表面。另外，第1層31為中央部被去除，第2層32的上表面露出。即基礎板21於中央部具有凹部84。凹部82的底面位於比凹部84的底面還下面的位置。凹部82連接於凹部84。周壁22被固定於第1層31的上表面，進而蓋23被固定於周壁22的上側。半導體元件收納用密封盒11如此地構成。半導體元件13及內部基板14A、14B被載置於在凹部84露出之第2層32的上表面。饋通端子25的下側構造體52的上表面，成為和半導體元件13及內部基板14A、14B的上表面略微相同的高度。
第13圖係表示第6變形例之半導體元件收納用密封盒11及半導體裝置85的剖面圖。半導體元件收納用密封盒11係具有周壁22從第5變形例的半導體元件收納用密封盒11被去除的構造。蓋23直接被接合於第1層31。在半導體元件3的厚度及內部基板14A、14B的厚度薄的情形，使用變形例5的半導體元件收納用密封盒11。
於各變形例之半導體元件收納用密封盒及半導體裝置60、65、70、75、80、85中，基礎板21具有比上表面還往下側凹陷的凹部37、61、66、73、76、82。
以饋通端子25的下端位於比基礎板21的上表面還下側位置之方式，饋通端子25被固定於凹部37、61、66、73、76、82。藉此，與饋通端子25的大小無關地，可以使半導體元件收納用密封盒11的厚度、及半導體裝置60、65、70、80、85的厚度變薄。
於各變形例之半導體裝置60、65、70、80、85中，藉由於凹部固定饋通端子，在使用厚度比內部基板的厚度還厚的饋通端子的情形，連接饋通端子和內部基板之配線對於饋通端子的連接位置，和該配線對於內部基板的連接位置之間的高低差可以變小。因此，饋通端子和內部基板上的電路之間的配線變短，可使產生的電感(L)的值變小。藉此，可以防止電氣電路的阻抗匹配之崩潰，能夠防止輸出、效率等之電氣特性的降低。
另外，於各變形例中，饋通端子25的下側構造體51的上表面和內部基板14A、14B的上表面位於略微相同的高度。在此情形，配線43的長度變得更短，可以更有效地防止電氣特性降低。
如依據本發明，可以提供和饋通端子的厚度無關，薄的半導體元件收納用密封盒及薄的半導體裝置。另外，如依據本發明，可以提供電氣特性優異的半導體裝置。
雖說明了本發明的實施例及其變形例，但此等之實施例及變形例，為舉例說明者，並無意來限定發明的範圍。此等新的實施型態，也可以在其他的各種型態中被實施，在不脫離發明的要旨之範圍，可以進行種種之省略、替換、變更。此等實施型態或其變形，為被包含於發明的範圍或要旨，且被包含於和申請專利範圍所記載之發明均等的範圍中。
1．．．電氣電路裝置
2．．．散熱片
3．．．周邊電路基板
10．．．半導體裝置
11．．．半導體元件收納用密封盒
13．．．半導體元件
14A、14B．．．內部基板
21．．．基礎板
22．．．周壁
25．．．饋通端子
31．．．第1層
32．．．第2層
33．．．第3層
第1圖係表示使用第1實施例之半導體裝置之電氣電路裝置的構造斜視圖。
第2圖係表示第1實施例之半導體裝置的斜視圖。
第3圖係沿著第2圖之I-I線之剖面圖。
第4圖係表示各層地分解第1實施例之半導體裝置之半導體元件收納用密封盒之基礎板的狀態之斜視圖。
第5圖係表示第1實施例之半導體元件之半導體元件收納用密封盒的周壁之斜視圖。
第6圖係表示習知例之半導體裝置之剖面圖。
第7圖係表示第1實施例之第1變形例的半導體裝置之剖面圖。
第8圖係表示第1實施例之第2變形例的半導體裝置之剖面圖。
第9圖係表示第1實施例之第3變形例的半導體裝置之剖面圖。
第10圖係表示第1實施例之第4變形例的半導體裝置之剖面圖。
第11圖係表示第5變形例之半導體元件收納用密封盒之分解斜視圖。
第12圖係沿著第10圖之II-II線之半導體裝置之剖面圖。
第13圖係表示第6變形例之半導體裝置之剖面圖。
10．．．半導體裝置
11．．．半導體元件收納用密封盒
13．．．半導體元件
14A、14B．．．內部基板
21．．．基礎板
22．．．周壁
23．．．蓋
25．．．饋通端子
31．．．第1層
32．．．第2層
33．．．第3層
37．．．凹部
43．．．配線
44．．．配線
51．．．下側構造體
52．．．上側構造體
53．．．引腳端子
A．．．配線43對於饋通端子25之連接位置
B．．．配線43對於內部基板14A、14B之連接位置
T．．．半導體元件收納用空間
41．．．缺口部

Claims (7)

  1. 一種半導體裝置，其特徵為具備：具有：上表面、及前述上表面的一部分朝下側凹陷之凹部的基礎板；設置於前述基礎板的前述上表面之周壁；設置於前述周壁之上側，且與前述基礎板及前述周壁一同地形成半導體元件收納用空間之蓋；具有下端，且以上述下端位於比前述凹部以外的前述基礎板的前述上表面還下方的方式，被固定於前述凹部之饋通端子；前述饋通端子係具備：由絕緣構件所形成，且具有上表面之上側構成體；由絕緣構件所形成，且具有上表面之下側構成體；及設置於前述下側構成體的上表面，且貫穿前述半導體元件收納用空間的內部與外部之金屬化配線層；於前述半導體元件收納用空間內，被設置於前述基礎板的前述上表面上之內部基板；於前述半導體元件收納用空間內，被配置於前述基礎板的前述上表面上之半導體元件；連接前述饋通端子與前述內部基板之第1配線；及連接前述內部基板與前述半導體元件之第2配線；前述第1配線，其被連接於前述饋通端子的位置，與前述第1配線被連接於前述內部基板的位置，係位於略相同高度。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中 前述基礎板，係具有：由複數層所構成之層積構造，前述凹部為具備：在厚度方向至少貫穿最上層之1個前述層的孔部。
  3. 如申請專利範圍第1項所記載之半導體裝置，其中前述基礎板，係由燒結合金所構成的1個層來形成，於前述層之上表面設置有前述凹部。
  4. 如申請專利範圍第1項所記載之半導體裝置，其中前述周壁，係於對應前述凹部的位置，具有朝向前述蓋之缺口部，前述上側構成體為被***前述缺口部，且前述下側構成體為被***前述凹部。
  5. 如申請專利範圍第1項所記載之半導體裝置，其中前述基礎板，進而於中央部具有前述上表面朝下側凹陷的其他凹部，前述凹部的底面位於比前述其他的凹部的底面還下方，前述饋通端子的前述上側構成體與前述下側構成體，係被***前述凹部。
  6. 如申請專利範圍第1項所記載之半導體裝置，其中以前述下側構成體的前述上表面和前述內部基板的前述上表面位於略相同高度之方式，前述下側構成體被固定於前述凹部。
  7. 一種半導體裝置，其特徵為具備：具有上表面、及於中央部朝前述上表面的下側凹陷的第1凹部、及於周邊部，前述上表面的一部分朝下側凹陷的第2凹部之基礎板，且前述第2凹部的底面比前述第1凹部的底面位於更下方之基礎板； 覆蓋前述第1凹部，且被固定於和前述基礎板一同地形成半導體元件收納用空間之前述基礎板之蓋；具有下端，且以下端位於比前述第2凹部以外的前述基礎板的前述上表面更下方之方式，被固定於前述第2凹部之饋通端子；於前述半導體元件收納用空間內，被配置於前述第1凹部的前述底面之內部基板；於前述半導體元件收納用空間內，被配置於前述第1凹部的前述底面之半導體元件；連接前述饋通端子與前述內部基板之第1配線；及連接前述內部基板與前述半導體元件之第2配線；前述第1配線，其被連接於前述饋通端子的位置，與前述第1配線被連接於前述內部基板的位置，係位於略相同高度。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637873B2 (en) * 2010-11-18 2014-01-28 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same
EP2560203A1 (en) * 2011-08-17 2013-02-20 ABB Technology AG Power semiconductor arrangement
JP6226143B2 (ja) * 2013-03-27 2017-11-08 パナソニックＩｐマネジメント株式会社 半導体デバイス
JP6210339B2 (ja) * 2013-03-28 2017-10-11 パナソニックＩｐマネジメント株式会社 半導体パッケージおよび半導体デバイス
JP2015192097A (ja) * 2014-03-28 2015-11-02 住友電工デバイス・イノベーション株式会社 電子部品搭載用パッケージ
USD773394S1 (en) * 2015-05-07 2016-12-06 General Electric Company Enclosure for electronic device
JP6412900B2 (ja) * 2016-06-23 2018-10-24 株式会社東芝 高周波半導体用パッケージ
US11315842B2 (en) * 2018-01-22 2022-04-26 Mitsubishi Electric Corporation Semiconductor package
WO2019216052A1 (ja) * 2018-05-10 2019-11-14 三菱電機株式会社 半導体装置
JP7085908B2 (ja) * 2018-06-13 2022-06-17 住友電工デバイス・イノベーション株式会社 半導体装置
EP3896733A4 (en) * 2018-12-11 2022-01-26 Amosense Co.,Ltd SEMICONDUCTOR PACKAGE COMPONENT, RF TRANSISTOR BASE SUBSTRATE AND METHOD OF MAKING IT
US12002780B2 (en) * 2020-11-12 2024-06-04 Taiwan Semiconductor Manufacturing Company Ltd. Package structure including a base and a lid disposed over the base and method of forming the package structure
JP7444814B2 (ja) * 2021-04-27 2024-03-06 Ｎｇｋエレクトロデバイス株式会社 パッケージ

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3489956A (en) * 1966-09-30 1970-01-13 Nippon Electric Co Semiconductor device container
JPS58190046A (ja) 1982-04-30 1983-11-05 Fujitsu Ltd 半導体装置
JPS63107055A (ja) * 1986-06-02 1988-05-12 Fujitsu Ltd 集積回路用パッケ−ジ
JPS63216366A (ja) * 1987-03-05 1988-09-08 Fujitsu Ltd 集積回路用パツケ−ジ
JPH0770641B2 (ja) * 1989-03-17 1995-07-31 三菱電機株式会社 半導体パッケージ
US5702985A (en) * 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
JPH0778901A (ja) 1993-06-18 1995-03-20 Sumitomo Electric Ind Ltd 半導体デバイス
JP4080030B2 (ja) * 1996-06-14 2008-04-23 住友電気工業株式会社 半導体基板材料、半導体基板、半導体装置、及びその製造方法
JP3500268B2 (ja) 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
JP3426104B2 (ja) * 1997-05-13 2003-07-14 日立粉末冶金株式会社 半導体パッケージ用薄板部品及びその製造方法
JP3328235B2 (ja) * 1999-08-17 2002-09-24 山形日本電気株式会社 半導体装置用セラミックパッケージ
DE10223035A1 (de) * 2002-05-22 2003-12-04 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraumgehäuse, insbesondere Hochfrequenz-Leistungsmodul
JP2004134578A (ja) * 2002-10-10 2004-04-30 Hamamatsu Photonics Kk 光検出装置及びその製造方法
JP2004288949A (ja) 2002-11-26 2004-10-14 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
JP2004228532A (ja) * 2003-01-27 2004-08-12 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP3923063B2 (ja) * 2004-07-08 2007-05-30 日本特殊陶業株式会社 半導体デバイス用パッケージおよびその製造方法
JP4519637B2 (ja) 2004-12-28 2010-08-04 株式会社東芝 半導体装置
JP5112101B2 (ja) * 2007-02-15 2013-01-09 株式会社東芝 半導体パッケージ
JP2008276410A (ja) * 2007-04-26 2008-11-13 Toshiba Corp 画像処理装置及び方法
JP5025328B2 (ja) * 2007-05-16 2012-09-12 株式会社東芝 熱伝導体
JP4558012B2 (ja) * 2007-07-05 2010-10-06 株式会社東芝 半導体パッケージ用放熱プレート及び半導体装置
JP4504401B2 (ja) * 2007-08-07 2010-07-14 株式会社東芝 半導体パッケージ
JP2009212390A (ja) * 2008-03-05 2009-09-17 Toshiba Corp 発熱体搭載部品の取付構造
JP4643703B2 (ja) * 2008-11-21 2011-03-02 株式会社東芝 半導体装置の固定具及びその取付構造

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