JP6162520B2 - 半導体素子収納用パッケージおよびこれを備えた実装構造体 - Google Patents
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Description
本発明の実施形態に係る半導体素子収納用パッケージおよびこれを備えた実装構造体について、図1〜図4を参照しながら説明する。 実装構造体1は、半導体素子2と、半導体素子収納用パッケージ3とを備えている。
辺33bに沿って延在している。また、本実施形態の切欠き部331はセラミック枠体32側に
凹む凹部であり、リード端子33を貫通していない。
き部331はセラミック枠体32の外周端の内側および外側に位置している。第1部位331aは蓋体34内に位置する部位であり、第2部位331bは蓋体34の外側に延在する部位である。
1内に位置している。具体的には、第2接合部材B2は切欠き部331の第1部位331a内に
位置している。また、第2接合部材B2の一部は、切欠き部331の第2部位331b内に位置していてもよい。
体素子に高い電圧が印加され、半導体素子で発生した大きな熱がリード端子に伝達し、この熱による温度変化によってリード端子およびセラミック枠体が熱膨張および熱収縮した場合でも、リード端子33に複数の切欠き部331が形成されているので、リード端子33の熱
膨張および熱収縮によってセラミック枠体32に加わる応力を低減することができる。また、複数の切欠き部331が形成されることで、リード端子33は変形しやすくなることから、
リード端子33の熱膨張および熱収縮によって生じる応力をリード端子33の変形によって緩和することができるので、リード端子33の熱膨張および熱収縮によってセラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ3の気密性が低下することを抑制できる。
、第2接合部材B2によるリード端子33および蓋体34の接合面積を増加させることができるので、リード端子33および蓋体34をより強固に接合させることができる。加えて、第2接合部材B2が切欠き部331における蓋体34に重なる第1部位331aに配置されていることで、蓋体34を切欠き部331に重ねることによる半導体素子収納用パッケージ3の気密性の
低下を抑制できる。
および熱収縮しても、第2部位331bを形成することでリード端子33は変形しやすくなる
ので、リード端子33の熱膨張および熱収縮によって生じる応力をリード端子33の変形によって緩和させることができる。リード端子33の熱膨張および熱収縮を切欠き部331の第2
部位331bの変形によって緩和することで、リード端子33の熱膨張および熱収縮によって
セラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ3の気密性が低下を抑制できる。
部位331bを形成することによる半導体素子収納用パッケージ3の気密性の低下を抑制す
ることができる。
れによって、第2接合部材B2による蓋体32およびリード端子33の接合面積が増加するので、リード端子33および蓋体34をより強固に接合させることができる。加えて、第2接合部材B2が切欠き部331の第2部位331bに配置されていることで、切欠き部331に第2部
位331bを形成することによる半導体素子収納用パッケージ3の気密性の低下を抑制でき
る。
による応力によって第2接合部材B2にクラックもしくは割れなどが発生することが抑制でき、半導体素子収納用パッケージ3の気密性の低下を抑制できる。
れている。リード端子33の切欠き部331は抵抗が大きくなりやすい部位であるため、ボン
ディングワイヤを抵抗が小さい切欠き部331が形成されていない部位に接続することで、
半導体素子収納用パッケージ3の電気的特性が向上する。
れに限定されない。図5〜図7に示すように、切欠き部331は貫通されていてもよい。す
なわち、切欠き部331の第1部位331aおよび第2部位331bがリード端子33を貫通してい
る。
加わる応力を低減することができる。また、リード端子33は変形しやすくなることから、リード端子33の熱膨張および熱収縮によって生じる応力をリード端子33の変形によって緩和することができるので、リード端子33の熱膨張および熱収縮によってセラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ3の気密性が低下することを抑制できる。
なる第1部位331aに配置されているので、蓋体34を切欠き部331に重ねることによる半導体素子収納用パッケージ3の気密性の低下を抑制できる。
第2部位331bの変形によって緩和することで、リード端子33の熱膨張および熱収縮によ
ってセラミック枠体32に加わる応力を低減できる。したがって、セラミック枠体32にクラックが発生することを低減し、半導体素子収納用パッケージ3の気密性が低下を抑制できる。
部位331bを形成することによる半導体素子収納用パッケージ3の気密性の低下を抑制す
ることができる。
部位331bを形成することによる半導体素子収納用パッケージ3の気密性の低下を抑制で
きる。さらに、切欠き部331に配置される第2接合部材B2の強度が向上し、リード端子33の熱膨張および熱収縮に起因して生じる応力によって第2接合部材B2に生じるクラッ
クや割れが抑制されることから、半導体素子収納用パッケージ3の気密性の低下を抑制できる。
置されていてもよい。これによって、第1接合部材B1によるメタライズ層32bおよびリ
ード端子33の接合面積が増加するので、リード端子33および枠体32をより強固に接合させることができる。
以下、図1に示す半導体素子収納用パッケージ3および実装構造体1の製造方法を説明する。なお、本発明は以下の実施形態に限定されるものではない。
2 半導体素子
3 半導体素子収納用パッケージ
31 基板
31a 主面
31b 素子実装領域
32 セラミック枠体
32a 上面
32b メタライズ層
33 リード端子
33a 第1辺
33b 第2辺
331 切欠き部
331a 第1部位
331b 第2部位
34 蓋体
B1 第1接合部材
B2 第2接合部材
Claims (5)
- 主面に半導体素子が実装されるための素子実装領域を有する基板と、前記素子実装領域を取り囲むように前記基板の前記主面上に配置されたセラミック枠体と、前記セラミック枠体の外周端の外側に延在するように第1接合部材を介して前記セラミック枠体上に配置され、前記セラミック枠体の前記外周端の内側に位置する第1辺および前記第1辺に交差する第2辺を有する板状のリード端子とを備え、
前記リード端子には、前記第1辺に沿って配列し、前記第2辺に沿って延在した複数の切欠き部が設けられていることを特徴とする半導体素子収納用パッケージ。 - 前記素子実装領域を覆うように前記セラミック枠体上および前記リード端子上に配置された蓋体と、前記枠体および前記蓋体ならびに前記リード端子および前記蓋体の間に配置された第2接合部材とをさらに備え、
前記切欠き部は前記蓋体に重なる第1部位を有し、
前記第2接合部材は、前記切欠き部の前記第1部位内に位置している請求項1に記載の半導体素子収納用パッケージ。 - 前記切欠き部は、前記第1部位から前記蓋体の外側に延在している第2部位を有している請求項2に記載の半導体素子収納用パッケージ。
- 前記切欠き部は前記リード端子を貫通している請求項1〜3のいずれかに記載の半導体素子収納用パッケージ。
- 請求項1〜4のいずれかに記載の半導体素子収納用パッケージと、
前記基板の前記素子実装領域上に実装され、前記リード端子に接続された半導体素子とを備える実装構造体。
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