JPS63216366A - 集積回路用パツケ−ジ - Google Patents
集積回路用パツケ−ジInfo
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- JPS63216366A JPS63216366A JP5071387A JP5071387A JPS63216366A JP S63216366 A JPS63216366 A JP S63216366A JP 5071387 A JP5071387 A JP 5071387A JP 5071387 A JP5071387 A JP 5071387A JP S63216366 A JPS63216366 A JP S63216366A
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- 239000004020 conductor Substances 0.000 claims abstract description 27
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 230000013011 mating Effects 0.000 claims description 2
- 239000011104 metalized film Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
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- 238000010168 coupling process Methods 0.000 description 3
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- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のリード状端子が横並びに配設された外部接続端子
部を有する集積回路用パッケージにおいて、 誘電体基板を介して端子の並び面に対向する接地用導体
に、誘電体基板内に貫通せずに突出する突出部を端子に
対応させて設けることにより、端子の線路インピーダン
スの整合をとり且つ端子間のクロストークを低減させ、
然も端子間隔の縮小を可能にしたものである。
部を有する集積回路用パッケージにおいて、 誘電体基板を介して端子の並び面に対向する接地用導体
に、誘電体基板内に貫通せずに突出する突出部を端子に
対応させて設けることにより、端子の線路インピーダン
スの整合をとり且つ端子間のクロストークを低減させ、
然も端子間隔の縮小を可能にしたものである。
本発明は、複数のリード状端子が横並びに配設された外
部接続端子部を有する集積回路用パンケージに係り、特
に、その外部接続端子部の構成に関す。
部接続端子部を有する集積回路用パンケージに係り、特
に、その外部接続端子部の構成に関す。
上記パッケージは、集積回路が高速化された際に上記端
子部における端子の線路インピーダンスの整合および端
子間のクロストークの低減がffl’?になり、更に高
集積化された際にもそれらの確保が求められる。
子部における端子の線路インピーダンスの整合および端
子間のクロストークの低減がffl’?になり、更に高
集積化された際にもそれらの確保が求められる。
第5図は集積回路用パッケージの従来例の要部を示す斜
視図(alと図Ta1図示X−X、Y−Yの側断面図(
b) (e)である。
視図(alと図Ta1図示X−X、Y−Yの側断面図(
b) (e)である。
同図において、アルミナなどの誘電体からなり枠状をな
す誘電体基板1の上面に導電パターンからなる複数のリ
ード状の端子2が横並びに配列され、その上に基板1と
同し誘電体からなり幅が基板1より小さな棒状をなす誘
電体基板3が端子2の内側と外側とを露出させて固着さ
れ、且つ、基Fj、1の下面に銅などの金属からなる接
地用導体4が設けられて、外部接続端子部5を構成して
いる。
す誘電体基板1の上面に導電パターンからなる複数のリ
ード状の端子2が横並びに配列され、その上に基板1と
同し誘電体からなり幅が基板1より小さな棒状をなす誘
電体基板3が端子2の内側と外側とを露出させて固着さ
れ、且つ、基Fj、1の下面に銅などの金属からなる接
地用導体4が設けられて、外部接続端子部5を構成して
いる。
端子2の内側は、図(b)に示す如く接地用導体4の上
面中央部に搭載される集積回路チップCに接続され、端
子2の外側は、外部回路に接続される。
面中央部に搭載される集積回路チップCに接続され、端
子2の外側は、外部回路に接続される。
なお多くの場合、チップCを搭載した後、基板3上に金
属の蓋が被せられる。このため基板3の上面に他方の接
地用導体となるメタライズ膜を設けておくことが多い。
属の蓋が被せられる。このため基板3の上面に他方の接
地用導体となるメタライズ膜を設けておくことが多い。
上記構成のパッケージは、端子2が伝送線路を形成し、
その線路インピーダンスが外部回路のインピーダンスよ
り高いのが一般である。
その線路インピーダンスが外部回路のインピーダンスよ
り高いのが一般である。
このため、外部回路から入力した信号がインピーダンス
不整合により反射し、また上記の線路インピーダンスが
高いことから隣接する端子2の相互間にクロストークが
発生するようになり、超高速動作の際に誤動作を招く問
題がある。
不整合により反射し、また上記の線路インピーダンスが
高いことから隣接する端子2の相互間にクロストークが
発生するようになり、超高速動作の際に誤動作を招く問
題がある。
そこで、他の従来例として、第5図(C)に対応させた
第6図の側断面図に示す如く、端子2の両側に接地用導
体4に繋がる導電体6を設けて、−F記の線路インピー
ダンスを所定の大きさにすると共にクロストークを低減
させたパンケージがある。
第6図の側断面図に示す如く、端子2の両側に接地用導
体4に繋がる導電体6を設けて、−F記の線路インピー
ダンスを所定の大きさにすると共にクロストークを低減
させたパンケージがある。
一方、集積回路の高集積化が進んでくると、それに伴い
端子2の数が増加し、超高速集積回路では、インピーダ
ンス整合およびクロストーク低減を確保しながら端子2
相互間の間隔の縮小が要請される。
端子2の数が増加し、超高速集積回路では、インピーダ
ンス整合およびクロストーク低減を確保しながら端子2
相互間の間隔の縮小が要請される。
しかしながら、先に述べた導電体6を設けて線路インピ
ーダンスを所定の大きさにしクロストークを低減させた
パッケージは、隣接する端子2の間に導電体6が介在す
るため、端子2相互間の間隔の縮小が制約され、上記の
要請に応えるのが困難である。
ーダンスを所定の大きさにしクロストークを低減させた
パッケージは、隣接する端子2の間に導電体6が介在す
るため、端子2相互間の間隔の縮小が制約され、上記の
要請に応えるのが困難である。
上記問題点は、内部に集積回路チップを収納し、該チッ
プと外部回路とを接続する複数のリード状端子が横並び
に配設された外部接続端子部を有する集積回路用パフケ
ージにおいて、上記端子部は、市ね合わせて固着された
2つの誘電体基板の合わせ面に上記端子が並び、且つ、
少なくとも一方の誘電体基板の外側の面に、該各端子の
配設領域あるいは各端子の間の領域で該誘電体基板内に
該誘電体基板を貫通せずに突出する突出部を有する接地
用導体が設けられてなる本発明の集積回路用バ・7ケー
ジによって解決される。
プと外部回路とを接続する複数のリード状端子が横並び
に配設された外部接続端子部を有する集積回路用パフケ
ージにおいて、上記端子部は、市ね合わせて固着された
2つの誘電体基板の合わせ面に上記端子が並び、且つ、
少なくとも一方の誘電体基板の外側の面に、該各端子の
配設領域あるいは各端子の間の領域で該誘電体基板内に
該誘電体基板を貫通せずに突出する突出部を有する接地
用導体が設けられてなる本発明の集積回路用バ・7ケー
ジによって解決される。
先に述べた第5図図示の従来例は、端子2の線路インピ
ーダンスの高いことがインピーダンス不整合とクロスト
ークとを招いていた。
ーダンスの高いことがインピーダンス不整合とクロスト
ークとを招いていた。
上記接地用導体の上記突出部は、この線路インピーダン
スを低くさせるように作用し、且つその突出の程度がそ
のインピーダンスを加減するので、インピーダンスを突
出部のない場合より低い所定の値に近づけて、外部回路
に対しインピーダンスを整合させ、同時にクロストーク
を低減させる。
スを低くさせるように作用し、且つその突出の程度がそ
のインピーダンスを加減するので、インピーダンスを突
出部のない場合より低い所定の値に近づけて、外部回路
に対しインピーダンスを整合させ、同時にクロストーク
を低減させる。
然もこの突出部は、それが内に突出する誘電体基板を貫
通せぬことからして、隣接する上記端子(従来例の端子
2)の間に介在することがないので、本パッケージは、
第5図図示従来例で困難であった端子間隔の縮小が容易
であり、超高速集積回路の高集積化に伴う端子数の増加
に応えることが出来る。
通せぬことからして、隣接する上記端子(従来例の端子
2)の間に介在することがないので、本パッケージは、
第5図図示従来例で困難であった端子間隔の縮小が容易
であり、超高速集積回路の高集積化に伴う端子数の増加
に応えることが出来る。
以下本発明による集積回路用パッケージの実施例につい
て第1図〜第4図により説明する。全図を通じ同一符号
は同一対象物を示す。
て第1図〜第4図により説明する。全図を通じ同一符号
は同一対象物を示す。
第1図は実施例の要部を示す斜視図(a)と図(a1図
図示−x、y−yの側断面図(b) (C)、第2図は
他の実施例を説明する側断面図、第3図は別の実施例を
説明する側断面図、第4図は更に別の実施例を説明する
側断面図であり、第2図および第4図は第1図(C)に
また第3図は第1図(blに対応させた図である。
図示−x、y−yの側断面図(b) (C)、第2図は
他の実施例を説明する側断面図、第3図は別の実施例を
説明する側断面図、第4図は更に別の実施例を説明する
側断面図であり、第2図および第4図は第1図(C)に
また第3図は第1図(blに対応させた図である。
第1図において、アルミナなどの誘電体からなり枠状を
なす誘電体基板11の上面に導電パターンからなる複数
のリード状の端子12が横並びに配列され、その上に基
板11と同じ誘電体からなり幅が基板11より小さな枠
状をなす誘電体基板13が端子12の内側と外側とを露
出させて固着され、且つ、基板11の下面に銅などの金
属からなる接地用導体14が設けられて、外部接続端子
部15を構成している。
なす誘電体基板11の上面に導電パターンからなる複数
のリード状の端子12が横並びに配列され、その上に基
板11と同じ誘電体からなり幅が基板11より小さな枠
状をなす誘電体基板13が端子12の内側と外側とを露
出させて固着され、且つ、基板11の下面に銅などの金
属からなる接地用導体14が設けられて、外部接続端子
部15を構成している。
ここで、接地用導体14は、並んだ端子12の間および
両側の直下部分に、端子12に平行して誘電体基板11
の内に貫通せずに突出する帯状の突出部16を有してお
り、この点が第5図図示従来例と構成を異にしている。
両側の直下部分に、端子12に平行して誘電体基板11
の内に貫通せずに突出する帯状の突出部16を有してお
り、この点が第5図図示従来例と構成を異にしている。
そして従来例の場合と同様に、端子12の内側は、図f
blに示す如(接地用導体14の上面中央部に搭載され
る集積回路チップCに接続され、端子12の外側は、外
部回路に接続される。
blに示す如(接地用導体14の上面中央部に搭載され
る集積回路チップCに接続され、端子12の外側は、外
部回路に接続される。
なお、第5図図示従来例で説明したように、基板13の
上面には、他方の接地用導体となるメタライズ膜を設け
てあっても良い。
上面には、他方の接地用導体となるメタライズ膜を設け
てあっても良い。
上記構成のパッケージは、従来例の場合と同様に、端子
12が伝送線路を形成するが、突出部16が接地用導体
14の端子12に対する電磁的結合を高めるので、端子
12の線路インピーダンスは、突出部16のない場合よ
り低(なっており、外部回路のインピーダンスに略一致
している。また上記電磁的結合の高いことにより、隣接
する端子12相互間のクロストークが低減している。
12が伝送線路を形成するが、突出部16が接地用導体
14の端子12に対する電磁的結合を高めるので、端子
12の線路インピーダンスは、突出部16のない場合よ
り低(なっており、外部回路のインピーダンスに略一致
している。また上記電磁的結合の高いことにより、隣接
する端子12相互間のクロストークが低減している。
なお、上記電磁的結合の強さは、主として突出部16の
高さにより変わるので、その高さを変えることによりイ
ンピーダンスを変えることが出来る。
高さにより変わるので、その高さを変えることによりイ
ンピーダンスを変えることが出来る。
然も突出部16が基板11の内に留まり、隣接する端子
12の間に導電体が介在しないので、例えば端子12の
幅が0.2mの場合にその間隔(ピッチ)を0.4Hに
することが出来るといった具合に、第6図図示従来例の
場合には困難であった端子間隔の縮小が容易であり、超
高速集積回路の高築積化に伴う端子数の増加に応えるこ
とが出来る。
12の間に導電体が介在しないので、例えば端子12の
幅が0.2mの場合にその間隔(ピッチ)を0.4Hに
することが出来るといった具合に、第6図図示従来例の
場合には困難であった端子間隔の縮小が容易であり、超
高速集積回路の高築積化に伴う端子数の増加に応えるこ
とが出来る。
この突出部16は、基板11に接地用導体14を接合す
るため基板11の表面に形成するメタライズ膜を利用し
て形成することが出来る。
るため基板11の表面に形成するメタライズ膜を利用し
て形成することが出来る。
即ち、突出部16の高さに相当する厚さを有し突出部1
6のパターンに相当する開孔を設けた第一のグリーンシ
ートと基板11の残りの高さに相当する厚さの第二のグ
リーンシートとを重ねて一体化し、第一のグリーンシー
ト上の全面に上記メタライズ膜にする金属ペーストを上
記開孔を埋めて塗布し、また第二のグリーンシート上に
は端子12のパターンを位置合わせして形成した後、−
上記開孔の部分が突出部16となるように基板11の焼
成前の状態のものを切り出せば良い。焼成によって上記
開孔の部分が導電体で埋められ突出部16となる。
6のパターンに相当する開孔を設けた第一のグリーンシ
ートと基板11の残りの高さに相当する厚さの第二のグ
リーンシートとを重ねて一体化し、第一のグリーンシー
ト上の全面に上記メタライズ膜にする金属ペーストを上
記開孔を埋めて塗布し、また第二のグリーンシート上に
は端子12のパターンを位置合わせして形成した後、−
上記開孔の部分が突出部16となるように基板11の焼
成前の状態のものを切り出せば良い。焼成によって上記
開孔の部分が導電体で埋められ突出部16となる。
接地用導体14における突出部16の設ける位置は、第
2図に示す如く、端子12の直下部分であっても良い。
2図に示す如く、端子12の直下部分であっても良い。
この場合も突出部16が先の実施例の場合と同様に作用
することは、先の説明で理解されよう。
することは、先の説明で理解されよう。
また突出部16は、第3図に示す如く、帯状でなくして
突起が端子12に平行な線上に並んだものであっても良
い。
突起が端子12に平行な線上に並んだものであっても良
い。
超高速動作の場合であっても信号波長が一般に上記突起
の配置ピッチに比して大きいので、この突出部16は、
先の帯状をなす突出部16と同様に作用する。
の配置ピッチに比して大きいので、この突出部16は、
先の帯状をなす突出部16と同様に作用する。
更に、第4図に示す如く、基板14の上面に先に述べた
メタライズ膜からなる他方の接地用導体17が設けられ
る場合、接地用導体17に突出部16と同様な突出部1
8を設けても良い。突出部18は突出部16と同様に作
用し、図示の場合は、突出部16と18との組み合わせ
によりインピーダンスを調整している。そして、突出部
18のみで所望のインピーダンスにすることが出来る場
合には、突出部16を設けなくとも良い。
メタライズ膜からなる他方の接地用導体17が設けられ
る場合、接地用導体17に突出部16と同様な突出部1
8を設けても良い。突出部18は突出部16と同様に作
用し、図示の場合は、突出部16と18との組み合わせ
によりインピーダンスを調整している。そして、突出部
18のみで所望のインピーダンスにすることが出来る場
合には、突出部16を設けなくとも良い。
なお、第2図〜第4図で示した実施例における突出部1
6および18の形成は、第1図で示した実施例の場合と
同様にして形成することが出来る。
6および18の形成は、第1図で示した実施例の場合と
同様にして形成することが出来る。
以上説明したように本発明の構成によれば、複数のリー
ド状端子が横並びに配設された外部接続端子部を有する
集積回路用パッケージにおいて、端子の線路インピーダ
ンスの整合をとり且つ端子間のクロストークを低減させ
、然も端子間隔の縮小が可能になり、超高速集積回路の
高築積化に伴う端子数の増加に応えることを可能にさせ
る効果がある。
ド状端子が横並びに配設された外部接続端子部を有する
集積回路用パッケージにおいて、端子の線路インピーダ
ンスの整合をとり且つ端子間のクロストークを低減させ
、然も端子間隔の縮小が可能になり、超高速集積回路の
高築積化に伴う端子数の増加に応えることを可能にさせ
る効果がある。
第1図は本発明の実施例の斜視図と側断面図、第2図は
他の実施例の側断面図、 第3図は別の実施例の側断面図、 第4図は更に別の実施例の側断面図、 第5図は従来例の斜視図と側断面図、 第6図は他の従来例の側断面図、 である。 図において、 l、3.11.13は誘電体基板、 2.12は端子、 4.14.17は接地用導体、 5.15は外部接続端子部、 6は導電体、 16.18は突出部、 Cは集積回路チップ、 である。 代理人 弁理士 井桁点−′( ゛\ り敦スf列の斜視図とル・j断面図 子う后 イで−04f5釆グクリ つ項・j所aaJg認
他の実施例の側断面図、 第3図は別の実施例の側断面図、 第4図は更に別の実施例の側断面図、 第5図は従来例の斜視図と側断面図、 第6図は他の従来例の側断面図、 である。 図において、 l、3.11.13は誘電体基板、 2.12は端子、 4.14.17は接地用導体、 5.15は外部接続端子部、 6は導電体、 16.18は突出部、 Cは集積回路チップ、 である。 代理人 弁理士 井桁点−′( ゛\ り敦スf列の斜視図とル・j断面図 子う后 イで−04f5釆グクリ つ項・j所aaJg認
Claims (1)
- 【特許請求の範囲】 内部に集積回路チップを収納し、該チップと外部回路と
を接続する複数のリード状端子が横並びに配設された外
部接続端子部を有する集積回路用パッケージにおいて、 上記端子部は、重ね合わせて固着された2つの誘電体基
板の合わせ面に上記端子が並び、且つ、少なくとも一方
の誘電体基板の外側の面に、該各端子の配設領域あるい
は各端子の間の領域で該誘電体基板内に該誘電体基板を
貫通せずに突出する突出部を有する接地用導体が設けら
れてなることを特徴とする集積回路用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5071387A JPS63216366A (ja) | 1987-03-05 | 1987-03-05 | 集積回路用パツケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5071387A JPS63216366A (ja) | 1987-03-05 | 1987-03-05 | 集積回路用パツケ−ジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63216366A true JPS63216366A (ja) | 1988-09-08 |
Family
ID=12866530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5071387A Pending JPS63216366A (ja) | 1987-03-05 | 1987-03-05 | 集積回路用パツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63216366A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5218230A (en) * | 1990-09-28 | 1993-06-08 | Fujitsu Limited | Ic package with electric conductor lines in dielectric package body |
JP2011181897A (ja) * | 2010-02-03 | 2011-09-15 | Toshiba Corp | 半導体素子収納用パッケージ及びそれを用いた半導体装置 |
WO2013015216A1 (ja) * | 2011-07-26 | 2013-01-31 | 京セラ株式会社 | 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置 |
-
1987
- 1987-03-05 JP JP5071387A patent/JPS63216366A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5218230A (en) * | 1990-09-28 | 1993-06-08 | Fujitsu Limited | Ic package with electric conductor lines in dielectric package body |
JP2011181897A (ja) * | 2010-02-03 | 2011-09-15 | Toshiba Corp | 半導体素子収納用パッケージ及びそれを用いた半導体装置 |
WO2013015216A1 (ja) * | 2011-07-26 | 2013-01-31 | 京セラ株式会社 | 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置 |
JP5537736B2 (ja) * | 2011-07-26 | 2014-07-02 | 京セラ株式会社 | 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置 |
US8952518B2 (en) | 2011-07-26 | 2015-02-10 | Kyocera Corporation | Semiconductor device housing package, and semiconductor apparatus and electronic apparatus including the same |
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