TWI429023B - 半導體裝置及其半導體製程 - Google Patents

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Description

半導體裝置及其半導體製程
本發明係關於一種半導體裝置及其半導體製程。
圖1顯示習知矽晶片之剖面示意圖。該習知矽晶片30具有一矽基材31、至少一電子裝置32、至少一穿導孔33、一保護層34及一重佈層35。該矽基材31具有一第一表面311、一第二表面312及至少一穿孔313。該電子裝置32係位於該矽基材31內，且顯露於該矽基材31之第二表面312。該穿導孔33貫穿該矽基材31。該穿導孔33包括一阻隔層333及一導體334。該阻隔層333係位於該穿孔313之側壁上，且該導體334係位於該阻隔層333內。該穿導孔33具有一第一端331及一第二端332。該第一端331係顯露於該矽基材31之第一表面311，且該第二端332連接該電子裝置32。該保護層34係位於該矽基材31之第一表面311上，且該保護層34具有一表面341及至少一開口342。該開口342顯露該穿導孔33之第一端331。該重佈層35係位於該表面341及該保護層34之開口342上，該重佈層35具有至少一電性連接區域351，且該電性連接區域351連接該穿導孔33之第一端331。
該習知矽晶片30具有下列缺點。該保護層34之開口342之直徑必須小於該矽基材31之穿孔313之直徑，否則該重佈層35之電性連接區域351會直接接觸該矽基材31，而導致短路。然而，一般而言，該保護層34係藉由一曝光顯影製程圖案化，且該製程具有低解析度，所以無法製造準確且細緻的圖案。因此，該保護層34之開口342之直徑很可能會大於該矽基材31之穿孔313之直徑，使該重佈層35之電性連接區域351會直接接觸該矽基材31，而導致短路。另一方面，如果該保護層34係藉由一高解析度製程圖案化，則需要更多的後續製程，使製程變得複雜且昂貴。
圖2顯示習知半導體元件之剖面示意圖。該習知半導體元件41包括一底材418、一保護層414、至少一電子裝置415、至少一穿導孔結構416及一重佈層417。該底材418具有一第一表面411、一第二表面412及至少一凹槽413。該凹槽413係開口於該第一表面411。該保護層414係位於該第一表面411上。
該電子裝置415係位於該底材418內，且顯露於該底材418之第二表面412。該穿導孔結構416係位於該凹槽413內且凸出於該第一表面411。該重佈層417係位於該保護層414上，且電性連接至該穿導孔結構416。
圖3顯示具有習知半導體元件之習知封裝結構之剖面示意圖。該封裝結構40包括一基板44、一半導體元件41、一晶片43及一保護材料45。該晶片43係位於該半導體元件41上，且藉由該等凸塊42電性連接至該重佈層417。該保護材料45係位於該基板44上，且覆蓋該半導體元件41及該晶片43。
該習知封裝結構40具有下列缺點。該保護層414係為必要的；否則，該等凸塊42可能電性連接該半導體元件41，而導致短路。
因此，有必要提供一種半導體裝置及其半導體製程，以解決上述問題。
本發明提供一種半導體製程，包括下列步驟：(a)提供一半導體裝置，其具有一半導體基板及至少一導電孔，其中該半導體基板具有一第一表面，該導電孔係位於該半導體基板內，該導電孔包括一導體及一絕緣牆位於該導體之外圍，且該導電孔顯露於該半導體基板之第一表面；(b)於該半導體基板之第一表面，形成一孔洞於該導電孔之外圍，其中該孔洞並未貫穿該半導體基板；及(c)形成一絕緣環於該導電孔之外圍，其中係將一絕緣材料填滿該孔洞，該絕緣環之深度係小於該絕緣牆之深度。
本發明更提供一種半導體裝置，包括一半導體基板、至少一導電孔及至少一絕緣環。該半導體基板具有一第一表面。該導電孔係位於該半導體基板內。每一導電孔具有一導體及一絕緣牆位於該導體之外圍，且該導電孔係顯露於該半導體基板之第一表面。該絕緣環係位於該導電孔之外圍，且該絕緣環之深度係小於該絕緣牆之深度。
因為該絕緣環係位於該導電孔之外圍，該絕緣環能保護該導電孔之末端，使其不受到損傷。此外，該絕緣環及該導電孔之尺寸係大於習知導電孔之尺寸，本發明之半導體裝置能利用表面處理層、重佈層或球下金屬層輕易連接其他半導體裝置。
圖4至12顯示本發明半導體裝置之半導體製程之第一實施例之示意圖。參考圖4，顯示一半導體裝置50及一第一載體11。該半導體裝置50包括一半導體基板10及至少一導電孔52。該半導體基板10具有一上表面101、一第二表面102、一主動層103及複數個導電元件105。在本實施例中，該半導體基板10係為一晶圓。該主動層103係位於該第二表面102，且該等導電元件105係相鄰於該主動層103。該導電孔52係位於該半導體基板10內。
該導電孔52具有一導體521及一絕緣牆522位於該導體521之外圍。該導電孔52更包括一第一端525及一第二端526。該第二端526係連接至該主動層103，且該導電孔52並未貫穿該半導體基板10；亦即，該導電孔52之第一端525並未顯露於該半導體基板10之上表面101。在本實施例中，該導電孔52之導體521係由銅製成。
參考圖5，該半導體基板10之第二表面102係藉由一第一黏著層12設置於該第一載體11上。如圖6所示，藉由研磨該上表面101移除部分該半導體基板10，以形成一第一表面104，且該導電孔52係顯露於該第一表面104。較佳地，該導電孔52之第一端525係顯露於該半導體基板10之第一表面104，參考圖7，顯示該半導體裝置50之局部放大示意圖。
參考圖8及9，顯示形成一孔洞於該導電孔之外圍之局部放大示意圖。該孔洞53(如圖9所示)係形成於該半導體基板10之第一表面104且位於該導電孔52之外圍。該孔洞53(如圖9所示)並未貫穿該半導體基板10。
在本實施例中，係藉由下列步驟形成該孔洞53。形成一光阻層61(如圖8所示)於該半導體基板10之第一表面104。形成一第一開口611於該光阻層61內，該第一開口611之位置係對應該孔洞53及該導電孔52。該第一開口611之截面積係大於該導電孔52之截面積。接著，根據該第一開口611蝕刻部分該半導體基板10之第一表面104以形成該孔洞53。移除該光阻層61。
參考圖10及11，顯示形成一絕緣環621於該導電孔之外圍之局部放大示意圖。將一絕緣材料62填滿該孔洞53形成該絕緣環621。該絕緣環621係位於該導電孔52之外圍，且該絕緣環621之深度係小於該絕緣牆之522深度。
在本實施例中，係藉由下列步驟形成該絕緣環621。形成該絕緣材料62於該半導體基板10之第一表面104及該孔洞53內。接著，移除部分該絕緣材料62以顯露該導電孔52及該絕緣環621。藉由研磨或化學機械研磨(Chemical Mechanical Polishing,CMP)移除部分該絕緣材料62。
圖12顯示該半導體裝置50之局部放大俯視圖。參考圖11及12，在本實施例中，該半導體裝置50包括一半導體基板10、至少一導電孔52及至少一絕緣環621。該半導體基板10具有一第一表面104。該導電孔52係位於該半導體基板10內。每一導電孔52具有一導體521及一絕緣牆522位於該導體521之外圍，且該導電孔52係顯露於該半導體基板10 之第一表面104。該絕緣環621係位於該導電孔52之外圍，且該絕緣環621之深度係小於該絕緣牆522之深度。該導體521係形成一圓形，該絕緣牆522係形成一環狀，且該絕緣環621係形成一環狀。
該半導體基板10更包括至少一孔洞53位於該導電孔52之外圍，該孔洞53並未貫穿該半導體基板10，且一絕緣材料係填滿該孔洞53以形成該絕緣環621。
參考圖13，顯示本發明具有該絕緣環之半導體裝置之第二實施例之局部放大示意圖。本發明半導體裝置70之半導體製程之第二實施例可參照上述圖4至11之本發明半導體裝置50之半導體製程之第一實施例。在圖11之半導體製程之後，形成一保護層71於該半導體基板10之第一表面104。該保護層71具有一第二開口711以顯露該導電孔52及部分該絕緣環621。接著，形成一重佈層(Redistribution Layer,RDL)72於該導電孔52、該第二開口內711之部分該絕緣環621及部分該保護層71上。接著，形成一球下金屬層(Under Ball Metal,UBM)73於該重佈層72上。
利用該重佈層72及該球下金屬層73，該半導體裝置70之電性接觸位置能彈性調整，以連接其他半導體裝置。此外，因為該絕緣環621係位於該導電孔52之外圍，該重佈層72之尺寸可大於該導電孔52之尺寸。本發明之半導體製程之第二實施例易於實施，且當該導電孔52很小時，能確保該重佈層72及該導電孔52間之電性連接。
此外，因為該絕緣環621係位於該導電孔52之外圍，該保護層71之第二開口711之直徑可大於該導電孔52之直徑，且該重佈層72不會接觸該半導體基板10。因此，一般而言，該保護層71能藉由一曝光顯影製程及一低解析度製程圖案化，而不需準確且細緻的圖案，因此本發明之製程較為簡化且節省成本。
參考圖14，顯示本發明具有該絕緣環之半導體裝置之第三實施例之局部放大示意圖。部分該導電孔52及該絕緣環621凸出於該第一表面104。
第三實施例之半導體裝置80更包括一表面處理層81位於該導電孔52之第一端525上。該表面處理層81可用以連接其他半導體裝置(圖中未示)，例如，其他半導體裝置之銲墊。因為該絕緣環621係位於該導電孔52之外圍，該表面處理層81之尺寸可大於該導電孔52，且如圖4所示之該保護層414可被省略。此外，利用該表面處理層81，第三實施例之半導體裝置80可輕易連接其他半導體裝置(圖中未示)。
在本實施例中，部分該導電孔52及該絕緣環621凸出於該第一表面104。因為該絕緣環621係位於該導電孔52之外圍，該絕緣環621能保護該導電孔52之末端525，使其不受到損傷。此外，該絕緣環621之尺寸加上該導電孔52之尺寸係大於習知導電孔之尺寸，該半導體裝置50可輕易連接至其他半導體裝置(圖中未示)，例如，其他半導體裝置之銲墊。
在其他實施例中，該絕緣環621之厚度不大於10 μm，該絕緣環621之外徑不大於50 μm，且該絕緣環之深度不大於30 μm。
參考圖15，顯示本發明具有該絕緣環之半導體裝置之第三實施例之示意圖。該半導體裝置80包括該半導體基板10、至少一導電孔52、該絕緣環621及該表面處理層81。該半導體基板10具有該第一表面104、該第二表面102、該主動層103及該等導電元件105。
參考圖16，切割該半導體裝置80且移除該第一載體11，以形成複數個半導體單元15。參考圖17，該半導體單元15係設置於一膠帶16上。
參考圖18，顯示一第二載體17及一下基板18。該下基板18係藉由一第二黏著層19附著於該第二載體17。參考圖19，該半導體單元15係接合至該下基板18。形成一底膠201於該半導體單元15及該下基板18之間，以保護該等導電元件105。
參考圖20，形成一非導電性高分子層202於該第一表面104上，且一半導體元件21係堆疊於該半導體單元15上。在本實施例中，該非導電性高分子層202係為一環氧樹脂(Epoxy)材料。同時，該表面處理層81接觸該半導體元件21之一導電凸塊211。
參考圖21，形成一封膠材料22以覆蓋該下基板18、該半導體單元15及該半導體元件21。參考圖22，移除該第二載體17及該第二黏著層19，且形成複數個銲球23於該下基板18之下表面，以形成一半導體封裝結構20。
因為該絕緣環621係位於該導電孔52之外圍，該表面處理層81之尺寸可大於該導電孔52。此外，利用該表面處理層81及該導電凸塊211，該半導體單元15可輕易連接該半導體元件21。
惟上述實施例僅為說明本發明之原理及其功效，而非限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
10．．．半導體基板
11．．．第一載體
12．．．第一黏著層
15．．．半導體單元
16．．．膠帶
17．．．第二載體
18．．．下基板
19．．．第二黏著層
20．．．半導體封裝結構
21．．．半導體元件
22．．．封膠材料
23．．．銲球
30．．．習知矽晶片
31．．．矽基材
32．．．電子裝置
33．．．穿導孔
34．．．保護層
35．．．重佈層
40．．．封裝結構
41．．．習知半導體元件
42．．．凸塊
43．．．晶片
44．．．基板
45．．．保護材料
50．．．半導體裝置
52．．．導電孔
53．．．孔洞
61．．．光阻層
62．．．絕緣材料
70．．．半導體裝置
71．．．保護層
72．．．重佈層
73．．．球下金屬層
80．．．半導體裝置
81．．．表面處理層
101．．．上表面
102．．．第二表面
103．．．主動層
104．．．第一表面
105．．．導電元件
201．．．底膠
202．．．非導電性高分子層
211．．．導電凸塊
311．．．第一表面
312．．．第二表面
313．．．穿孔
331．．．第一端
332．．．第二端
333．．．阻隔層
334．．．導體
341．．．表面
342．．．開口
351．．．電性連接區域
411．．．第一表面
412．．．第二表面
413．．．凹槽
414．．．保護層
415．．．電子裝置
416．．．穿導孔結構
417．．．重佈層
418．．．底材
521．．．導體
522．．．絕緣牆
525．．．第一端
526．．．第二端
611．．．第一開口
621．．．絕緣環
711．．．第二開口
圖1顯示習知矽晶片之剖面示意圖；
圖2顯示習知半導體元件之剖面示意圖；
圖3顯示具有習知半導體元件之習知封裝結構之剖面示意圖；
圖4至12顯示本發明半導體裝置之半導體製程之第一實施例之示意圖；
圖13顯示本發明半導體裝置之第二實施例之局部放大示意圖；
圖14顯示本發明半導體裝置之第三實施例之局部放大示意圖；及
圖15至22顯示本發明半導體封裝結構之半導體製程之第三實施例之示意圖。
10．．．半導體基板
50．．．半導體裝置
52．．．導電孔
53．．．孔洞
104．．．第一表面
521．．．導體
522．．．絕緣牆
621．．．絕緣環

Claims (14)

  1. 一種半導體製程，其包含：(a)提供一半導體裝置，其具有一半導體基板及至少一導電孔，其中該半導體基板具有一第一表面，該導電孔係位於該半導體基板內，該導電孔包括一導體及一絕緣牆位於該導體之外圍，且該導電孔顯露於該半導體基板之第一表面；(b)於該半導體基板之第一表面，形成一孔洞於該導電孔之外圍，其中該孔洞並未貫穿該半導體基板；及(c)形成一絕緣環於該導電孔之外圍，其中係將一絕緣材料填滿該孔洞，該絕緣環之深度係小於該絕緣牆之深度。
  2. 如請求項1之半導體製程，其中該步驟(b)包括：(b1)形成一光阻層於該半導體基板之第一表面；(b2)形成一第一開口於該光阻層內，該第一開口之位置係對應該孔洞及該導電孔，其中該第一開口之截面積係大於該導電孔之截面積；(b3)根據該第一開口蝕刻部分該半導體基板之第一表面以形成該孔洞；及(b4)移除該光阻層。
  3. 如請求項1之半導體製程，其中該步驟(c)包括：(c1)形成該絕緣材料於該半導體基板之第一表面及該孔洞內；及(c2)移除部分該絕緣材料以顯露該導電孔及該絕緣 環。
  4. 如請求項3之半導體製程，其中藉由研磨或化學機械研磨(Chemical Mechanical Polishing,CMP)移除部分該絕緣材料。
  5. 如請求項1之半導體製程，更包括：(d)形成一保護層於該半導體基板之第一表面，該保護層具有一第二開口以顯露該導電孔及部分該絕緣環；(e)形成一重佈層(Redistribution Layer,RDL)於該導電孔、該第二開口內之部分該絕緣環及部分該保護層上；及(f)形成一球下金屬層(Under Ball Metal,UBM)於該重佈層上。
  6. 如請求項1之半導體製程，在步驟(c)之後更包括一移除部分該半導體基板之第一表面之步驟，使部分該導電孔及該絕緣環凸出於該第一表面。
  7. 如請求項1之半導體製程，在步驟(c)之後更包括一形成一表面處理層於該導電孔上之步驟。
  8. 一種半導體裝置，包括：一半導體基板，具有一第一表面；至少一導電孔，位於該半導體基板內，每一導電孔具有一導體及一絕緣牆位於該導體之外圍，且該導電孔係顯露於該半導體基板之第一表面；至少一孔洞位於該導電孔之外圍，該孔洞並未貫穿該 半導體基板；及至少一絕緣環，位於該導電孔之外圍，該絕緣環之深度係小於該絕緣牆之深度，係一絕緣材料填滿該孔洞以形成該絕緣環。
  9. 如請求項8之半導體裝置，更包括：一保護層，位於該半導體基板之第一表面，該保護層具有一第二開口以顯露該導電孔及部分該絕緣環；一重佈層(Redistribution Layer,RDL)，位於該導電孔、該第二開口內之部分該絕緣環及部分該保護層上；及一球下金屬層(Under Ball Metal,UBM)，位於該重佈層上。
  10. 如請求項8之半導體裝置，其中部分該導電孔及該絕緣環凸出於該第一表面。
  11. 如請求項8之半導體裝置，其中該絕緣環之厚度不大於10μm。
  12. 如請求項8之半導體裝置，其中該絕緣環之外徑不大於50μm。
  13. 如請求項8之半導體裝置，其中該絕緣環之深度不大於30μm。
  14. 如請求項8之半導體裝置，更包括一表面處理層位於該導電孔上。
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