KR102174336B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 제조 방법은 캐리어 기판 상에 접착층을 형성하는 단계와, 접착층을 매개로 내부 기판과 캐리어 기판을 부착하는 단계와, 캐리어 기판을 제거하는 단계와, 내부 기판에 구비된 솔더 볼의 일부가 노출되도록 접착층의 일부를 제거하여 갭필부를 형성하는 단계와, 열압착 공정을 수행하여 내부 기판을 패키지 기판에 실장하는 단계를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 특히 접착층을 영구층으로 활용하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여 패키징 공정을 수행하여 완성된다. 근래 TSV(Through Silicon Via)를 이용하여 하나 이상의 반도체 칩을 적층한 반도체 패키지들이 등장하고 있다. 이에 따라, 반도체 칩 적층 과정에서 발생할 수 있는 물리적 결함 또는 전기적 특성 저하를 방지하고 신뢰성을 유지하기 위한 반도체 패키지 제조 기술이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 칩의 적층 과정에서 발생할 수 있는 워피지(warpage) 등의 결함을 방지하고, 양산 비용을 절감할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지 제조 방법은 캐리어 기판 상에 접착층을 형성하는 단계와, 상기 접착층을 매개로 내부 기판과 상기 캐리어 기판을 부착하는 단계와, 상기 캐리어 기판을 제거하는 단계와, 상기 내부 기판에 구비된 솔더 볼의 일부가 노출되도록 상기 접착층의 일부를 제거하여 갭필부를 형성하는 단계와, 열압착 공정을 수행하여 상기 내부 기판을 패키지 기판에 실장하는 단계를 포함한다.
일부 실시예에서, 상기 반도체 패키지 제조 방법은 상기 내부 기판과 캐리어 기판을 부착하는 단계 이후에 상기 내부 기판에 구비된 TSV의 상면이 노출되도록 상기 내부 기판의 상면을 그라인딩하는 단계를 더 포함할 수 있다. 또한, 상기 내부 기판 상에 상기TSV와 연결되는 제1 패드를 형성하는 단계를 더 포함할 수 있다. 상기 내부 기판의 상면을 그라인딩하는 단계는 CMP 공정으로 수행될 수 있다.
일부 실시예에서, 상기 내부 기판에 구비된 솔더 볼은 상기 패키지 기판의 상면에 형성된 제2 패드와 연결될 수 있다. 상기 내부 기판에 구비된 솔더 볼은 상기 제2 패드에 형성된 SOP와 연결될 수 있다.
상기 접착층은 스핀 코팅 공정에 의해 형성될 수 있다. 상기 갭필부를 형성하는 단계는 서페이스 컷팅 공정에 의해 수행될 수 있다. 상기 접착층은 접착 필름일 수 있다.
상기 반도체 패키지 제조 방법은 상기 패키지 기판에 실장된 상기 내부 기판 상에 하나 이상의 반도체 칩을 적층하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 패키지 제조 방법은 캐리어 기판 상에 제1 접착층을 형성하는 단계와, 상기 제1 접착층을 상기 제1 접착층을 매개로 내부 기판과 상기 캐리어 기판을 부착하는 단계와, 상기 캐리어 기판을 제거하는 단계와, 상기 내부 기판에 구비된 솔더 볼의 일부가 노출되도록 상기 제1 접착층의 일부를 제거하여 제1 갭필부를 형성하는 단계와, 패키지 기판 상면에 구비된 SOP의 적어도 일부를 덮는 제2 갭필부를 형성하는 단계와, 열압착 공정을 수행하여 상기 내부 기판을 상기 패키지 기판에 실장하는 단계를 포함한다.
일부 실시예에서, 상기 내부 기판은 인터포저일 수 있다.
다른 실시예에서, 상기 내부 기판은 제1 반도체 칩일 수 있다. 상기 반도체 패키지 제조 방법은 상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계를 더 포함할 수 있다. 상기 제2 반도체 칩을 적층하는 단계는 상기 제2 반도체 칩의 하면에 상기 제2 반도체 칩에 구비된 솔더 볼의 일부가 노출되도록 제3 갭필부를 형성하는 단계와, 열압착 공정을 수행하여 상기 제2 반도체 칩을 상기 제1 반도체 칩에 적층하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 패키지 제조 방법은 상부 반도체 칩의 하면에 상기 상부 반도체 칩에 구비된 솔더 볼의 일부가 노출되도록 상부 갭필부 형성하는 단계와, 하부 반도체 칩의 상면에 SOP를 형성하는 단계와, 상기 SOP의 적어도 일부를 덮는 하부 갭필부를 형성하는 단계와, 열압착 공정을 수행하여 상기 상부 반도체 칩을 상기 하부 반도체 칩에 적층하는 단계를 포함한다.
상기 상부 갭필부를 형성하는 단계는 캐리어 기판 상에 상부 접착층을 형성하는 단계와, 상기 상부 접착층을 매개로 상부 반도체 칩과 상기 캐리어 기판을 부착하는 단계와, 상기 캐리어 기판을 제거하는 단계와, 상기 상부 반도체 칩에 구비된 상기 솔더 볼의 일부가 노출되도록 상기 상부 접착층의 일부를 제거하는 단계를 포함한다. 상기 캐리어 기판을 제거하는 단계는 레이저 어블레이션 공정에 의해 수행될 수 있다. 상기 상부 갭필부 및 상기 하부 갭필부 중 적어도 하나는 접착 필름인 것을 특징으로 하는 반도체 패키지 제조 방법.
상기 상부 반도체 칩에 구비된 상기 솔더 볼은 상기 하부 반도체 칩의 상면에 형성된 상기 SOP와 연결될 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지는 후면 가공 공정(backside process)에서 사용된 접착층을 완전히 제거하지 않고 영구층인 갭필(Gap fill)부로 활용함으로써, 접착층의 제거 시 잔여물이 남는 문제가 없으며, 기판 또는 반도체 칩의 워피지가 발생하는 것을 예방할 수 있다. 또한, 접착층 제거 공정 및 세정 공정 등의 추가 공정에 따른 비용을 절감할 수 있다. 이에 따라, 반도체 칩이 고도로 미세화된 피쳐 사이즈를 가지는 경우에도 반도체 패키지의 신뢰성을 확보하고, 반도체 패키지의 양산 비용을 절감할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5a 내지 도 5g는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6f는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 11은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 11의 전자시스템(80)이 SSD 장치(30)에 적용되는 예를 보여주고 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 패키지 기판(110), 패키지 기판(110)의 상면에 형성된 내부 기판(120), 내부 기판(120)의 상면에 형성된 반도체 칩(130), 기판 또는 반도체 칩들(110, 120, 130) 사이에 개재된 갭필부들(120G, 130G) 및 몰딩부(140)를 포함한다.
패키지 기판(110)은 내부 기판(120) 및 반도체 칩(130)이 실장되는 기판으로서, 패키지 기판(110)은 예를 들어 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 상기 인쇄회로기판은 단면기판(single-sided PCB) 또는 양면기판(double-sided PCB)일 수 있고, 기판 내부에 하나 이상의 내부 배선 패턴을 포함한 다층기판(multi-layer PCB)일 수 있다. 나아가 인쇄회로기판(100)은 경성 인쇄회로기판(rigid-PCB) 또는 연성 인쇄회로기판(flexible-PCB)일 수 있다.
패키지 기판(110)은 바디층(111), 상부 패드(113) 및 상부 보호층(119)을 포함한다. 도시되지 않았으나, 패키지 기판(110)은 바디층(111)의하면 상에 형성되어 바디층(111) 내의 배선 패턴에 전기적으로 연결되는 하부 패드(미도시), 하부 보호층(미도시) 및 상기 하부 패드 상에 형성되어 반도체 패키지(100)를 외부의 시스템 기판이나 메인 보드에 실장시키는 기능을 수행하는 외부 접속 부재(미도시)를 더 포함할 수도 있다.
바디층(111) 내에는 다층 또는 단층의 배선 패턴(미도시)이 형성될 수 있고, 상기 배선 패턴을 통해 상부 패드(113) 및 상기 하부 패드가 전기적으로 연결될 수 있다.
상부 패드(113)는 바디층(111)의 상면 상에 도전성 물질로 형성되어, 내부 기판(120)의 접속 부재(125)와 전기적으로 연결될 수 있다. 상부 패드(113)는 예를 들면 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다.
상부 보호층(119) 및 상기 하부 보호층은 바디층(111)을 보호하는 기능을 수행할 수 있으며, 상부 보호층(119) 및 상기 하부 보호층은 예컨대 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 상부 보호층(119)은 HDP-CVD 공정을 이용하여 산화막 또는 질화막, 예컨대 실리콘 산화막 또는 실리콘 질화막으로 형성될 수도 있다.
내부 기판(120)은 몸체부(121), 상부 패드(123), TSV(125, Through Silicon Via), 접속 부재(127) 및 상부 보호층(129)을 포함한다. 도시하지 않았으나, 내부 기판(120)은 몸체부(121)의 하면에 형성되어 몸체부를 외부로부터 보호하는 하부 보호층(미도시), 몸체부(121)의 하면 상에 도전성 물질로 형성되어 TSV(125)와 접속 부재(127)를 전기적으로 연결하는 하부 패드(미도시)를 더 포함할 수도 있다.
내부 기판(120)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다.
내부 기판(120)이 액티브 웨이퍼를 기반으로 형성된 경우, 몸체부(121)는 반도체 기판(미도시), 집적 회로층(미도시) 및 층간 절연층(미도시) 및 금속간 절연층(미도시)을 포함할 수 있다. 금속간 절연층 내에는 다층의 배선층(미도시)이 형성될 수 있다. 여기서, 반도체 기판은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 포함할 수 있다. 또한, 반도체 기판은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
내부 기판(120)이 액티브 웨이퍼를 기반으로 형성되는 경우, 내부 기판(120)은 메모리 소자 또는 로직 소자로 기능할 수 있다. 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다.
한편, 내부 기판(120)이 액티브 웨이퍼를 기반으로 형성된 경우라도, 몸체부(121)는 단지 반도체 기판만을 포함하고, 집적 회로층, 층간 절연층, 금속간 절연층 등은 포함하지 않을 수도 있다.
내부 기판(120)이 인터포저 기판을 기반으로 형성된 경우, 몸체부(121)는 단순히 지지 기판과 같은 부분으로서, 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다.
상부 패드(123)는 몸체부(121)의 상면 상에 도전성 물질로 형성되며, 상부 보호층(129)을 관통하여 TSV(125)에 전기적으로 연결될 수 있다. 도면 상의 상부 패드(123)는 TSV(125)와 바로 연결되어 있는 것으로 도시되어 있지만, 상부 패드(123)는 몸체부(121) 내의 배선층(미도시)을 통해 TSV(125)에 연결될 수 있다. 상부 패드(123)는 예를 들면 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다.
TSV(125)는 몸체부(121)를 관통하여, 상부 패드(123) 및 접속 부재(127)와 전기적으로 연결된다.
TSV(125)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, TSV(125)는 장벽 금속층(미도시) 및 배선 금속층(미도시)을 포함할 수 있다. 장벽 금속층은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 배선 금속층은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나, TSV(125)의 재질이 상기의 물질에 한정되는 것은 아니다.
일부 실시예에서, TSV(125)는 비아-퍼스트(Via-first), 비아-미들(Via-middle) 및 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있다. 참고로, TSV는 비아-퍼스트, 비아-미들, 및 비아-라스트 구조로 나누어질 수 있다. 비아-퍼스트는 집적 회로층이 형성되기 전에 TSV가 형성되는 구조를 지칭하고, 비아-미들은 집적 회로층 형성 후 다층 배선층이 형성되기 전에 TSV가 형성되는 구조를 지칭하며, 비아-라스트는 다층 배선층이 형성된 후에 TSV가 형성되는 구조를 지칭한다.
한편, TSV(125)는 및 몸체부(121) 사이에 스페이서 절연층(미도시)이 개재될 수 있다. 스페이서 절연층은 몸체부(121) 내의 회로 소자들과 TSV(125)가 직접 접촉되는 것을 막아줄 수 있다.
접속 부재(127)는 내부 기판(120)의 TSV(125) 및 패키지 기판(110)의 상부 패드(113)를 전기적으로 연결하는 기능을 수행할 수 있다. 접속 부재(127)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 접속 부재(127)의 재질이 그에 한정되는 것은 아니다.
반도체 칩(130)은 내부 기판(120)과 유사하게 몸체부(131) 및 접속 부재(137)를 포함할 수 있다.
본 실시예에서는 내부 기판(120) 상에 하나의 반도체 칩(130)만이 적층된 구조를 가지나 이에 한정되지 않고, 경우에 따라 내부 기판(120) 상에는 복수의 반도체 칩이 적층될 수도 있다. 즉, 본 실시예에서의 반도체 칩(130)은 내부 기판(120)과달리 TSV 및 상부 패드를 포함하지 않으나, 반도체 칩(130)은 상기 TSV 및 상부 패드를 포함하고, 반도체 칩(130) 상에 별개의 반도체 칩이 추가적으로 적층될 수도 있다.
도시되지 않았으나, 반도체 칩(130)은 몸체부(131)의 하면에 형성되어 몸체부를 외부로부터 보호하는 하부 보호층(미도시), 몸체부(131)의 하면 상에 도전성 물질로 형성되어 몸체부(131) 내 배선층(미도시)과 접속 부재(137)를 전기적으로 연결하는 하부 패드(미도시)를 더 포함할 수도 있다.
몸체부(131) 및 접속 부재(137) 각각은 상술한 내부 기판(120)의 몸체부(121) 및 접속 부재(127)와 유사한 구조를 가지고 유사한 기능을 수행할 수 있으며, 이에 대한 상세한 설명은 생략한다.
이러한 반도체 칩(130)은 메모리 소자 또는 로직 소자일 수 있다. 전술한 바와 같이, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다.
한편, 내부 기판(120) 및 반도체 칩(130) 모두 메모리 소자 또는 로직 소자일 수 있고, 또는 어느 하나는 메모리 소자이고 다른 하나는 로직 소자일 수 있다. 예컨대, 내부 기판(120)은로직 소자이고 반도체 칩(130)은 메모리 소자일 수 있다.
갭필부(120G)는 패키지 기판(110)과 내부 기판(120) 사이의 공간을 채워, 패키지 기판(110)과 내부 기판(120)의 결속력을 강화하는 역할을 수행할 수 있다. 갭필부(130G) 또한 갭필부(120G)와 유사하게, 내부 기판(120)과 반도체 칩(130) 사이의 공간을 채워 내부 기판(120)과 반도체 칩(130)의 결속력을 강화하는 역할을 수행할 수 있다.
본 실시예에서의 갭필부(120G, 130G) 중 적어도 어느 하나의 갭필부는 도 5a 내지 도 5h를 참조하여 후술할 바와 같이, 캐리어(carrier) 기판(1000, 도 5a 참조)과 내부 기판(120x, 도 5a 참조)를 부착하는 데에 사용되는 접착층(120Gx, 도 5a 참조)으로부터 형성될 수 있다.
갭필부(120G, 130G) 중 접착층(120Gx)으로부터 형성되지 않은 갭필부는 예를 들면 몰딩 수지로 이루어질 수 있다.
이하, 설명의 편의상 갭필부(120G)는 접착층(120Gx, 도 5a 참조)으로부터 형성되고, 갭필부(130G)는 몰딩 수지로 이루어진 경우를 예로 들어 설명하기로 한다.
본 실시예에서의 갭필부(120G)는 접착층(120Gx, 도 5a 참조)으로부터 형성된다. 갭필부(120G)는 예를 들면 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있으며, 갭필부(120G)의 형성 방법에 대한 상세한 설명은 도 5a 내지 도 5h를 참조하여 후술하기로 한다.
본 실시예에서의 갭필부(130G)는 몰딩 수지로 이루어진다. 일부 실시예에서, 갭필부(130G)는 반도체 칩(130)을 내부 기판(120)에 부착한 후 몰딩부(140)를 형성하기 전, 별도의 공정을 통해 언더 필(under fill)을 채워 형성될 수 있다. 이 경우, 갭필부(130G)는 후술할 몰딩부(140)와 동일한 몰딩 수지로 이루어 질 수 있다. 다만, 이에 한정되지 않고 갭필부(130G)는 몰딩부(140)와 상이한 몰딩 수지로 이루어 질 수도 있음은 물론이다.
다른 일부 실시예에서, 갭필부(130G)는 MUF(molded under fill) 공정을 통해 형성될 수도 있다. 여기서 MUF 공정이란, 반도체 칩(130)과 내부 기판(120) 사이의 공간을 언더 필로 채우는 공정을 별도로 수행하지 않고, 몰딩부(140)를 형성하는 공정에서 반도체 칩(130)과 내부 기판(120) 사이의 공간도 함께 채우는 공정을 말한다. MUF 공정에 의할 경우, 갭필부(130G)는 몰딩부(140)와 동일한 몰딩 수지로 이루어지게 됨은 물론이다.
몰딩부(140)는 패키지 기판(110) 상에서 내부 기판(120) 및 반도체 칩(130)을 감싸며, 내부 기판(120) 및 반도체 칩(130)을 보호하는 역할을 수행할 수 있다. 몰딩부(140)는 예를 들어 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2를 참조하면, 반도체 패키지(200)는 패키지 기판(210), 패키지 기판(210)의 상면에 형성된 내부 기판(120), 내부 기판(120)의 상면에 형성된 반도체 칩(130), 기판 또는 반도체 칩들(120, 130, 210) 사이에 개재된 갭필부들(130G, 220Gy) 및 몰딩부(140)를 포함한다.
본 실시예에서의 바디층(211), 상부 패드(213) 및 상부 보호층(219) 각각은 도 1을 참조하여 설명한 바디층(111), 상부 패드(113) 및 상부 보호층(119)과 유사한 구조를 가지고, 유사한 기능을 수행할 수 있다. 다만, 본 실시예에서의 상부 보호층(219)은 상부 패드(213) 보다 높은 레벨에 형성된다. 즉, 본 실시예에서의 상부 패드(213)의 적어도 일부는 바디층(211) 내부에 매립된 구조를 가지게 된다. 이 때, 상부 보호층(219)은 상부 패드(213)가 노출되도록 식각 공정 등을 통해 패터닝될 수 있다. 패키지 기판(210)의 상면이 단차 있는 구조를 가짐에 따라, 갭필부(220Gy)의 하면 구조 또한 패키지 기판(210)의 상면 구조에 따라 단차를 가질 수 있다.
한편, 도 1 및 도 2와 다르게, 상부 패드(213)가 상부 보호층(219) 보다 높은 레벨에 형성될 수도 있다. 이 경우에도, 갭필부의 하면 구조는 패키지 기판의 상면 구조에 따라 단차를 가질 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 3에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3을 참조하면, 반도체 패키지(300)는 패키지 기판(110), 패키지 기판(110)의 상면에 형성된 내부 기판(120), 내부 기판(120)의 상면에 형성된 반도체 칩(130), 반도체 칩(130)과 내부 기판(120) 사이에 개재된 갭필부(130G), 내부 기판(120)과 패키지 기판(110) 사이에 개재된 상부 갭필부(320G) 및 하부 갭필부(350G), 하부 갭필부(350G)를 관통하여 형성된 SOP (solder on pad, 350) 및 몰딩부(140)를 포함한다.
본 실시예에서의 반도체 패키지(300)는 내부 기판(120)과 패키지 기판(110) 사이에 SOP(350) 및 하부 갭필부(350G)가 형성된 점을 제외하고, 도 1을 참조하여 설명한 반도체 패키지(100)와 유사한 구조를 가질 수 있다.
SOP(350)는 패키지 기판(110)의 상부 패드(113) 상에 도전성 물질로 형성되어, 내부 기판(120)의 접속 부재(127)와 패키지 기판(110)의 상부 패드(113)를 전기적으로 연결시키는 역할을 수행할 수 있다. SOP(350)는 예를 들면 구리(Cu)에 주석(Tin)이 코팅된 패드일 수 있다.
상부 갭필부(320G) 및 하부 갭필부(350G)는 도 1을 참조하여 설명한 갭필부(120G)와 유사하게, NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등의 비전도성 접착 필름 또는 접착제로 형성될 수 있다. 상부 갭필부(320G) 및 하부 갭필부(350G)는 서로 상이한 접착 재료로 형성될 수 있으나, 이에 한정되지 않고, 상부 갭필부(320G) 및 하부 갭필부(350G)는 서로 동일한 접착 재료로 형성될 수도 있다.
한편, 도 3에서는 접속 부재(127) 및 SOP(350)를 별개의 구성요소로 도시하였으나, 접속 부재(127) 및 SOP(350)는 내부 기판(120)을 패키지 기판(110)에 실장하는 단계에서 리플로우(reflow) 되어 하나의 구성요소로 이루어질 수도 있다. 이와 같이, 상부 갭필부(320G) 및 하부 갭필부(350G)를 사용하여 내부 기판(120)을 패키지 기판(110) 상에 실장하는 방법에 대한 상세한 설명은 도 8a 내지 도 8d를 참조하여 후술하기로 한다.
본 실시예에서와 같이, SOP(350) 및 하부 갭필부(350G)를 사용하여 내부 기판(120)을 패키지 기판(110) 상에 부착함으로써, 내부 기판(120)을 패키지 기판(110)에 더욱 안정적으로 실장시킬 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 4에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 반도체 패키지(400)는 패키지 기판(110), 패키지 기판(110)의 상면에 형성된 내부 기판(120), 내부 기판(120)의 상면에 형성된 반도체 칩(130), 반도체 칩(130)과 내부 기판(120) 사이에 개재된 상부 갭필부(430G) 및 하부 갭필부(460G), 내부 기판(120)과 패키지 기판(110) 사이에 개재된 상부 갭필부(320G) 및 하부 갭필부(350G), 하부 갭필부들(350G, 460G) 각각을 관통하여 형성된 SOP (350, 460) 및 몰딩부(140)를 포함한다.
본 실시예에서의 반도체 패키지(400)는 내부 기판(120)과 반도체 칩(130) 사이에 SOP(460) 및 하부 갭필부(460G)가 형성된 점을 제외하고, 도 3을 참조하여 설명한 반도체 패키지(300)와 유사한 구조를 가질 수 있다.
SOP(460)는 내부 기판(120)의 상부 패드(123) 상에 도전성 물질로 형성되어, 반도체 칩(130)의 접속 부재(137)와 내부 기판(120)의 상부 패드(123)를 전기적으로 연결시키는 역할을 수행할 수 있다. SOP(460)는 예를 들면 구리(Cu)에 주석(Tin)이 코팅된 패드일 수 있다.
상부 갭필부(430G) 및 하부 갭필부(460G)는 각각 도 3을 참조하여 설명한 상부 갭필부(320G) 및 하부 갭필부(350G)와 유사하게, NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등의 비전도성 접착 필름 또는 접착제로 형성될 수 있다. 상부 갭필부(430G) 및 하부 갭필부(460G)는 서로 상이한 접착 재료로 형성될 수 있으나, 이에 한정되지 않고, 상부 갭필부(430G) 및 하부 갭필부(460G)는 서로 동일한 접착 재료로 형성될 수도 있다.
한편, 도 4에서는 접속 부재(137) 및 SOP(460)를 별개의 구성요소로 도시하였으나, 접속 부재(137) 및 SOP(460)는 반도체 칩(130)을 내부 기판(120)에 실장하는 단계에서 리플로우 되어 하나의 구성요소로 이루어질 수도 있다. 이와 같이, SOP(460) 및 하부 갭필부(460G)를 사용하여 반도체 칩(130)을 내부 기판(120) 상에 실장하는 방법에 대한 상세한 설명은 도 9a 내지 도 9c를 참조하여 후술하기로 한다.
도 5a 내지 도 5g는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5g에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5a를 참조하면, 상면(1000T) 및 하면(1000B)을 가지는 캐리어 기판(1000)과, 상면(120xT) 및 하면(120xB)을 가지는 내부 기판(120x)을 준비한다. 일부 실시예에서, 내부 기판(120x)의 상면(120xT)은 반도체 칩의 비활성면이고, 내부 기판(120x)의 하면(120xB)은 반도체 칩의 활성면일 수 있다.
본 실시예에서의 내부 기판(120x)은, 도 5b 내지 도 5d를 참조하여 설명할 후속 공정을 수행하기 전의 내부 기판(120)을 의미한다. 이와 유사하게, 몸체부(121x), TSV(125x) 및 접속 부재(127x) 각각은 도 5b 내지 도 5d를 참조하여 설명할 후속 공정을 수행하기 전의 몸체부(121), TSV(125) 및 접속 부재(127)를 의미한다.
내부 기판(120x)은 TSV(125x)와, TSV(125x) 또는 내부 기판(120x)에 형성된 집적 회로(미도시)와 전기적으로 연결된 접속 부재(127x)를 포함한다. 또한, 도시되지 않았으나 내부 기판(120x)은 TSV(125x) 및 접속 부재(127x)를 전기적으로 연결하는 도전 패드(미도시)를 더 포함할 수도 있다.
도 5a에 도시된 바와 같이 TSV(125x)의 상면(125xT)은 몸체부(121x) 내부에 매립되어 있고, TSV(125x)의 하면(125xB)은 내부 기판(120x)의 하면(120xB)에서 노출되어 접속 부재(127x)와 연결된 구조를 가질 수 있다. 다만 이에 한정되지 않고, TSV(125x)는 내부 기판(120x)을 관통하도록 형성될 수도 있다. 즉, TSV(125x)는 상면(125xT) 및 하면(125xB) 각각이 내부 기판(120x)의 상면(120xT) 및 하면(120xB)에서 노출되는 구조를 가질 수도 있다.
캐리어 기판(1000)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있으며, 캐리어 기판(1000)은 도 5b를 참조하여 설명할 후속 공정을 수행하는 동안 내부 기판(120x)을 지지하는 역할을 수행할 수 있다.
캐리어 기판(1000) 및 내부 기판(120x)을 준비한 후, 캐리어 기판(1000)의 상면(1000T)에 접착층(120Gx)을 형성한다. 접착층(120Gx)은 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 접착층(120Gx)은 예를 들면 스핀 코팅(spin coating), 페인팅(painting) 또는 스프레잉(spraying) 등의 방법에 의해 형성될 수 있다.
한편, 후속 공정(도 5c 참조)에서 캐리어 기판(1000)을 레이저 어블레이션(laser ablation)을 통해 분리할 경우, 접착층(120Gx)에 레이저 반응 물질이 포함되거나, 접착층(120Gx)과 캐리어 기판(1000) 사이에 별개의 레이저 반응층(미도시)이 형성될 수 있다. 이에 대한 상세한 설명은 도 5c를 참조하여 후술하기로 한다.
캐리어 기판(1000)의 상면(1000T)에 접착층(120Gx)을 형성한 후, 내부 기판(120x)을 접착층(120Gx)을 매개로 하여 캐리어 기판(1000)에 부착한다. 일부 실시예에서, 캐리어 기판(1000) 및 내부 기판(120x)을 부착한 후 캐리어 기판(1000) 및 내부 기판(120x) 간의 결합을 위해 열처리(annealing) 공정 등을 수행될 수 있다. 즉, 상기 열처리 공정은 도 5b 내지 도 5d를 참조하여 설명할 후속 공정에서 내부 기판(120x)을 견고히 지지하기 위해 수행될 수 있다.
본 실시예에서의 접착층(120Gx)은 도 5b를 참조하여 설명할 후속 공정을 수행하는 동안에는 내부 기판(120x)을 지지하는 역할을 수행하고, 내부 기판(120)이 패키지 기판(110)에 실장(도 5f 참조)된 후에는 갭필부(120G)로서의 역할을 수행할 수 있다.
도 5b를 참조하면, 내부 기판(120x)을 캐리어 기판(1000)에 부착한 상태에서 후면 가공 공정(backside process)를 수행한다. 즉, 내부 기판(120x)의 상면(120xT) 영역 상에서, 몸체부(121x)의 상면을 그라인딩하여 몸체부(121) 및 TSV(125)를 완성하고, 상부 패드(123) 및 상부 보호층(129)을 형성한다.
본 실시예에서 내부 기판(120x')은 상기 후면 가공 공정을 완료한 내부 기판(120x)을 의미한다.
한편, 본 실시예에서는 상기 그라인딩 공정 및 상부 패드(123), 상부 보호층(129) 형성 공정을 후면 가공 공정의 예로써 설명하나 이에 제한되지 않고, 상기 후면 가공 공정은 내부 기판(120x)을 형성하는 데에 필요한 다양한 단위 공정을 포함할 수 있다.
일부 실시예에서, 상기 그라인딩 공정은 TSV(125x, 도 5a 참조)의 상면(125xT)과 동일한 레벨 또는 더 낮은 레벨까지 수행되어, TSV(125x)가 외부로 노출될 때까지 수행될 수 있다. 다른 일부 실시예에서, 상기 그라인딩 공정은 TSV(125x)의 상면(125xT)보다 높은 레벨까지 수행된 후, 식각 공정을 통해 TSV(125x)가 외부로 노출될 수도 있다. TSV(125)는 그라인딩 공정이 완료된 TSV(125x)를 의미한다.
상기 그라인딩 공정은 예를 들면 CMP (chemical mechanical polishing) 공정으로 수행될 수 있다.
상기 그라인딩 공정 이후, 몸체부(121) 상에 상부 패드(123) 및 상부 보호층(129)을 형성한다. 상부 패드(123)는 후속공정에 의해 적층되는 반도체 칩(130)의 접속 부재(137) 및 내부 기판(120)의 TSV(125)를 전기적으로 연결하는 역할을 수행할 수 있다. 상부 보호층(129)은 몸체부(121)를 보호하고, 이격되어 형성된 상부 패드(123) 각각의 절연성을 확보하는 역할을 수행할 수 있다. 상부 보호층(129)은 예컨대 산화막 또는 질화막으로 형성될 수 있다.
도 5c 및 도 5d를 참조하면, 캐리어 기판(1000)을 내부 기판(120x')으로부터 분리하고, 갭필부(120G)를 형성한다.
캐리어 기판(1000)의 분리 공정은 블레이드(blade, 미도시)를 이용한 물리적 방법, 분리 용제를 이용한 화학적 방법 또는 레이저를 이용한 레이저 어블레이션 등에 의해 수행될 수 있다.
캐리어 기판(1000)의 분리 공정 이후에도, 접착층(120Gx)은 내부 기판(120x')과 접착된 상태로 남아있게 된다.
한편, 캐리어 기판(1000)을 레이저 어블레이션(laser ablation)을 통해 분리할 경우, 접착층(120Gx)이 레이저에 반응하여 일부가 제거되거나 접착력이 감소함으로써 캐리어 기판(1000)을 내부 기판(120x')과 분리할 수 있다. 이와 달리 접착층(120Gx)과 캐리어 기판(1000) 사이에 별개의 레이저 반응층(미도시)이 형성된 경우에는, 레이저 어블레이션을 통해 상기 레이저 반응층을 제거함으로써 캐리어 기판(1000)을 내부 기판(120x')과 분리할 수도 있다.
캐리어 기판(1000)을 분리한 후, 접착층(120Gx)의 하면을 서페이스 컷팅(surface cutting)하여 갭필부(120G)를 형성한다. 상기 서페이스 커팅 공정에 의하여 접속 부재(127)의 일부가 갭필부(120G) 표면으로 노출된다.
도 5e 및 도 5f를 참조하면, 열압착 공정을 수행하여, 상기 서페이스 컷팅 공정이 완료된 갭필부(120G)를 매개로 내부 기판(120)을 패키지 기판(110)에 실장한다. 즉, 내부 기판(120)의 접속 부재(127)를 패키지 기판(110)의 상부 패드(113)와 연결시킨다.
일부 실시예에서, 내부 기판(120)의 접속 부재(127)는 열압착 공정 과정에서 리플로우(reflow)되어, 패키지 기판(110)의 상부 패드(113)와 결합하여 물리적으로 하나의 구성요소가 될 수도 있다.
갭필부(120G)는 내부 기판(120)과 패키지 기판(110) 사이에 개재되어, 내부 기판(120) 또는 패키지 기판(110)의 변형에 의해 내부 기판(120)의 접속 부재(127) 및 패키지 기판(110)의 상부 패드(113) 간의 접속 불량이 발생하는 것을 방지하는 역할을 수행할 수 있다.
본 실시예에서는 도 5a 내지 도 5f를 참조하여 설명한 바와 같이, 후면 가공 공정을 위해 내부 기판(120x)을 캐리어 기판(1000)에 부착하는 데에 사용되는 접착층(120Gx)을 가공하여 갭필부(120G)로 활용함으로써, 반도체 패키지(100, 도 1 참조)의 신뢰성을 확보하고, 양산 비용을 절감할 수 있다.
즉, 후면 가공 공정이 완료된 접착층(120Gx)을 제거하지 않고 갭필부(120G)로 활용함으로써, 접착층(120Gx)을 제거 시 잔여물이 남는 문제, 접속 부재(127)의 데미지 발생 문제, 내부 기판(120)의 워피지(warpage) 발생 문제 또는 접착층(120Gx) 제거 및 제거 후 세정 등의 추가 공정에 따른 비용 문제들을 해결할 수 있다.
도 5g를 참조하면, 내부 기판(120) 상에 반도체 칩(130)을 적층하고, 몰딩부(140)를 형성한다.
본 실시예에서는 내부 기판(120) 상에 하나의 반도체 칩(130)만이 적층된 구조를 가지나 이에 한정되지 않고, 경우에 따라 내부 기판(120) 상에는 복수의 반도체 칩(미도시)이 적층된 구조를 가질 수 있다. 또한, 본 실시예에서의 반도체 칩(130)은 내부 기판(120)과 동일한 사이즈로 형성되었으나, 반도체 칩(130)은 내부 기판(120)과 상이한 규격으로 형성될 수도 있다.
반도체 칩(130)과 내부 기판(120) 사이에는 갭필부(130G)가 형성된다. 일부 실시예에서, 갭필부(130G)는 도 5a 내지 도 5d를 참조하여 설명한 갭필부(120G)와 유사한 조성을 가지고 유사한 제조 공정에 의해 형성될 수 있다. 즉, 갭필부(130G)는 반도체 칩(130)의 후면 가공 공정을 위한 캐리어 기판(미도시) 및 반도체 칩(130)을 부착하는 데에 사용되는 접착층(미도시)으로부터 형성될 수 있다.
다른 일부 실시예에서, 갭필부(130G)는 몰딩부(140)를 형성하기 전 별도의 공정을 통해 언더 필을 채워 형성하거나, 몰딩부(140)를 형성하는 공정에서 MUF 공정을 통해 형성될 수 있으며, 이에 대한 상세한 설명은 도 1을 참조하여 설명한 바 본 실시예에서는 생략하기로 한다.
반도체 칩(130)을 적층한 후, 몰딩부(140)를 형성하여 반도체 패키지(100)를 완성한다. 몰딩부(140)는 패키지 기판(110) 상에서 내부 기판(120) 및 반도체 칩(130)을 감싸도록 형성된다.
몰딩부(140)는 주입요소(예를 들어 노즐)등에 의하여 적절한 양의 몰딩 수지가 패키지 기판(110) 상에 주입되고, 이어서 프레스와 같은 가압요소(미도시)를 사용하여 형성할 수 있다. 여기서, 상기 몰딩 수지 주입과 가압 사이의 지연시간, 주입되는 몰딩 수지의 양, 가압 온도 및 압력 등의 공정 조건은 몰딩 수지의 점도 등의 물리적 성질을 고려하여 설정할 수 있다.
일부 실시예에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형수지 또는 폴리 이미드계(polyimide-group) 성형수지 등을 포함할 수 있다. 상기 에폭시계 성형수지는 예를 들어, 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 디사이클로펜타디엔 에폭시 수지(Dicyeclopentadiene Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 페놀 노블락계 에폭시 수지(Phenol Novolac Epoxy Resin) 등일 수 있다. 다른 일부 실시예에서, 상기 몰딩 수지는 착색제인 카본 블랙(carbon black)을 더 포함할 수 있다. 한편, 상기 몰딩 수지는 착색제로서 카본 블랙(carbon black) 외에도 경화제, 경화촉진제, 충진재, 난연제 등을 더 포함할 수도 있다.
도 6a 내지 도 6f는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6f에 있어서, 도 1 내지 도 5g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6a를 참조하면, 내부 기판(120x')이 접착층(120Gx)을 매개로 하여 캐리어 기판(1000)에 부착되어 있다. 도 5a 및 도 5b를 참조하여 상술한 바와 같이, 내부 기판(120x')은 그라인딩 공정, 상부 패드(123) 형성 공정이 완료된 내부 기판(120x)을 의미한다.
캐리어 기판(1000) 및 내부 기판(120x, 도 5a 참조)을 부착하는 공정, 내부 기판(120x)을 그라인딩하는 공정 및 상부 패드(123)를 형성하는 공정은 도 5a 및 도 5b를 참조하여 설명한 공정과 유사하게 수행될 수 있다.
도 6b 내지 도 6d를 참조하면, 캐리어 기판(1000)을 내부 기판(120x')으로부터 분리하기 이전에 내부 기판(120x') 상에 반도체 칩(130)을 적층한다. 그 후, 하면, 캐리어 기판(1000)을 내부 기판(120x')으로부터 분리하고, 접착층(120Gx)의 하면을 서페이스 컷팅 하여 갭필부(120G)를 형성한다.
도 6e 및 도 6f를 참조하면, 적층된 내부 기판(120) 및 반도체 칩(130)을 패키지 기판(110)에 실장한다. 그 후, 패키지 기판(110) 상에서 내부 기판(120) 및 반도체 칩(130)을 감싸도록 몰딩부(140)를 형성하여 반도체 패키지(100)를 완성한다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7c에 있어서, 도 1 내지 도 6f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7a를 참조하면, 내부 기판(120)과 패키지 기판(210)을 준비한다.
내부 기판(120)의 하면(120B)에는, 서페이스 컷팅 공정이 완료된 갭필부(220G)가 형성되어 있다. 갭필부(220G)는, 도 5a 내지 도 5d를 참조하여 설명한 갭필부(120G)와 유사한 공정에 의해 형성될 수 있다.
패키지 기판(210)은 내부 기판(220)이 실장되는 기판으로서, 도 1 내지 도 6f를 참조하여 설명한 패키지 기판(110)과 유사하다. 즉, 본 실시예에서의 바디층(211), 상부 패드(213) 및 상부 보호층(219) 각각은 도 1 내지 도 6f를 참조하여 설명한 바디층(111), 상부 패드(113) 및 상부 보호층(119)과 유사한 구조를 가지고, 유사한 기능을 수행할 수 있다.
다만, 본 실시예에서의 패키지 기판(210)의 상부 패드(213)는 패키지 기판(110)의 경우와는 다르게, 바디층(211) 내부에 매립된 구조를 가지게 된다. 즉, 상부 보호층(219)은 상부 패드(213) 보다 높은 레벨에 형성된다.
도 7b를 참조하면, 열압착 공정을 수행하여, 갭필부(220Gy)를 매개로 내부 기판(120)을 패키지 기판(210)에 실장한다. 즉, 내부 기판(120)의 접속 부재(127)를 패키지 기판(210)의 상부 패드(213)와 연결시킨다.
본 실시예에서, 패키지 기판(210)의 상부 보호층(219)은 상부 패드(213) 보다 높은 레벨에 형성되어 있다. 이에 따라, 열압착 공정 과정에서 갭필부(220Gy)의 하면 구조는 패키지 기판(210)의 상면 구조에 따라 단차를 가지도록 변할 수 있다. 내부 기판(120)의 접속 부재(127) 각각은 패키지 기판(210)의 상부 보호층(219)에 따라 이격되어 형성된다.
도 7c를 참조하면, 내부 기판(120) 상에 반도체 칩(130)을 실장하고, 몰딩부(140)를 형성하여 반도체 패키지(200)를 완성한다.
본 실시예와 같이 접속 부재(127) 각각이 패키지 기판(210)의 상부 보호층(219)에 따라 이격되어 형성됨으로써, 열압착 공정에서 접속 부재(127)가 리플로우 되어 접속 불량이 발생하는 것을 방지할 수 있다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8d에 있어서, 도 1 내지 도 7c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8a를 참조하면, 내부 기판(120)과 패키지 기판(110)을 준비한다.
내부 기판(120)의 하면(120B)에는, 서페이스 컷팅 공정이 완료된 상부 갭필부(320G)가 형성되어 있다. 상부 갭필부(320G)는, 도 5a 내지 도 5d를 참조하여 설명한 갭필부(120G)와 유사한 공정에 의해 형성될 수 있다.
도 8b 및 도 8c를 참조하면, 패키지 기판(110) 상에 SOP(350) 및 하부 갭필부(350G)를 형성하고, 상부 갭필부(320G) 및 하부 갭필부(350G)를 매개로 패키지 기판(110)에 내부 기판(120)을 실장한다.
SOP(350) 및 하부 갭필부(350G)의 재료와, SOP(350) 및 하부 갭필부(350G)를 형성하는 방법과, SOP(350) 및 하부 갭필부(350G)를 매개로 패키지 기판(110)에 내부 기판(120)을 실장하는 방법은 하부 갭필부(350G)의 재료 등에 따라 조금씩 상이해질 수 있으며, 본 실시예에서는 비전도성 페이스트(NCP: Non Conductive Paste)를 이용하여 소정의 온도에서 가압하는 열압착 방식의 본딩 방법(TCNCP: Thermal Compression Non Conductive Paste)을 이용한 경우를 들어 설명하기로 한다.
SOP(350)는 예를 들면 구리(Cu)에 주석(Tin)이 코팅된 패드일 수 있다. SOP(350)는 패키지 기판(110)의 상부 패드(113) 상에 포토리소그래피 및 도금 공정 등을 통해 구리(Cu) 및 주석(Tin)을 순차적으로 코팅한 후, 리플로우 공정을 수행하여 형성할 수 있다.
하부 갭필부(350G)는 패키지 기판(110)의 표면에 언더 필 재료가 되는 비전도성 페이스트(NCP)를 도포하여 형성될 수 있다.
패키지 기판(110) 상에 SOP(350) 및 하부 갭필부(350G)를 형성한 후, 본딩 툴(미도시) 등을 사용해 내부 기판(120)을 진공 흡착하여 패키지 기판(110) 위로 이송한다. 그 후, 상기 본딩 툴의 하강과 함께 SOP(350)가 내부 기판(110)의 접속 부재(127)와 만나게 된다. 상기 본딩 툴은 열과 압력이 인가되는 상태에서 내부 기판(120)을 소정의 힘으로 가압하여 내부 기판(120)의 접속 부재(127) 및 패키지 기판(110) 상의 SOP(350)를 융착시킨다.
일부 실시예에서, 내부 기판(120)의 접속 부재(127)는 열압착 공정 과정에서 리플로우되어, 패키지 기판(110) 상의 SOP(350)와 결합하여 물리적으로 하나의 구성요소가 될 수도 있다.
상기한 공정을 통해, 내부 기판(120)과 패키지 기판(110)이 접속 부재(127) 및 SOP(350)를 매개로 하여 전기적으로 연결되고, 각각의 SOP(350) 들은 하부 갭필부(350G)에 의하여 상호 절연된다.
도 8d를 참조하면, 내부 기판(120) 상에 반도체 칩(130)을 실장하고, 몰딩부(140)를 형성하여 반도체 패키지(300)를 완성한다.
본 실시예에서와 같이 후면 가공 공정(도 5b 참조)에서 사용된 접착층(미도시)을 가공하여 상부 갭필부(320G)로 활용하고, SOP(350) 및 하부 갭필부(350G)를 사용하여 내부 기판(120)을 패키지 기판(110)에 실장할 경우, 상기 접착층을 제거 시 잔여물이 남는 문제 등을 해결할 수 있을 뿐 아니라, 내부 기판(120)과 패키지 기판(110)의 결합력을 강화할 수 있어, 반도체 패키지(300)의 신뢰성을 확보할 수 있다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9c에 있어서, 도 1 내지 도 8d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
본 실시예에서의 반도체 패키지(400, 도 9d 참조)는 도 8a 내지 도 8d를 참조하여 설명한 반도체 패키지(300)와 유사한 구조를 가지나, 반도체 칩(130)이 상부 갭필부(430G) 및 하부 갭필부(460G)를 매개로 하여 내부 기판(120) 상에 실장되는 점에 차이가 있다.
도 9a를 참조하면, 도 8a 내지 도 8c를 참조하여 설명한 바와 같이 내부 기판(120)을 상부 갭필부(320G) 및 하부 갭필부(350G)를 매개로 하여 패키지 기판(110) 상에 실장한다. 다만 이에 한정되지 않고, 도 5a 내지 도 7c를 참조하여 설명한 바와 같이 내부 기판(120)은 별도의 하부 갭필부(350G) 및 SOP(350) 없이 갭필부(120G, 220Gy) 만을 매개로 하여 패키지 기판(110) 상에 실장될 수도 있다.
도 9b를 참조하면, 내부 기판(120) 상에 SOP(460) 및 하부 갭필부(460G)를 형성한다.
SOP(460)는 후속 공정에 의해 실장되는 반도체 칩(130, 도 9c 참조)의 접속 부재(137) 및 내부 기판(120)의 상부 패드(123)를 전기적으로 연결하고, 하부 갭필부(460G)는 내부 기판(120)과 반도체 칩(130)의 결합력을 강화하는 역할을 수행할 수 있다. SOP(460)는 도 8b를 참조하여 설명한 SOP(350)와 유사하게, 구리(Cu)에 주석(Tin)이 코팅된 패드일 수 있으며, 포토리소그래피, 도금 공정 및 리플로우 공정을 수행하여 형성될 수 있다. 하부 갭필부(460G)는 도 8a 내지 도 8d를 참조하여 설명한 하부 갭필부(350G)의 형성 공정과 유사한 공정에 의해 형성될 수 있다.
도 9c를 참조하면, 반도체 칩(130)의 하면에는 서페이스 컷팅 공정이 완료된 상부 갭필부(430G)가 형성되어 있다. 상부 갭필부(430G)는, 도 5a 내지 도 5d를 참조하여 설명한 갭필부(120G)와 유사한 공정에 의해 형성될 수 있다.
반도체 칩(130)은 상부 갭필부(430G) 및 하부 갭필부(460G)를 매개로 하여 내부 기판(120) 상에 실장한다.
내부 기판(120)에 반도체 칩(130)을 실장한 후, 패키지 기판(110) 상에서 내부 기판(120) 및 반도체 칩(130)을 감싸는 몰딩부(140)를 형성하여 반도체 패키지(400)를 완성한다.
본 실시예에서와 같이, 후면 가공 공정(도 5b 참조)에서 사용된 접착층(미도시)을 가공하여 상부 갭필부(430G)로 활용하고, SOP(460) 및 하부 갭필부(460G)를 사용하여 반도체 칩(130)을 내부 기판(120)에 실장할 경우, 상기 접착층을 제거 시 잔여물이 남는 문제 등을 해결할 수 있을 뿐 아니라, 반도체 칩(130)과 내부 기판(120)의 결합력을 강화할 수 있어, 반도체 패키지(400)의 신뢰성을 확보할 수 있다.
도 10은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 10을 참조하면, 메모리 카드(10) 내에서 제어기(11)와 메모리(12)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(11)에서 명령을 내리면, 메모리(12)는 데이터를 전송할 수 있다. 제어기(11) 및/또는 메모리(12)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(12)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(10)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card: SM), 씨큐어 디지털 카드(secure digital: SD), 미니 씨큐어 디지털 카드(mini secure digital card: mini SD), 또는 멀티 미디어 카드(multi media card: MMC)와 같은 메모리 장치에 이용될 수 있다.
도 11은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 11을 참조하면, 전자시스템(80)은 제어기(81), 입/출력 장치(82), 메모리(83) 및 인터페이스(84)를 포함할 수 있다. 전자시스템(80)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(81)는 프로그램을 실행하고, 전자시스템(80)을 제어하는 역할을 할 수 있다. 제어기(81)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(82)는 전자시스템(80)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(80)은 입/출력 장치(82)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(82)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(83)는 제어기(81)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(81)에서 처리된 데이터를 저장할 수 있다. 제어기(81) 및 메모리(83)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(84)는 상기 전자시스템(80)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(81), 입/출력 장치(82), 메모리(83) 및 인터페이스(84)는 버스(85)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(80)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk: SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 11의 전자시스템(80)이 SSD 장치(30)에 적용되는 예를 보여주고 있다.
도 12를 참조하면, 본 실시예의 SSD(Solid State Drive) 장치(30)는 메모리 패키지(31), SSD 컨트롤러(33), DRAM(Dynamic Random Access Memory, 35) 및 메인 보드(37)을 포함할 수 있다.
메모리 패키지(31), SSD 컨트롤러(33), DRAM(35) 등은 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 그러나 이에 한하지 않고, 서로 다른 모듈러스를 갖는 내부 밀봉재와 외부 밀봉재를 채용하는 다른 구조의 반도체 패키지를 이용한 SSD 장치도 본 발명의 기술적 사상에 포함됨은 물론이다.
이러한 메모리 패키지(31)는 메인 보드(37) 상에 외부 접속 부재(도 1의 2400)를 통해 실장될 수 있으며, 도시된 바와 같이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)가 구비될 수 있다. 그러나 이에 한하지 않고, SSD 컨트롤러(33)의 채널 지원 상태에 따라, 더 많은 메모리 패키지(31)가 실장될 수 있다. 한편, 메모리 패키지(31)가 멀티 채널로 구성된 경우에는 메모리 패키지(31)가 4개 미만으로 감소될 수도 있다.
메모리 패키지(31)는 솔더 볼과 같은 외부 접속 부재(2400)를 통해 메인 보드(37)에 BGA(ball grid array) 방식으로 실장될 수 있다. 그러나 그에 한정되지 않고 다른 실장 방식으로 실장될 수 있음은 물론이다. 예컨대, PGA (pin grid array) 방식, TCP (tape carrier package) 방식, COB (chip-on-board) 방식, QFN (quad flat non-leaded) 방식, QFP (quad flat package) 방식 등으로 실장될 수 있다.
SSD 컨트롤러(33)는 8개의 채널을 구비할 수 있고, 그러한 8개의 채널들이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)의 해당 채널들과 일대일로 연결되어, 메모리 패키지(31) 내의 반도체 칩들을 제어할 수 있다.
SSD 컨트롤러(33)는 SATA(serial advanced technology attachment) 표준, PATA(parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA 표준은 소위SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄할 수 있다.
또한, SSD 컨트롤러(33)는 EEC 또는 FTL 처리 등을 담당할 수도 있다. 이러한 SSD 컨트롤러(33)도 패키지 형태로 메인 보드(37) 상에 실장될 수 있다. SSD 컨트롤러(33)는 메모리 패키지(31)와 같이 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등으로 메인 보드(37)에 실장될 수 있다.
DRAM(35)은 보조 메모리 장치로서, SSD 컨트롤러(33)와 메모리 패키지(31) 사이의 데이터 교환에 있어서 버퍼 역할을 수행할 수 있다. 이러한 DRAM(35) 역시 메인 보드(37)에 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등의 다양한 방식으로 실장될 수 있다.
메인 보드(37)는 인쇄회로기판, 플렉서블 인쇄회로기판, 유기 기판, 세라믹 기판, 테이프 기판 등일 수 있다. 메인 보드(37)는, 예를 들면, 상면 및 하면을 갖는 코어 보드(미도시)와, 상면 및 하면 상에 각각 형성된 수지층(미도시)을 포함할 수 있다. 또한, 수지층들은 다층 구조로 형성될 수 있고, 다층 구조 사이에 배선 패턴을 형성하는 신호층, 접지층, 또는 전원층이 개재될 수 있다. 한편, 수지층 상에 별도의 배선 패턴이 형성될 수도 있다. 도면상, 메인 보드(37) 상에 표시된 미세 패턴들은 배선 패턴 또는 다수의 수동 소자들을 의미할 수 있다. 한편, 메인 보드(37)의 한쪽 편 예컨대, 왼쪽 편에는 외부 장치와 통신하기 위한 인터페이스(39)가 형성될 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 13은 도 12의 전자 시스템(80)이 모바일 폰(40)에 적용되는 예를 보여주고 있다. 그밖에, 전자시스템(80)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk: SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 반도체 패키지
110: 패키지 기판
111: 바디층
113, 123: 상부 패드
119, 129: 상부 보호층
120: 내부 기판
121, 131: 몸체부
125: TSV
127, 137: 접속 부재
120G, 130G: 갭필부
130: 반도체 칩
350: SOP
320G, 430G: 상부 갭필부
350G, 460G: 하부 갭필부
1000: 캐리어 기판

Claims (10)

  1. 캐리어 기판 상에 접착층을 형성하는 단계와,
    상기 접착층을 매개로 내부 기판과 상기 캐리어 기판을 부착하는 단계와,
    상기 캐리어 기판을 제거하는 단계와,
    상기 내부 기판에 구비된 솔더 볼의 일부가 노출되도록 상기 접착층의 일부를 제거하여 갭필부를 형성하는 단계와,
    열압착 공정을 수행하여 상기 내부 기판을 패키지 기판에 실장하는 단계를 포함하는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 내부 기판과 캐리어 기판을 부착하는 단계 이후에
    상기 내부 기판에 구비된 TSV (through silicon via)의 상면이 노출되도록 상기 내부 기판의 상면을 그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 패키지 기판에 실장된 상기 내부 기판 상에 하나 이상의 반도체 칩을 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 캐리어 기판 상에 제1 접착층을 형성하는 단계와,
    상기 제1 접착층을 상기 제1 접착층을 매개로 내부 기판과 상기 캐리어 기판을 부착하는 단계와,
    상기 캐리어 기판을 제거하는 단계와,
    상기 내부 기판에 구비된 솔더 볼의 일부가 노출되도록 상기 제1 접착층의 일부를 제거하여 제1 갭필부를 형성하는 단계와,
    패키지 기판 상면에 구비된 SOP(solder on pad)의 적어도 일부를 덮는 제2 갭필부를 형성하는 단계와,
    열압착 공정을 수행하여 상기 내부 기판을 상기 패키지 기판에 실장하는 단계를 포함하는 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서,
    상기 내부 기판은 제1 반도체 칩인 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 제2 반도체 칩을 적층하는 단계는
    상기 제2 반도체 칩의 하면에 상기 제2 반도체 칩에 구비된 솔더 볼의 일부가 노출되도록 제3 갭필부를 형성하는 단계와,
    열압착 공정을 수행하여 상기 제2 반도체 칩을 상기 제1 반도체 칩에 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 상부 반도체 칩의 하면에 상기 상부 반도체 칩에 구비된 솔더 볼의 일부가 노출되도록 상부 갭필부 형성하는 단계와,
    하부 반도체 칩의 상면에 SOP를 형성하는 단계와,
    상기SOP의 적어도 일부를 덮는 하부 갭필부를 형성하는 단계와,
    열압착 공정을 수행하여 상기 상부 반도체 칩을 상기 하부 반도체 칩에 적층하는 단계를 포함하는 반도체 패키지 제조 방법.
  9. 제 8 항에 있어서,
    상기 상부 갭필부를 형성하는 단계는
    캐리어 기판 상에 상부 접착층을 형성하는 단계와,
    상기 상부 접착층을 매개로 상부 반도체 칩과 상기 캐리어 기판을 부착하는 단계와,
    상기 캐리어 기판을 제거하는 단계와,
    상기 상부 반도체 칩에 구비된 상기 솔더 볼의 일부가 노출되도록 상기 상부 접착층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 9 항에 있어서,
    상기 캐리어 기판을 제거하는 단계는 레이저 어블레이션 공정에 의해 수행되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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