TWI427929B - 正反器 - Google Patents

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Yung Chieh Yu
jia-yi Xu
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Description

正反器
本發明有關於正反器(flip-flop)，特別係有關於接收低擺幅(swing)時脈訊號之正反器。
正反器是具有兩個穩定狀態之電路，其可被用於儲存狀態訊息。正反器的兩個穩定狀態分別表示為值“0”以及“1”。正反器通常由時脈訊號控制。根據輸入訊號的值，時脈在轉變(transition)時會導致正反器改變或保持其輸出訊號。某些正反器於時脈訊號之上升邊緣改變輸出，另外一些正反器於時脈訊號之下降邊緣改變輸出。
請參閱第1圖，第1圖為傳統正反器200之電路圖。傳統正反器200可包含反向器231，232，233，及234，傳遞閘電路(passing gate circuit)202及206，以及鎖存電路204及208。高擺幅時脈訊號CK’回饋至反向器251。反向器251將高擺幅時脈訊號CK’反向以產生已反向的時脈訊號CKB’(以下簡稱為：反向時脈訊號CKB’)，且反向器253接著將反向時脈訊號CKB’反向以產生時脈訊號CK1’。
鎖存電路204包括兩個反向器213、214、以及包含P型金氧半導體(P-Metallic Oxide Semiconductor,以下簡稱為PMOS)電晶體215以及N型金氧半導體(N-Metallic Oxide Semiconductor,以下簡稱為NMOS)電晶體216的傳輸閘電路(transmission gate)。鎖存電路208包括兩個反向器223、224、以及包含PMOS電晶體225以及NMOS電晶體226的傳輸閘電路。反向器231將一資料訊號反向以產生一已反向的資料訊號。當時脈訊號CK1’位於邏輯低位準以及反向時脈訊號CKB’位於邏輯高位準時，傳遞閘電路202傳遞已反向的資料訊號至鎖存電路204的節點217，包括電晶體215以及216的傳輸閘電路切斷鎖存電路204之回饋路徑，傳遞閘電路206關閉，且包括電晶體225以及226的傳輸閘電路保持或建立鎖存電路208之回饋路徑。接著，鎖存電路204從節點217接收已反向的資料訊號，並反向該反向的資料訊號以於節點218產生一資料訊號。當反向時脈訊號CKB’位於邏輯低位準且時脈訊號CK1’位於邏輯高位準，傳遞閘電路202關閉，包括電晶體215以及216的傳輸閘電路保持或建立鎖存電路204之回饋路徑，傳遞閘電路206將節點218之資料訊號傳遞至鎖存電路208之節點227，且包括電晶體225以及226之傳輸閘電路切斷鎖存電路208之回饋路徑。鎖存電路208從節點227接收資料訊號，且反向該資料訊號以於節點228產生一已反向的資料訊號。接著，反向器232反向該已反向的資料訊號以於輸出節點Q產生一資料訊號，且反向器233以及234將該已反向的資料訊號傳遞至一反向輸出節點(inverted output node)QB。
時脈訊號之振盪會導致電力消耗。如果電路的時脈訊號以低擺幅電壓振盪，則電路的電力消耗會降低很多。因為可攜式裝置的總電量是有限的，因此，減少可攜式裝置的電力消耗是非常重要的。因此，用於具有有限電量的電路中的時脈訊號應被設計為具有低擺幅位準，以減少電力消耗。但是，傳統的正反器200並不能直接接收低擺幅時脈訊號。傳遞閘電路202以及206分別包含PMOS電晶體211以及221，PMOS電晶體211具有耦接於時脈訊號CK1’的閘極，PMOS電晶體221具有耦接於反向時脈訊號CKB’的閘極；且鎖存電路204以及208也分別包含PMOS電晶體215以及225，PMOS電晶體215具有耦接於反向時脈訊號CKB’的閘極，PMOS電晶體225具有耦接於時脈訊號CK1’的閘極。如果時脈訊號CK1’以及反向時脈訊號CKB’均為低擺幅時脈訊號，PMOS電晶體211，215，221，以及225不能由時脈訊號的低電壓完全關閉。因此，傳統的正反器200於低擺幅時脈訊號下不能正常運作。因此，於低擺幅時脈訊號被回饋至傳統正反器之前，低擺幅時脈訊號的電壓位準必須經由低至高位準轉換器(low-to-high level shifter)放大。位準轉換器會增加電路的製造成本。如果用於電路中的新的正反器可以接收低擺幅時脈訊號，則可以不使用低至高位準轉換器以降低電路的製造成本。因此，需要一種能夠接收低擺幅時脈訊號的新的正反器。
為了減少可攜式裝置的電力消耗並且降低電路的製造成本，本發明提供了一種正反器，其能夠接收低擺幅時脈訊號。
本發明提供一種正反器，接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被反向以得到一反向低擺幅時脈訊號，所述正反器包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的一資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節點之間，將所述資料訊號反向以產生一已反向的資料訊號至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，以及當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已反向的資料訊號傳遞至所述第三節點；以及一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，將所述已反向的資料訊號反向以產生一輸出訊號至所述第四節點。
本發明另提供一種正反器，接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被反向以得到一反向低擺幅時脈訊號，所述正反器包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，從所述接收節點接收一資料訊號，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的所述資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節點之間，當一復位訊號位於所述邏輯高位準時，將所述資料訊號反向以產生一已處理的資料訊號至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已處理的資料訊號傳遞至所述第三節點；以及一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，當所述復位訊號位於所述邏輯高位準時，將所述已處理的資料訊號反向以產生一輸出訊號至所述第四節點，以及當所述復位訊號位於一邏輯低位準時，產生一邏輯高電壓以作為所述輸出訊號輸出至所述第四節點。
本發明另提供一種正反器，接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被反向以得到一反向低擺幅時脈訊號，包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的一資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節點之間，當一設置訊號位於所述邏輯高位準時，將所述資料訊號反向以產生一已處理的資料訊號至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，以及當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已處理的資料訊號傳遞至所述第三節點；以及一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，當所述設置訊號位於所述邏輯低位準時，產生一邏輯低電壓作為一輸出訊號輸出至所述第四節點。
本發明另提供一種正反器，接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被反向以得到一反向低擺幅時脈訊號，所述正反器包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的一資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節點之間，當一設置訊號位於所述邏輯高位準時，將所述資料訊號反向以產生一已處理的資料訊號至所述第二節點，以及當所述設置訊號位於一邏輯低位準時，產生一邏輯高電壓以作為所述已處理的資料訊號輸出至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，以及當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已處理的資料訊號傳遞至所述第三節點；以及一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，當一復位訊號位於所述邏輯高位準時，將所述已處理的資料訊號反向以產生一輸出訊號至所述第四節點，以及當所述復位訊號位於所述邏輯低位準時，產生一邏輯高電壓以作為所述第四節點的所述輸出訊號。
本發明所提供的正反器，可以接收低擺幅時脈訊號，降低由時脈訊號之振盪而導致的電力消耗。利用本發明所提供的正反器，可以有效減少可攜式裝置的電力消耗，並且可以不使用低至高位準轉換器以降低電路的製造成本。
下文將結合圖式，對本發明之具體實施方式做出詳細描述。本發明所屬的技術領域中具有通常知識者可依此進行實施，且在不脫離本發明之精神的前提下，可對下文描述之實施例之結構、邏輯及電路進行改變而得到其他的實施例。因此，以下描述的實施例並非本發明之限制，本發明之範圍應以申請專利範圍為準。
請參閱第2圖，第2圖為依據本發明一實施例之包含多個可以接收低擺幅時脈訊號之正反器之電路300的示意圖。電路300包括低擺幅時脈緩衝器311，312，313以及314，低擺幅閘電路324以及325，以及高至低位準轉換器321，322以及323。另外，電路300包括三個可以接收低擺幅時脈訊號的正反器331，332以及333。由根部產生的源時脈訊號C0之電壓位準可以由高至低位準轉換器321降低以產生低擺幅時脈訊號C1。接著，低擺幅時脈訊號C1被發送到低擺幅時脈緩衝器311，312以及313以產生低擺幅時脈訊號C2，C3以及C4。因為正反器331，332及333可以接收低擺幅時脈訊號，接著，低擺幅時脈訊號C2，C3以及C4可以不經任何低至高位準轉換器的干預，分別被傳輸到正反器331，332及333。與傳統的電路相比，電路300不需要低至高位準轉換器將低擺幅時脈訊號轉換為高擺幅時脈訊號也可以正常運作；因此，電路300的製造成本將會降低。於某些實施例中，高至低位準轉換器321，322以及323可以由緩衝器替換。
請參閱第3圖，第3圖為依據本發明另一實施例之可以接收低擺幅時脈訊號之正反器400之電路圖。低擺幅時脈訊號CK振盪並且可以被反向器431反向以產生一反向低擺幅時脈訊號CKB，且反向器433接著將反向低擺幅時脈訊號CKB反向以產生時脈訊號CK1。正反器400可包含反向器401，403，405以及407，傳遞閘電路402及406，以及鎖存電路404及408。於某些實施例中，反向器401，403，405以及407可以被省略。反向器401耦接於輸入節點以及接收節點409之間，從輸入節點接收輸入訊號D，並反向該輸入訊號D以產生資料訊號至接收節點409。根據本實施例，傳遞閘電路402為NMOS電晶體，耦接於接收節點409以及節點415之間，且具有耦接於反向低擺幅時脈訊號CKB的閘極。當反向低擺幅時脈訊號CKB為邏輯高位準，傳遞閘電路402(NMOS電晶體)將資料訊號由接收節點409傳遞至節點415。鎖存電路404耦接於節點415以及節點416之間，從節點415接收資料訊號，並反向該資料訊號以產生一已反向的資料訊號至節點416。根據本實施例，傳遞閘電路406為NMOS電晶體，耦接於節點416以及節點425之間，且具有耦接於低擺幅時脈訊號CK的閘極。當低擺幅時脈訊號CK位於邏輯高位準，傳遞閘電路406(NMOS電晶體)將已反向的資料訊號由節點416傳遞到節點425。鎖存電路408耦接於節點425以及節點426之間，從節點425接收已反向的資料訊號，且反向該已反向的資料訊號以產生一輸出訊號至節點426。反向器403耦接於節點426以及輸出節點Q之間，接著，反向來自節點426的輸出訊號以產生一已反向的輸出訊號至輸出節點Q。反向器405以及407串聯耦接於節點426以及反向輸出節點QB之間，從節點426接收輸出訊號以產生最終輸出訊號至反向輸出節點QB。
於一實施例中，鎖存電路404包括：PMOS電晶體411，反向器414，以及兩個NMOS電晶體412以及413。反向器414耦接於節點415以及416之間，反向節點415的資料訊號以產生一已反向的資料訊號至節點416。PMOS電晶體411耦接於電壓源DVDD以及節點415之間，且PMOS電晶體411的閘極耦接於節點416。當節點416的電壓位於邏輯低位準，PMOS電晶體411被開啟以將節點415的電壓提升至電壓源DVDD的位準。NMOS電晶體412的汲極耦接於節點415，閘極耦接於節點416。NMOS電晶體413耦接於NMOS電晶體412的源極以及地電壓DVSS之間，且NMOS電晶體413的閘極耦接於低擺幅時脈訊號CK。當低擺幅時脈訊號CK位於邏輯高位準，且節點416的電壓位於邏輯高位準，NMOS電晶體412以及413均開啟以將節點415的電壓降低至地電壓DVSS的位準。
於一實施例中，鎖存電路408包括PMOS電晶體421，反向器424，以及兩個NMOS電晶體422以及423。反向器424耦接於節點425以及426之間，反向來自節點425的已反向的資料訊號以產生輸出訊號至節點426。PMOS電晶體421耦接於電壓源DVDD以及節點425之間，且PMOS電晶體421的閘極耦接於節點426。當節點426的電壓位於邏輯低位準，PMOS電晶體421開啟以將節點425的電壓提升至電壓源DVDD的位準。NMOS電晶體422的汲極耦接於節點425，且閘極耦接於節點426。NMOS電晶體423耦接於NMOS電晶體422的源極以及地電壓DVSS之間，且NMOS電晶體423的閘極耦接於反向低擺幅時脈訊號CKB。當低擺幅時脈訊號CKB位於邏輯高位準，且節點426的電壓位於邏輯高位準，則NMOS電晶體422以及423均開啟以將節點425的電壓降低至地電壓DVSS的位準。
當有一個新的輸入訊號D被輸入，反向低擺幅時脈訊號CKB可以位於邏輯高位準且低擺幅時脈訊號CK可以位於邏輯低位準。接著，傳遞閘電路402將來自接收節點409的資料訊號傳遞至鎖存電路404的節點415，NMOS電晶體413切斷鎖存電路404的回饋路徑，傳遞閘電路406關閉，且NMOS電晶體423保持或建立鎖存電路408的回饋路徑。接著，鎖存電路404從節點415接收資料訊號，且反向該資料訊號以產生已反向的資料訊號至節點416。因為傳遞閘電路406關閉，因此，鎖存電路408將鎖存上一階段的已反向的資料訊號，而不是接收對應於新的輸入訊號D的已反向的資料訊號。因此，輸出節點Q的已反向的輸出訊號的值將等於上一個輸入訊號的值，而不是新的輸入訊號D的值。
接下來，反向低擺幅時脈訊號CKB可以改變為位於邏輯低位準，且低擺幅時脈訊號CK可以位於邏輯高位準。接著，傳遞閘電路402關閉，NMOS電晶體413保持或建立鎖存電路404的回饋路徑，傳遞閘電路406將已反向的資料訊號由節點416傳遞至鎖存電路408的節點425，且NMOS電晶體423切斷鎖存電路408的回饋路徑。接著，鎖存電路408反向該已反向的資料訊號以產生輸出訊號至節點426。接著，反向器403將來自節點426的輸出訊號反向以產生已反向的輸出訊號至輸出節點Q，且此刻的輸出節點Q的已反向的輸出訊號的值等於新的輸入訊號D的值。
如第1圖所示的傳統正反器200之電路僅能運作於具有正常擺幅位準的時脈訊號CK1’以及CKB’下。如果時脈訊號CK1’以及CKB’的擺幅位準降低至低位準，則當時脈訊號CK1’以及CKB’振盪至具有低位準的峰值時，傳遞閘電路202以及206的PMOS電晶體211以及221並不能被完全關閉，因此，傳遞閘電路202以及206於低擺幅時脈訊號CK1以及CKB下不能正常運作。類似的，如果時脈訊號CK1’以及CKB’的擺幅位準降低至低位準，則當時脈訊號CK1’以及CKB’振盪至具有低位準的峰值時，鎖存電路204以及208的PMOS電晶體215以及225並不能被完全關閉，因此，鎖存電路204以及208於低擺幅時脈訊號CK1以及CKB下不能正常運作。相反的，如第3圖所示的正反器400之電路可以正常運作於具有低擺幅位準的時脈訊號CKB以及CK下。因為傳遞閘電路402以及406僅包含NMOS電晶體402以及406，而不包含PMOS電晶體，當低擺幅時脈訊號CKB以及CK振盪至具有低位準的峰值時，NMOS電晶體402以及406可以完全關閉，因此，傳遞閘電路402以及406於低擺幅時脈訊號CK以及CKB下可以正常運作。另外，輿傳統正反器200的鎖存電路204及208不同的是，因為本發明的鎖存電路404以及408並不包含由低擺幅時脈訊號CK以及CKB控制的PMOS電晶體，因此，鎖存電路404以及408可以根據低擺幅時脈訊號CK以及CKB正常運作。因此，本發明所提供的正反器400可以根據低擺幅時脈訊號CK以及CKB正常運作。
請參閱第4圖，第4圖為依據本發明另一實施例之可以接收低擺幅時脈訊號之正反器410之電路圖。第4圖所示的正反器410包括與第3圖所示的正反器400相似的電路元件。正反器410以及400中相似的電路元件具有相同的標號。第4圖所示的正反器410以及第3圖所示的正反器400的不同之處在於鎖存電路404’以及408’。如第4圖所示的鎖存電路404’包括兩個NMOS電晶體412’以及413’，其中NMOS電晶體412’的閘極耦接於低擺幅時脈訊號CK，而不是節點416，且NMOS電晶體413’的閘極耦接於節點416，而不是低擺幅時脈訊號CK。然而，第4圖所示的鎖存電路404’輿第3圖所示的鎖存電路404具有相似的功能。如第4圖所示的鎖存電路408’包括兩個NMOS電晶體422’以及423’，其中，NMOS電晶體422’的閘極耦接於反向低擺幅時脈訊號CKB，而不是節點426，且NMOS電晶體423’的閘極耦接於節點426，而不是反向低擺幅時脈訊號CKB。然而，第4圖所示的鎖存電路408’輿第3圖所示的鎖存電路408具有相似的功能。
請參閱第5A圖，第5A圖為依據本發明一實施例之包括一個可加快訊號生成速度(signal generation speed)的輸入電路540的正反器500的電路圖。低擺幅時脈訊號CK振盪並且可以被反向器531反向以產生一反向低擺幅時脈訊號CKB，且反向器533接著將反向低擺幅時脈訊號CKB反向以產生時脈訊號CK1。輿第3圖所示的正反器400相似，正反器500是由低擺幅時脈訊號CK以及CKB控制。正反器500可包括反向器501，503，505，以及507，兩個傳遞閘電路502以及506，以及兩個鎖存電路504以及508，其中，正反器500中的PMOS電晶體511以及521、反向器514以及524、以及節點525輿正反器400中的PMOS電晶體411以及421、反向器414以及424、以及節點425相似。於某些實施例中，反向器501，503，505，以及507可以被省略。正反器500更包括輸入電路540，輸入電路540用於致能鎖存電路508以於節點526加速生成輸出訊號。輸入電路540耦接於節點516以及節點526之間，其包括兩個NMOS電晶體541以及542。NMOS電晶體541的閘極耦接於節點516，汲極耦接於節點526。NMOS電晶體542耦接於NMOS電晶體541的源極以及地電壓DVSS之間，且NMOS電晶體542的閘極耦接於低擺幅時脈訊號CK。當節點516以及低擺幅時脈訊號CK的電壓均位於邏輯高位準時，NMOS電晶體541以及542被開啟以將節點526的電壓降低至地電壓DVSS，從而加速生成輸出訊號至節點526。於某些實施例中，NMOS電晶體541以及542的位置可以被互換，且NMOS電晶體541的閘極仍然耦接於節點516，且NMOS電晶體542的閘極仍然耦接於低擺幅時脈訊號CK。
請參閱第5B圖，第5B圖為依據本發明另一實施例之包括一個可加快訊號生成速度的輸入電路540’的正反器510的電路圖。正反器510具有輿第5A圖所示的正反器500相類似的電路結構。正反器500以及正反器510中相似的電路元件具有相同的標號。正反器510以及正反器500的不同之處在於輸入電路540’輿第5A圖之輸入電路540不同，其中，輸入電路540’致能鎖存電路508以加速生成輸出訊號至節點526。輸入電路540’耦接於節點515以及節點526之間，且包含PMOS電晶體541’以及NMOS電晶體542’。PMOS電晶體541’的閘極耦接於節點515，源極耦接於節點526。NMOS電晶體542’耦接於PMOS電晶體541’的汲極以及地電壓DVSS之間，且NMOS電晶體542’的閘極耦接於低擺幅時脈訊號CK。當節點515的電壓位於邏輯低位準，且低擺幅時脈訊號CK位於邏輯高位準，PMOS電晶體541’以及NMOS電晶體542’皆被開啟以將節點526的電壓降低至地電壓DVSS，從而加速生成輸出訊號至節點526。因此，第5A圖所示的輸入電路540的NMOS電晶體541可以由第5B圖所示的輸入電路540’的PMOS電晶體541’來替代。於某些實施例中，電晶體541’以及542’的位置可以互換，且PMOS電晶體541’的閘極仍然耦接於節點515，以及NMOS電晶體542’的閘極仍然耦接於低擺幅時脈訊號CK。
請參閱第5C圖，第5C圖為依據本發明一實施例之包括兩個可加快訊號生成速度的輸入電路540以及550的正反器520的電路圖。正反器520具有輿第5A圖所示的正反器500相似的電路結構。正反器500以及正反器520中相似的電路元件具有相同的標號。正反器520以及正反器500的不同之處在於輸入電路550，輸入電路550致能鎖存電路504以加速生成已反向的資料訊號至節點516。輸入電路550耦接於節點509以及節點516之間，且包括兩個NMOS電晶體551以及552。NMOS電晶體551的閘極耦接於節點509，汲極耦接於節點516。NMOS電晶體552耦接於NMOS電晶體551的源極以及地電壓DVSS之間，且NMOS電晶體552的閘極耦接於反向低擺幅時脈訊號CKB。當節點509的電壓以及反向低擺幅時脈訊號CKB均位於邏輯高位準，NMOS電晶體551以及552均開啟以將節點516的電壓降低至地電壓DVSS，從而加速生成已反向的資料訊號至節點516。於某些實施例中，NMOS電晶體541以及542的位置可以互換，且NMOS電晶體541的閘極仍然耦接於節點516，NMOS電晶體542的閘極仍然耦接於低擺幅時脈訊號CK。於某些實施例中，NMOS電晶體551以及552的位置可以互換，且NMOS電晶體551的閘極仍然耦接於節點509，NMOS電晶體552的閘極仍然耦接於反向低擺幅時脈訊號CKB。
請參閱第5D圖，第5D圖為依據本發明另一實施例之包括兩個可加快訊號生成速度的輸入電路540以及550’的正反器530的電路圖。正反器530具有輿第5A圖所示的正反器500相似的電路結構。正反器500以及正反器530中相似的電路元件具有相同的標號。正反器530以及正反器500的不同之處在於輸入電路550’，輸入電路550’致能鎖存電路504以加速生成已反向的資料訊號至節點516。輸入電路550’耦接於節點519以及節點516之間，且包括PMOS電晶體551’以及NMOS電晶體552’。PMOS電晶體551’的閘極耦接於節點519，源極耦接於節點516。NMOS電晶體552’耦接於PMOS電晶體551’的汲極以及地電壓DVSS之間，且NMOS電晶體552’的閘極耦接於反向低擺幅時脈訊號CKB。當節點519的電壓位於邏輯低位準且反向低擺幅時脈訊號CKB位於邏輯高位準，PMOS電晶體551’以及NMOS電晶體552’均開啟以將節點516的電壓降低至地電壓DVSS，從而加速生成輸出訊號至節點516。因此，第5C圖所示的輸入電路550的NMOS電晶體551可以被替換為第5D圖所示的輸入電路550’的PMOS電晶體551’。於某些實施例中，NMOS電晶體541以及542的位置可以互換，且NMOS電晶體541的閘極仍然耦接於節點516，以及NMOS電晶體542的閘極仍然耦接於低擺幅時脈訊號CK。於某些實施例中，電晶體551’以及552’的位置可以互換，且PMOS電晶體551’的閘極仍然耦接於節點519，以及NMOS電晶體552’的閘極仍然耦接反向低擺幅時脈訊號CKB。
第5E圖為依據本發明另一實施例之包括兩個輸入電路的正反器560的電路圖。第5F圖為依據本發明另一實施例之包括兩個輸入電路的正反器570的電路圖。除了正反器520的輸入電路540被替換為第5B圖的輸入電路540’外，第5E圖所示之正反器560具有輿第5C圖所示的正反器520相似的電路結構。除了正反器530的輸入電路540被替換為第5B圖的輸入電路540’，第5F圖所示之正反器570具有輿第5D圖所示的正反器530相似的電路結構。於某些實施例中，電晶體541’以及542’的位置可以互換，且PMOS電晶體541’的閘極仍然耦接於節點515，以及NMOS電晶體542’的閘極仍然耦接於低擺幅時脈訊號CK。於某些實施例中，第5E圖中的NMOS電晶體551以及552的位置可以互換，且NMOS電晶體551的閘極仍然耦接於節點509，以及NMOS電晶體552的閘極仍然耦接於反向低擺幅時脈訊號CKB。於某些實施例中，第5F圖中的電晶體551’以及552’的位置可以互換，且PMOS電晶體551’的閘極仍然耦接於節點519，以及NMOS電晶體552’的閘極仍然耦接於反向低擺幅時脈訊號CKB。
第5G圖為依據本發明另一實施例之包括兩個輸入電路的正反器580的電路圖。第5H圖為依據本發明另一實施例之包括兩個輸入電路的正反器590的電路圖。除了正反器570的輸入電路550’以及540’分別被替換為第5G圖的輸入電路582以及584外，第5G圖所示的正反器580具有輿第5F圖所示的正反器570相似的電路結構。輸入電路582包括一NMOS電晶體586。NMOS電晶體586耦接於輸入節點519以及節點516之間，且NMOS電晶體586的閘極耦接於反向低擺幅時脈訊號CKB。當反向低擺幅時脈訊號CKB位於邏輯高位準時，NMOS電晶體586被開啟以耦接於節點519輿節點516，從而加速節點519以及516之間的訊號傳輸。輸入電路584包括NMOS電晶體588。NMOS電晶體588耦接於節點515以及節點526之間，且NMOS電晶體588的閘極耦接於低擺幅時脈訊號CK。當低擺幅時脈訊號CK位於邏輯高位準，NMOS電晶體588被開啟以耦接於節點515輿節點526，從而加速節點515以及526之間的訊號傳輸。除了第5G圖所示的正反器580的輸入電路582及584的NMOS電晶體586及588分別被替換為第5H圖的輸入電路582’及584’的PMOS電晶體586’及588’外，第5H圖所示的正反器590具有輿第5G圖所示的正反器580相似的電路結構。當低擺幅時脈訊號CK位於邏輯低位準，PMOS電晶體586’被開啟以耦接於節點519輿節點516，從而加速節點519以及516之間的訊號傳輸。當反向低擺幅時脈訊號CKB位於邏輯低位準，PMOS電晶體588’被開啟以耦接於節點515輿節點526，從而加速節點515以及526之間的訊號傳輸。
於某些實施例中，第5A圖至第5H圖所示的鎖存電路504中的NMOS電晶體512以及513可以被替換為第4圖所示的鎖存電路404’中的NMOS電晶體412’以及413’。且第5A圖至第5H圖所示的鎖存電路508中的NMOS電晶體522以及523可以被替換為第4圖所示的鎖存電路408’中的NMOS電晶體422’以及423’。
請參閱第6圖，第6圖為依據本發明另一實施例之接收復位訊號(reset bar signal)的正反器600的電路圖。正反器600具有輿第5G圖所示的正反器580相似的電路結構以及電路功能。低擺幅時脈訊號CK振盪並且可以被反向器631反向以產生一反向低擺幅時脈訊號CKB，且反向器633接著將反向低擺幅時脈訊號CKB反向以產生時脈訊號CK1。於一實施例中，正反器600包括：反向器601，603，605，以及607，兩個傳遞閘電路602以及606，以及兩個鎖存電路604以及608。於某些實施例中，反向器601，603，605，以及607可以被省略。當復位訊號RB位於邏輯低位準時，復位訊號RB被用於將輸出節點Q的輸出電壓復位至邏輯低電壓。根據本實施例，傳遞閘電路602為NMOS電晶體，其耦接於接收節點609以及節點615之間，具有一耦接於反向低擺幅時脈訊號CKB的閘極。傳遞閘電路602接收來自接收節點609的資料訊號，並於反向低擺幅時脈訊號CKB位於邏輯高位準時，將來自接收節點609的資料訊號傳遞至節點615。當反向低擺幅時脈訊號CKB位於邏輯高位準時，傳遞閘電路602(NMOS電晶體)被開啟以將來自接收節點609的資料訊號傳遞至節點615。鎖存電路604耦接於節點615以及節點616之間，當復位訊號RB位於邏輯高位準時，接收來自節點615的資料訊號，並將此資料訊號反向以產生已處理的資料訊號至節點616。根據本實施例，傳遞閘電路606為NMOS電晶體，耦接於節點616以及節點625之間，具有耦接於低擺幅時脈訊號CK的閘極，並於低擺幅時脈訊號CK位於邏輯高位準時，將來自節點616的已處理的資料訊號傳遞至節點625。當低擺幅時脈訊號CK位於邏輯高位準，傳遞閘電路606(NMOS電晶體)被開啟以將來自節點616的已處理的資料訊號傳遞至節點625。鎖存電路608耦接於節點625以及節點626之間，從節點625接收已處理的資料訊號，並於復位訊號RB位於邏輯高位準時，將已處理的資料訊號反向以產生一輸出訊號至節點626，且於復位訊號RB位於邏輯低位準時，產生一邏輯高電壓至節點626。當復位訊號RB位於邏輯低位準時，鎖存電路608產生一邏輯高電壓以作為節點626上的輸出訊號，且反向器603將節點626上的邏輯高電壓反向以產生一邏輯低電壓至輸出節點Q。
鎖存電路608具有輿第5G圖所示的鎖存電路508和輸入電路584的組合相似的電路結構。鎖存電路608以及鎖存電路508和輸入電路584的組合的不同之處在於：鎖存電路608具有非及(以下簡稱為NAND)閘624。NAND閘624對復位訊號RB以及來自節點625的已處理的資料訊號執行一NAND操作，以產生一輸出訊號至節點626。因此，當復位訊號RB位於邏輯低位準，鎖存電路608產生一邏輯高電壓作為輸出訊號輸出至節點626。
鎖存電路604具有輿第5G圖所示的鎖存電路504和輸入電路582的組合相似的電路結構。鎖存電路604以及鎖存電路504和輸入電路582的組合的不同之處在於：鎖存電路604具有NOR閘614。NOR閘614對已反向的復位訊號以及來自節點615的資料訊號執行NOR操作，以產生已處理的資料訊號至節點616。因此，當復位訊號RB位於邏輯高位準，NOR閘614可以作為一個反向器來反向來自節點615的資料訊號，以產生已處理的資料訊號至節點616。鎖存電路604以及鎖存電路504和輸入電路582的組合的另一個不同之處在於：鎖存電路604的NMOS電晶體617耦接於節點616以及NMOS電晶體618的汲極之間。NMOS電晶體617的閘極耦接於復位訊號RB。當復位訊號RB位於邏輯低位準，NMOS電晶體617被關閉以斷開從節點619至節點616的資料路徑。
當復位訊號RB位於邏輯高位準，並且有一個新的輸入訊號D輸入時，反向低擺幅時脈訊號CKB可以位於邏輯高位準，且低擺幅時脈訊號CK可以位於邏輯低位準。接著，傳遞閘電路(NMOS電晶體)602將資料訊號從接收節點609傳遞至鎖存電路604的節點615，NMOS電晶體613切斷鎖存電路604的回饋路徑，傳遞閘電路(NMOS電晶體)606被關閉，且NMOS電晶體623保持或建立鎖存電路608的回饋路徑。接著，鎖存電路604從節點615接收資料訊號，以及將該資料訊號反向以產生一已反向的資料訊號至節點616。因為傳遞閘電路606被關閉，鎖存電路608將鎖存上一階段的已反向的資料訊號，而不是接收對應於新的輸入訊號D的已反向的資料訊號。因此，輸出節點Q的已反向的輸出訊號的值將等於上一個輸入訊號的值，而不是新的輸入訊號D的值。接下來，反向低擺幅時脈訊號CKB可以被改變為位於邏輯低位準且低擺幅時脈訊號CK可位於邏輯高位準。接著，傳遞閘電路602被關閉，NMOS電晶體613保持或建立鎖存電路604的回饋路徑，傳遞閘電路606將來自節點616的已反向的資料訊號傳遞至鎖存電路608的節點625，且NMOS電晶體623切斷鎖存電路608的回饋路徑。鎖存電路608接著反向已反向的資料訊號以產生一輸出訊號至節點626。反向器603接著將節點626的輸出訊號反向以產生一已反向的輸出訊號至輸出節點Q，且輸出節點Q的該已反向的輸出訊號的值等於新的輸入訊號D的值。當復位訊號RB位於邏輯低位準，鎖存電路608產生一邏輯高電壓至節點626，接著，輸出節點Q上的訊號的值被復位為邏輯低位準。
於某些實施例中，第6圖所示的鎖存電路604的NMOS電晶體612以及613可以被替換為第4圖所示的鎖存電路404’的NMOS電晶體412’以及413’。且第6圖所示的鎖存電路608的NMOS電晶體622以及623可以被替換為第4圖所示的鎖存電路408’的NMOS電晶體422’以及423’。
請參閱第7圖，第7圖為依據本發明另一實施例之接收設置訊號(set bar signal)的正反器700的電路圖。正反器700具有輿第5G圖所示的正反器580相似的電路結構以及電路功能。低擺幅時脈訊號CK振盪並且可以被反向器731反向以產生一反向低擺幅時脈訊號CKB，且反向器733接著將反向低擺幅時脈訊號CKB反向以產生時脈訊號CK1。於一實施例中，正反器700包括反向器701，703，705，以及707，兩個傳遞閘電路702以及706，以及兩個鎖存電路704以及708。於某些實施例中，反向器701，703，705，以及707可以被省略。當設置訊號SB位於邏輯低位準時，設置訊號SB被用於將輸出節點Q的輸出電壓設置為邏輯高電壓。根據本實施例，傳遞閘電路702為NMOS電晶體，其耦接於接收節點709以及節點715之間，具有一耦接於反向低擺幅時脈訊號CKB的閘極，傳遞閘電路702接收來自接收節點709的資料訊號，並於反向低擺幅時脈訊號CKB位於邏輯高位準時，將來自接收節點709的資料訊號傳遞至節點715。當反向低擺幅時脈訊號CKB位於邏輯高位準時，傳遞閘電路702(NMOS電晶體)被開啟以將來自接收節點709的資料訊號傳遞至節點715。鎖存電路704耦接於節點715以及節點716之間，當設置訊號SB位於邏輯高位準時，接收來自節點715的資料訊號，並將此資料訊號反向以產生已處理的資料訊號至節點716。且當設置訊號SB位於邏輯低位準時，鎖存電路704產生一邏輯高電壓作為已處理的資料訊號傳輸至節點716。根據本實施例，傳遞閘電路706為NMOS電晶體，耦接於節點716以及節點725之間，具有耦接於低擺幅時脈訊號CK的閘極，並於低擺幅時脈訊號CK位於邏輯高位準時，將來自節點716的已處理的資料訊號傳遞至節點725。當低擺幅時脈訊號CK位於邏輯高位準時，傳遞閘電路706(NMOS電晶體)被開啟以將來自節點716的已處理的資料訊號傳遞至節點725。鎖存電路708耦接於節點725以及節點726之間，從節點725接收已處理的資料訊號，並於設置訊號SB位於邏輯高位準時，將已處理的資料訊號反向以產生一輸出訊號至節點726。當設置訊號SB位於邏輯低位準時，鎖存電路704產生一邏輯高電壓以作為已處理的資料訊號輸出至節點716，鎖存電路708產生一邏輯低電壓以作為輸出訊號輸出至節點726，且反向器703將節點726上的邏輯低電壓反向以產生一邏輯高電壓至輸出節點Q。
鎖存電路704具有輿第5G圖所示的鎖存電路504和輸入電路582的組合相似的電路結構。鎖存電路704以及鎖存電路504和輸入電路582的組合的不同之處在於：鎖存電路704具有NAND閘714。NAND閘714對設置訊號SB以及來自節點715的資料訊號執行一NAND操作，以產生一已處理的資料訊號至節點716。因此，當設置訊號SB位於邏輯低位準時，鎖存電路704產生一邏輯高電壓以作為已處理的資料訊號輸出至節點716。鎖存電路704以及鎖存電路504和輸入電路582的組合的另一個不同之處在於：鎖存電路704的NMOS電晶體717耦接於節點716以及NMOS電晶體718的汲極之間。NMOS電晶體717的閘極耦接於設置訊號SB。當設置訊號SB位於邏輯低位準時，NMOS電晶體717被關閉以斷開從節點719至節點716的資料路徑。
鎖存電路708具有輿第5G圖所示的鎖存電路508和輸入電路584的組合相似的電路結構。鎖存電路708以及鎖存電路508和輸入電路584的組合的不同之處在於：鎖存電路708具有NOR閘724。NOR閘724對已反向的設置訊號以及來自節點725的已處理的資料訊號執行NOR操作，以產生一輸出訊號至節點726。因此，當設置訊號SB位於邏輯高位準時，NOR閘724作為一個反向器來反向來自節點725的已處理的資料訊號，以產生輸出訊號至節點726。
當設置訊號SB位於邏輯高位準，並且有一個新的輸入訊號D輸入時，反向低擺幅時脈訊號CKB可以位於邏輯高位準，且低擺幅時脈訊號CK可以位於邏輯低位準。接著，傳遞閘電路(NMOS電晶體)702將資料訊號從接收節點709傳遞至鎖存電路704的節點715，NMOS電晶體713切斷鎖存電路704的回饋路徑，傳遞閘電路(NMOS電晶體)706被關閉，且NMOS電晶體723保持或建立鎖存電路608的回饋路徑。接著，鎖存電路704從節點715接收資料訊號，以及將該資料訊號反向以產生一已反向的資料訊號至節點716。因為傳遞閘電路706被關閉，鎖存電路708將鎖存上一階段的已反向的資料訊號，而不是接收對應於新的輸入訊號D的已反向的資料訊號。因此，輸出節點Q的已反向的輸出訊號的值將等於上一個輸入訊號的值，而不是新的輸入訊號D的值。接下來，反向低擺幅時脈訊號CKB可以被改變為位於邏輯低位準且低擺幅時脈訊號CK可位於邏輯高位準。接著，傳遞閘電路702被關閉，NMOS電晶體713保持或建立鎖存電路704的回饋路徑，傳遞閘電路706將來自節點716的已反向的資料訊號傳遞至鎖存電路708的節點725，且NMOS電晶體723切斷鎖存電路708的回饋路徑。鎖存電路708接著反向已反向的資料訊號以產生一輸出訊號至節點726。反向器703接著將節點726的輸出訊號反向以產生一已反向的輸出訊號至輸出節點Q，且輸出節點Q的該已反向的輸出訊號的值等於新的輸入訊號D的值。當設置訊號SB位於邏輯低位準，鎖存電路708產生一邏輯低電壓以作為輸出訊號輸出至節點726，接著，輸出節點Q上的訊號的值被設置為邏輯高位準。
於某些實施例中，第7圖所示的鎖存電路704的NMOS電晶體712以及713可以被替換為第4圖所示的鎖存電路404’的NMOS電晶體412’以及413’。且第7圖所示的鎖存電路708的NMOS電晶體722以及723可以被替換為第4圖所示的鎖存電路408’的NMOS電晶體422’以及423’。
請參閱第8圖，第8圖為依據本發明另一實施例之接收復位訊號以及設置訊號的正反器800的電路圖。低擺幅時脈訊號CK振盪並且可以被反向器831反向以產生一反向低擺幅時脈訊號CKB，且反向器833接著將反向低擺幅時脈訊號CKB反向以產生時脈訊號CK1。於一實施例中，正反器800包含反向器801，803，805以及807，兩個傳遞閘電路802以及806，以及兩個鎖存電路804以及808。於某些實施例中，反向器801，803，805以及807可以被省略。當復位訊號RB位於邏輯低位準時，復位訊號RB被用於將輸出節點Q的輸出電壓復位至邏輯低電壓。當設置訊號SB位於邏輯低位準時，設置訊號SB被用於將輸出節點Q的輸出電壓設置為邏輯高電壓。根據本實施例，傳遞閘電路802為NMOS電晶體，其耦接於接收節點809以及節點815之間，具有一耦接於反向低擺幅時脈訊號CKB的閘極，傳遞閘電路802接收來自接收節點809的資料訊號，並於反向低擺幅時脈訊號CKB位於邏輯高位準時，將來自接收節點809的資料訊號傳遞至節點815。當反向低擺幅時脈訊號CKB位於邏輯高位準時，傳遞閘電路802(NMOS電晶體)被開啟以將來自接收節點809的資料訊號傳遞至節點815。正反器800的鎖存電路804具有輿第7圖所示的正反器700鎖存電路704相似的電路結構以及電路功能。鎖存電路804耦接於節點815以及節點816之間，接收來自節點815的資料訊號，當設置訊號SB位於邏輯高位準時，將此資料訊號反向以產生已處理的資料訊號至節點816，並且當設置訊號SB位於邏輯低位準時，產生一邏輯高電壓作為已處理的資料訊號輸出至節點816。根據本實施例，傳遞閘電路806為NMOS電晶體，其耦接於接收節點816以及節點825之間，具有一耦接於低擺幅時脈訊號CK的閘極，於低擺幅時脈訊號CK位於邏輯高位準時，將來自接收節點816的已處理的資料訊號傳遞至節點825。當低擺幅時脈訊號CK位於邏輯高位準時，傳遞閘電路806(NMOS電晶體)被開啟以將來自節點816的已處理的資料訊號傳遞至節點825。正反器800的鎖存電路808具有輿第6圖所示的正反器600的鎖存電路608相似的電路結構以及電路功能。鎖存電路808耦接於節點825以及節點826之間，從節點825接收已處理的資料訊號，於復位訊號RB位於邏輯高位準時，將已處理的資料訊號反向以產生一輸出訊號至節點826，並於復位訊號RB位於邏輯低位準時，產生一邏輯高電壓以作為輸出訊號輸出至節點826。當復位訊號RB位於邏輯低位準時，鎖存電路808產生一邏輯高電壓以作為輸出訊號輸出至節點826，且反向器803將節點826上的邏輯高電壓反向以產生一邏輯低電壓至輸出節點Q。當設置訊號SB位於邏輯低位準時，鎖存電路804產生一邏輯高電壓以作為已處理的資料訊號輸出至節點816，且鎖存電路808接著反向該已處理的資料訊號以產生一邏輯低電壓作為輸出訊號輸出至節點826，反向器803將節點826上的邏輯低電壓反向以產生一邏輯高電壓至輸出節點Q。
鎖存電路804具有輿第7圖所示的鎖存電路704相似的電路結構。鎖存電路804包括NAND閘814，NAND閘814耦接於節點815以及節點816之間。NAND閘816對設置訊號SB以及來自節點815的資料訊號執行一NAND操作，以產生一已處理的資料訊號至節點816。因此，當設置訊號SB位於邏輯低位準時，鎖存電路804產生一邏輯高電壓以作為已處理的資料訊號輸出至節點816。鎖存電路808具有輿第6圖所示的鎖存電路608相似的電路結構。鎖存電路808包括NAND閘824。NAND閘824對復位訊號RB以及來自節點825的已處理的資料訊號執行NAND操作，以產生一輸出訊號至節點826。因此，當復位訊號RB位於邏輯低位準時，鎖存電路808產生一邏輯高電壓作為輸出訊號輸出至節點826。
當設置訊號SB以及復位訊號RB皆位於邏輯高位準，並且有一個新的輸入訊號D輸入時，反向低擺幅時脈訊號CKB可以位於邏輯高位準，且低擺幅時脈訊號CK可以位於邏輯低位準。接著，傳遞閘電路(NMOS電晶體)802將資料訊號從接收節點809傳遞至鎖存電路804的節點815，NMOS電晶體813切斷鎖存電路804的回饋路徑，傳遞閘電路(NMOS電晶體)806被關閉，且NMOS電晶體829保持或建立鎖存電路808的回饋路徑。接著，鎖存電路804從節點815接收資料訊號，以及將該資料訊號反向以產生一已反向的資料訊號至節點815。因為傳遞閘電路806被關閉，鎖存電路808將鎖存上一階段的已反向的資料訊號，而不是接收對應於新的輸入訊號D的已反向的資料訊號。因此，輸出節點Q的已反向的輸出訊號的值將等於上一個輸入訊號的值，而不是新的輸入訊號D的值。接下來，反向低擺幅時脈訊號CKB可以被改變為位於邏輯低位準且低擺幅時脈訊號CK可位於邏輯高位準。接著，傳遞閘電路802被關閉，NMOS電晶體813保持或建立鎖存電路804的回饋路徑，傳遞閘電路806將來自節點816的已反向的資料訊號傳遞至鎖存電路808的節點825，且NMOS電晶體829切斷鎖存電路808的回饋路徑。鎖存電路808接著反向已反向的資料訊號以產生一輸出訊號至節點826。反向器803接著將節點826的輸出訊號反向以產生一已反向的輸出訊號至輸出節點Q，且輸出節點Q的該已反向的輸出訊號的值等於新的輸入訊號D的值。當復位訊號RB位於邏輯低位準，鎖存電路808產生一邏輯高電壓至節點826，接著，輸出節點Q上的訊號的值被復位為邏輯低位準。當設置訊號SB位於邏輯低位準，復位訊號RB位於邏輯高位準，且低擺幅時脈訊號CK位於邏輯高位準時，鎖存電路804產生一邏輯高電壓作為訊號輸出至節點816，傳遞閘電路806將來自節點816的訊號傳遞至鎖存電路808的節點825，接著，鎖存電路808反向該訊號以產生一邏輯低電壓至節點826以作為輸出訊號，且將輸出節點Q上的訊號的值設值為邏輯高位準。
於某些實施例中，第8圖所示的鎖存電路804的NMOS電晶體818以及813可以被第4圖所示的鎖存電路404’的NMOS電晶體412’以及413’所替代。且第8圖所示的鎖存電路808的NMOS電晶體828以及829可以被第4圖所示的鎖存電路408’的NMOS電晶體422’以及423’所替代。
儘管本發明以上述較佳實施例為例進行描述，應可理解，本發明並不僅限於此。舉凡熟悉本案之人士根據本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。本發明之範圍應以申請專利範圍為準。
200．．．傳統正反器
202、206．．．傳遞閘電路
204、208．．．鎖存電路
211、221、215、225．．．PMOS電晶體
213、214、223、224、231、232、233、234、251、253．．．反向器
216、226．．．NMOS電晶體
217、218、227、228．．．節點
300．．．電路
311、312、313、314．．．低擺幅時脈緩衝器
321、322、323．．．高至低位準轉換器
324、325．．．低擺幅閘電路
331、332、333．．．正反器
400、410．．．正反器
401、403、405、407、414、424、431、433．．．反向器
402、406．．．傳遞閘電路
404、408、404’、408’．．．鎖存電路
409．．．接收節點
411、421．．．PMOS電晶體
412、413、422、423、412’、413’、422’、423’．．．NMOS電晶體
415、416、425、426．．．節點
500、510、520、530、560、570、580、590．．．正反器
540．．．輸入電路
501、503、505、507、514、524、531、533．．．反向器
502、506．．．傳遞閘電路
504、508．．．鎖存電路
509、515、516、525、526．．．節點
511、521．．．PMOS電晶體
512、513、522、523、541、542．．．NMOS電晶體
540’、550、550’、582、584、582’、584’．．．輸入電路
541’、551’、586’、588’．．．PMOS電晶體
542’、551、552、552’、586、588．．．NMOS電晶體
519．．．節點
600．．．正反器
601、603、605、607、631、633．．．反向器
602、606．．．傳遞閘電路
604、608．．．鎖存電路
609．．．接收節點
612、613、617、618、622、623．．．NMOS電晶體
614．．．NOR閘
615、616、619、625、626．．．節點
624．．．NAND閘
700．．．正反器
701、703、705、707、731、733．．．反向器
702、706．．．傳遞閘電路
704、708．．．鎖存電路
709．．．接收節點
715、716、719、725、726．．．節點
712、713、717、718、722、723．．．NMOS電晶體
714．．．NAND閘
724．．．NOR閘
800．．．正反器
801、803、805、807、831、833．．．反向器
802、806．．．傳遞閘電路
804、808．．．鎖存電路
809．．．接收節點
815、816、825、826、．．．節點
813、818、828、829．．．NMOS電晶體
814、824．．．NAND閘
第1圖係為傳統正反器200之電路圖。
第2圖係為依據本發明一實施例之包含多個可以接收低擺幅時脈訊號之正反器之電路300的示意圖。
第3圖係為依據本發明另一實施例之可以接收低擺幅時脈訊號之正反器400之電路圖。
第4圖係為依據本發明另一實施例之可以接收低擺幅時脈訊號之正反器410之電路圖。
第5A圖係為依據本發明另一實施例之包括一個可加快訊號生成速度的輸入電路540的正反器500的電路圖。
第5B圖係為依據本發明另一實施例之包括一個可加快訊號生成速度的輸入電路540’的正反器510的電路圖。
第5C圖係為依據本發明一實施例之包括兩個可加快訊號生成速度的輸入電路540以及550的正反器520的電路圖。
第5D圖係為依據本發明另一實施例之包括兩個可加快訊號生成速度的輸入電路540以及550’的正反器530的電路圖。
第5E圖係為依據本發明另一實施例之包括兩個輸入電路的正反器560的電路圖。
第5F圖係為依據本發明另一實施例之包括兩個輸入電路的正反器570的電路圖。
第5G圖係為依據本發明另一實施例之包括兩個輸入電路的正反器580的電路圖。
第5H圖係為依據本發明另一實施例之包括兩個輸入電路的正反器590的電路圖。
第6圖係為依據本發明另一實施例之接收復位訊號的正反器600的電路圖。
第7圖係為依據本發明另一實施例之接收設置訊號的正反器700的電路圖。
第8圖係為依據本發明另一實施例之接收復位訊號以及設置訊號的正反器800的電路圖。
400．．．正反器
401、403、405、407、414、424、431、433．．．反向器
402、406．．．傳遞閘電路
404、408．．．鎖存電路
409．．．接收節點
411、421．．．PMOS電晶體
412、413、422、423．．．NMOS電晶體
415、416、425、426．．．節點

Claims (24)

  1. 一種正反器，由一第一電壓供電並接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被由一第二電壓供電的一反向器反向以得到一反向低擺幅時脈訊號，所述第二電壓低於所述第一電壓；所述正反器包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的一資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節點之間，將所述資料訊號反向以產生一已反向的資料訊號至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，以及當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已反向的資料訊號傳遞至所述第三節點；以及一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，將所述已反向的資料訊號反向以產生一輸出訊號至所述第四節點。
  2. 根據申請專利範圍第1項所述之正反器，其中所述第一鎖存電路包含：一第一反向器，耦接於所述第一節點以及所述第二節點之間，將所述資料訊號反向以產生所述已反向的資料訊 號至所述第二節點；一第一PMOS電晶體，耦接於一電壓源以及所述第一節點之間，具有一耦接於所述第二節點的閘極；一第三NMOS電晶體，具有一耦接於所述第一節點的汲極，以及具有一耦接於所述第二節點的閘極；以及一第四NMOS電晶體，耦接於所述第三NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述低擺幅時脈訊號的閘極。
  3. 根據申請專利範圍第1項所述之正反器，其中，所述第二鎖存電路包含：一第二反向器，耦接於所述第三節點以及所述第四節點之間，將所述已反向的資料訊號反向以產生所述輸出訊號至所述第四節點；一第二PMOS電晶體，耦接於一電壓源以及所述第三節點之間，具有一耦接於所述第四節點的閘極；一第五NMOS電晶體，具有一耦接於所述第三節點的汲極，以及具有一耦接於所述第四節點的閘極；以及一第六NMOS電晶體，耦接於所述第五NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述反向低擺幅時脈訊號的閘極。
  4. 根據申請專利範圍第1項所述之正反器，其中所述第一鎖存電路包含：一第一反向器，耦接於所述第一節點以及所述第二節點之間，將所述資料訊號反向以產生所述已反向的資料訊號至所述第二節點； 一第一PMOS電晶體，耦接於一電壓源以及所述第一節點之間，具有一耦接於所述第二節點的閘極；一第三NMOS電晶體，具有一耦接於所述第一節點的汲極，以及具有一耦接於所述低擺幅時脈訊號的閘極；以及一第四NMOS電晶體，耦接於所述第三NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述第二節點的閘極。
  5. 根據申請專利範圍第1項所述之正反器，其中，所述第二鎖存電路包含：一第二反向器，耦接於所述第三節點以及所述第四節點之間，將所述已反向的資料訊號反向以產生所述輸出訊號至所述第四節點；一第二PMOS電晶體，耦接於一電壓源以及所述第三節點之間，具有一耦接於所述第四節點的閘極；一第五NMOS電晶體，具有一耦接於所述第三節點的汲極，以及具有一耦接於所述反向低擺幅時脈訊號的閘極；以及一第六NMOS電晶體，耦接於所述第五NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述第四節點的閘極。
  6. 根據申請專利範圍第1項所述之正反器，其中，所述正反器更包含：一第三反向器，耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，以及將所述輸入 訊號反向以產生所述資料訊號至所述接收節點；一第四反向器，耦接於所述第四節點以及一輸出節點之間，將所述輸出訊號反向以產生一已反向的輸出訊號至所述輸出節點；以及一第五反向器以及一第六反向器，串聯耦接於所述第四節點以及一反向輸出節點之間，將來自所述第四節點的所述輸出訊號傳遞至所述反向輸出節點。
  7. 根據申請專利範圍第1項所述之正反器，其中，所述正反器更包含一第一輸入電路，耦接於所述第二節點以及所述第四節點之間，所述第一輸入電路包含：一第七NMOS電晶體，具有一耦接於所述第四節點的汲極，以及具有一耦接於所述第二節點的閘極；以及一第八NMOS電晶體，耦接於所述第七NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述低擺幅時脈訊號的閘極。
  8. 根據申請專利範圍第1項所述之正反器，其中，所述正反器更包含一第一輸入電路，耦接於所述第一節點以及所述第四節點之間，包含：一第三PMOS電晶體，具有一耦接於所述第四節點的源極，以及具有一耦接於所述第一節點的閘極；以及一第八NMOS電晶體，耦接於所述第三PMOS電晶體的汲極以及一地電壓之間，具有一耦接於所述低擺幅時脈訊號的閘極。
  9. 根據申請專利範圍第1項所述之正反器，其中，所述正反器更包含一第二輸入電路，耦接於所述接收節點以 及所述第二節點之間，包含：一第九NMOS電晶體，具有一耦接於所述第二節點的汲極，以及具有一耦接於所述接收節點的閘極；以及一第十NMOS電晶體，耦接於所述第九NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述反向低擺幅時脈訊號的閘極。
  10. 根據申請專利範圍第1項所述之正反器，其中，所述正反器更包含一第三反向器以及一第二輸入電路，其中所述第三反向器耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，且將所述輸入訊號反向以產生所述資料訊號至所述接收節點，以及所述第二輸入電路耦接於所述輸入節點以及所述第二節點之間，包含：一第四PMOS電晶體，具有一耦接於所述第二節點的源極，以及具有一耦接於所述輸入節點的閘極；以及一第十NMOS電晶體，耦接於所述第四PMOS電晶體的汲極以及一地電壓之間，具有一耦接於所述反向低擺幅時脈訊號的閘極。
  11. 根據申請專利範圍第1項所述之正反器，其中，所述正反器更包含一第三反向器，所述第三反向器耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，並將所述輸入訊號反向以產生所述資料訊號至所述接收節點，其中，所述正反器更包含：一第十一NMOS電晶體，耦接於所述輸入節點以及所述第二節點之間，具有一耦接於所述反向低擺幅時脈訊號 的閘極；以及一第十二NMOS電晶體，耦接於所述第一節點以及所述第四節點之間，具有一耦接於所述低擺幅時脈訊號的閘極。
  12. 根據申請專利範圍第1項所述之正反器，其中，所述正反器更包含一第三反向器，所述第三反向器耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，並將所述輸入訊號反向以產生所述資料訊號至所述接收節點，其中所述正反器更包含：一第五PMOS電晶體，耦接於所述輸入節點以及所述第二節點之間，具有一耦接於所述低擺幅時脈訊號的閘極；以及一第六PMOS電晶體，耦接於所述第一節點以及所述第四節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極。
  13. 一種正反器，由一第一電壓供電並接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被由一第二電壓供電的一反向器反向以得到一反向低擺幅時脈訊號，所述第二電壓低於所述第一電壓；所述正反器包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，從所述接收節點接收一資料訊號，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的所述資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節 點之間，當一復位訊號位於所述邏輯高位準時，將所述資料訊號反向以產生一已處理的資料訊號至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已處理的資料訊號傳遞至所述第三節點；以及一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，當所述復位訊號位於所述邏輯高位準時，將所述已處理的資料訊號反向以產生一輸出訊號至所述第四節點，以及當所述復位訊號位於一邏輯低位準時，產生一邏輯高電壓以作為所述輸出訊號輸出至所述第四節點。
  14. 根據申請專利範圍第13項所述之正反器，其中，所述復位訊號被反向以得到一已反向的復位訊號，以及所述正反器更包含一第一反向器，所述第一反向器耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，且將所述輸入訊號反向以產生所述資料訊號至所述接收節點，以及所述第一鎖存電路包含：一NOR閘，耦接於所述第一節點以及所述第二節點之間，對所述已反向的復位訊號以及所述資料訊號執行一NOR操作，以產生所述已處理的資料訊號至所述第二節點；一第一PMOS電晶體，耦接於一電壓源以及所述第一節點之間，具有一耦接於所述第二節點的閘極；一第三NMOS電晶體，具有一耦接於所述第一節點的汲極，以及具有一耦接於所述第二節點的閘極； 一第四NMOS電晶體，耦接於所述第三NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述低擺幅時脈訊號的閘極；一第五NMOS電晶體，具有一耦接於所述第二節點的汲極，以及具有一耦接於所述復位訊號的閘極；以及一第六NMOS電晶體，耦接於所述第五NMOS電晶體的源極以及所述輸入節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極。
  15. 根據申請專利範圍第13項所述之正反器，其中所述第二鎖存電路包含：一NAND閘，耦接於所述第三節點以及所述第四節點之間，對所述復位訊號以及所述已處理的資料訊號執行一NAND操作，以產生所述輸出訊號至所述第四節點；一第二PMOS電晶體，耦接於一電壓源以及所述第三節點之間，具有一耦接於所述第四節點的閘極；一第七NMOS電晶體，具有一耦接於所述第三節點的汲極，以及具有一耦接於所述第四節點的閘極；一第八NMOS電晶體，耦接於所述第七NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述反向低擺幅時脈訊號的閘極；以及一第九NMOS電晶體，耦接於所述第四節點以及所述第一節點之間，具有一耦接於所述低擺幅時脈訊號的閘極。
  16. 根據申請專利範圍第13項所述之正反器，其中，所述正反器更包含：一第一反向器，耦接於一輸入節點以及所述接收節點 之間，從所述輸入節點接收一輸入訊號，並將所述輸入訊號反向以產生所述資料訊號至所述接收節點；一第二反向器，耦接於所述第四節點以及一輸出節點之間，將來自所述第四節點的所述輸出訊號反向以產生一已反向的輸出訊號至所述輸出節點；以及一第三反向器以及一第四反向器，串聯耦接於所述第四節點以及一反向輸出節點之間，將來自所述第四節點的所述輸出訊號傳遞至所述反向輸出節點。
  17. 一種正反器，由一第一電壓供電並接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被由一第二電壓供電的一反向器反向以得到一反向低擺幅時脈訊號，所述第二電壓低於所述第一電壓；所述正反器包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的一資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節點之間，當一設置訊號位於所述邏輯高位準時，將所述資料訊號反向以產生一已處理的資料訊號至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，以及當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已處理的資料訊號傳遞至所述第三節點；以及 一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，當所述設置訊號位於所述邏輯低位準時，產生一邏輯低電壓作為一輸出訊號輸出至所述第四節點。
  18. 根據申請專利範圍第17項所述之正反器，其中，所述正反器更包含一第一反向器，所述第一反向器耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，且將所述輸入訊號反向以產生所述資料訊號至所述接收節點，以及所述第一鎖存電路包含：一NAND閘，耦接於所述第一節點以及所述第二節點之間，對所述設置訊號以及所述資料訊號執行一NAND操作，以產生所述已處理的資料訊號至所述第二節點；一第一PMOS電晶體，耦接於一電壓源以及所述第一節點之間，具有一耦接於所述第二節點的閘極；一第三NMOS電晶體，具有一耦接於所述第一節點的汲極，以及具有一耦接於所述第二節點的閘極；一第四NMOS電晶體，耦接於所述第三NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述低擺幅時脈訊號的閘極；一第五NMOS電晶體，具有一耦接於所述第二節點的汲極，以及具有一耦接於所述設置訊號的閘極；以及一第六NMOS電晶體，耦接於所述第五NMOS電晶體的源極以及所述輸入節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極。
  19. 根據申請專利範圍第17項所述之正反器，其中，所述設置訊號被反向以得到一已反向的設置訊號，以及所 述第二鎖存電路包含：一NOR閘，耦接於所述第三節點以及所述第四節點之間，對所述已反向的設置訊號以及所述已處理的資料訊號執行一NOR操作，以產生所述輸出訊號至所述第四節點；一第二PMOS電晶體，耦接於一電壓源以及所述第三節點之間，具有一耦接於所述第四節點的閘極；一第七NMOS電晶體，具有一耦接於所述第三節點的汲極，以及具有一耦接於所述第四節點的閘極；一第八NMOS電晶體，耦接於所述第七NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述反向低擺幅時脈訊號的閘極；以及一第九NMOS電晶體，耦接於所述第四節點以及所述第一節點之間，具有一耦接於所述低擺幅時脈訊號的閘極。
  20. 根據申請專利範圍第17項所述之正反器，其中，所述正反器更包含：一第一反向器，耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，以及將所述輸入訊號反向以產生所述資料訊號至所述接收節點；一第二反向器，耦接於所述第四節點以及一輸出節點之間，將來自所述第四節點的所述輸出訊號反向以產生一已反向的輸出訊號至所述輸出節點；以及一第三反向器以及一第四反向器，串聯耦接於所述第四節點以及一反向輸出節點之間，將來自所述第四節點的所述輸出訊號傳遞至所述反向輸出節點。
  21. 一種正反器，由一第一電壓供電並接收一低擺幅時脈訊號，其中，所述低擺幅時脈訊號被由一第二電壓供電的一反向器反向以得到一反向低擺幅時脈訊號，所述第二電壓低於所述第一電壓；所述正反器包含：一第一NMOS電晶體，耦接於一接收節點以及一第一節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極，以及當所述反向低擺幅時脈訊號位於一邏輯高位準時，將來自所述接收節點的一資料訊號傳遞至所述第一節點；一第一鎖存電路，耦接於所述第一節點以及一第二節點之間，當一設置訊號位於所述邏輯高位準時，將所述資料訊號反向以產生一已處理的資料訊號至所述第二節點，以及當所述設置訊號位於一邏輯低位準時，產生一邏輯高電壓以作為所述已處理的資料訊號輸出至所述第二節點；一第二NMOS電晶體，耦接於所述第二節點以及一第三節點之間，具有一耦接於所述低擺幅時脈訊號的閘極，以及當所述低擺幅時脈訊號位於所述邏輯高位準時，將來自所述第二節點的所述已處理的資料訊號傳遞至所述第三節點；以及一第二鎖存電路，耦接於所述第三節點以及一第四節點之間，當一復位訊號位於所述邏輯高位準時，將所述已處理的資料訊號反向以產生一輸出訊號至所述第四節點，以及當所述復位訊號位於所述邏輯低位準時，產生一邏輯高電壓以作為所述第四節點的所述輸出訊號。
  22. 根據申請專利範圍第21項所述之正反器，其中， 所述正反器更包含一第一反向器，所述第一反向器耦接於一輸入節點以及所述接收節點之間，從所述輸入節點接收一輸入訊號，且將所述輸入訊號反向以產生所述資料訊號至所述接收節點，以及所述第一鎖存電路包含：一NAND閘，耦接於所述第一節點以及所述第二節點之間，對所述設置訊號以及所述資料訊號執行一NAND操作，以產生所述已處理的資料訊號至所述第二節點；一第一PMOS電晶體，耦接於一電壓源以及所述第一節點之間，具有一耦接於所述復位訊號的閘極；一第二PMOS電晶體，耦接於所述電壓源以及所述第一節點之間，具有一耦接於所述第二節點的閘極；一第三NMOS電晶體，具有一耦接於所述第一節點的汲極，以及具有一耦接於所述復位訊號的閘極；一第四NMOS電晶體，具有一耦接於所述第三NMOS電晶體的源極的汲極，以及具有一耦接於所述第二節點的閘極；一第五NMOS電晶體，耦接於所述第四NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述低擺幅時脈訊號的閘極；一第六NMOS電晶體，具有一耦接於所述第二節點的汲極，以及具有一耦接於所述復位訊號的閘極；一第七NMOS電晶體，具有一耦接於所述第六NMOS電晶體的源極的汲極，以及具有一耦接於所述設置訊號的閘極；以及一第八NMOS電晶體，耦接於所述第七NMOS電晶 體的源極以及所述輸入節點之間，具有一耦接於所述反向低擺幅時脈訊號的閘極。
  23. 根據申請專利範圍第21項所述之正反器，其中，所述第二鎖存電路包含：一NAND閘，耦接於所述第三節點以及所述第四節點之間，對所述復位訊號以及所述已處理的資料訊號執行一NAND操作，以產生所述輸出訊號至所述第四節點；一第三PMOS電晶體，耦接於一電壓源以及所述第三節點之間，具有一耦接於所述設置訊號的閘極；一第四PMOS電晶體，耦接於所述電壓源以及所述第三節點之間，具有一耦接於所述第四節點的閘極；一第九NMOS電晶體，具有一耦接於所述第三節點的汲極，以及具有一耦接於所述設置訊號的閘極；一第十NMOS電晶體，具有一耦接於所述第九NMOS電晶體的源極的汲極，以及具有一耦接於所述第四節點的閘極；一第十一NMOS電晶體，耦接於所述第十NMOS電晶體的源極以及一地電壓之間，具有一耦接於所述反向低擺幅時脈訊號的閘極；以及一第十二NMOS電晶體，耦接於所述第四節點以及所述第一節點之間，具有一耦接於所述低擺幅時脈訊號的閘極。
  24. 根據申請專利範圍第21項所述之正反器，其中，所述正反器更包含：一第一反向器，耦接於一輸入節點以及所述接收節點 之間，從所述輸入節點接收一輸入訊號，以及將所述輸入訊號反向以產生所述資料訊號至所述接收節點；一第二反向器，耦接於所述第四節點以及一輸出節點之間，將來自所述第四節點的所述輸出訊號反向以產生一已反向的輸出訊號至所述輸出節點；以及一第三反向器以及一第四反向器，串聯耦接於所述第四節點以及一反向輸出節點之間，將來自所述第四節點的所述輸出訊號傳遞至所述反向輸出節點。
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