TW202119759A

TW202119759A - 全數位靜態真單相時鐘（tspc）觸發器

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Publication number: TW202119759A
Application number: TW109124137A
Authority: TW
Inventors: ＫＳ倫加拉詹; 艾洛克錢德拉; 契森拉曼納
Original assignee: 新加坡商馬維爾亞洲私人有限公司
Priority date: 2019-07-16
Filing date: 2020-07-16
Publication date: 2021-05-16
Also published as: US10840892B1

Abstract

公開了一種觸發器（FF）（例如，D型觸發器（DFF）或掃描觸發器（SFF））。該FF被配置為通過僅採用時鐘信號的單相來減少積體電路（IC）的動態功耗。具體地，該FF包括主鎖存器和輔鎖存器。這些鎖存器中的每個鎖存器包括多級輸入驅動器，該多級輸入驅動器基於單相時鐘信號和輸入信號兩者內部地生成控制信號，並且還基於控制信號生成儲存位元信號。這些鎖存器中的每個鎖存器還可以包括反饋路徑，該反饋路徑具有對儲存位元信號進行反相的反相器和三態邏輯器件，該三態邏輯器件生成依賴於經反相的儲存位元信號、控制信號和時鐘信號的反饋信號。結果，該FF是全數位靜態真單相時鐘（TSPC）觸發器。

Description

全數位靜態真單相時鐘（TSPC）觸發器

本發明涉及觸發器（FF）結構，並且特別地涉及被配置用於減少功耗的FF結構。

諸如系統單晶片（SOC）結構的積體電路（IC）結構的一個關鍵目標是電力優化，並且特別地是減少總功耗。總功耗的組成部分包括動態功耗和洩漏功耗。儘管已知用於減少動態功耗或洩漏功耗的各種不同技術，但是導致動態功耗減少的技術通常會導致洩漏功耗的對應增加或一些其他不被期望的結果（例如，面積消耗增加或性能下降），反之亦然。例如，諸如SOC結構的IC結構可以包括大量觸發器（FF）（例如，D型觸發器（DFF）或掃入觸發器（SFF））。現有用於減少與這樣的FF的操作相關聯的動態功耗的技術包括，減少提供給FF的正電壓（VDD）電平和/或減少在驅動FF的時鐘樹上的負載。減少VDD電平可以導致FF性能降級，包括例如減慢開關速度。為了限制這種性能降級，可以減少併入每個FF中的電晶體的閾值電壓（VT）。不幸的是，減少電晶體的VT可以導致在洩漏功耗中的對應增加。此外，現有技術使用的旨在減少在時鐘樹上的負載的技術通常可以導致性能的對應下降，在洩漏電流中的增加（即，洩漏功耗增加）和/或FF尺寸增加（即，面積消耗增加）。

本文中公開了諸如D型觸發器（DFF）或掃入觸發器（SFF）的觸發器（FF）的實施例。FF的每個實施例可以包括兩個鎖存器：主鎖存器；以及輔鎖存器，連接到第一鎖存器。兩個鎖存器（即，主鎖存器和輔鎖存器）中的每個鎖存器可以包括多級輸入驅動器。多級輸入驅動器的控制級可以包括串聯連接的多個電晶體，以及在多個電晶體中的兩個電晶體之間的結點處的控制節點。兩個電晶體的閘極可以接收輸入信號和單相時鐘信號，使得在控制節點處的控制信號的邏輯狀態取決於輸入信號和時鐘信號。多級輸入驅動器的儲存級可以包括串聯連接的兩個附加電晶體，以及在兩個附加電晶體之間的結點處的儲存節點。兩個附加電晶體中的至少一個附加電晶體的閘極可以接收控制信號，使得在儲存節點處的儲存位元信號的邏輯狀態取決於控制信號。兩個鎖存器（即，主鎖存器和輔鎖存器）中的每個鎖存器還可以包括連接到儲存節點的前饋路徑和具有連接到前饋路徑的相對端的反饋路徑。反饋路徑可以包括串聯連接在相對端之間的反相器和三態邏輯器件。反相器可以從前饋路徑接收儲存位元信號，並且可以生成反相的儲存位元信號。三態邏輯器件可以接收反相的儲存位元信號、控制信號和時鐘信號，並且可以基於接收信號在反饋節點處生成反饋信號。當到特定鎖存器的輸入驅動器關斷時，在該鎖存器內的反饋信號可以防止儲存位元信號的切換。

例如，所公開的D型觸發器（DFF）的實施例可以包括主鎖存器。主鎖存器可以包括第一多級輸入驅動器、第一前饋路徑和第一反饋路徑。第一多級輸入驅動器可以包括第一控制級和第一儲存級。第一控制級可以包括串聯連接的多個第一電晶體，以及在多個第一電晶體的兩個第一電晶體之間的結點處的第一控制節點。至少兩個第一電晶體的閘極可以分別接收輸入信號和時鐘信號，使得在第一控制節點處的第一控制信號的邏輯狀態取決於輸入信號和時鐘信號。第一儲存級可以包括串聯連接的兩個附加第一電晶體，以及在兩個附加第一電晶體之間的結點處的第一儲存節點。這兩個附加第一電晶體的閘極可以接收第一控制信號，使得在第一儲存節點處的第一儲存位元信號的邏輯狀態取決於第一控制信號。

第一前饋路徑可以連接到第一儲存節點，並且第一反饋路徑可以具有連接到第一前饋路徑的第一相對端。第一反饋路徑還可以包括具有第一中間節點的第一反相器和具有第一反饋節點的第一三態邏輯器件。第一反相器可以從第一前饋路徑接收第一儲存位元信號，並且可以在第一中間節點處生成經反相的第一儲存位元信號。第一三態邏輯器件可以接收經反相的第一儲存位元信號、第一控制信號和時鐘信號，並且第一三態邏輯器件可以基於這些接收到的信號在第一反饋節點處生成第一反饋信號。DFF還可以包括輔鎖存器和數位輸出驅動器。輔鎖存器和主鎖存器可以具有相似但不相同的配置（如本說明書的具體實施方式部分中更詳細地討論的）。具體地，輔鎖存器可以包括：第二多級輸入驅動器，連接到主鎖存器的第一前饋路徑和第一反饋路徑兩者；第二前饋路徑；以及第二反饋路徑。DFF還可以包括數位輸出驅動器，其連接到輔鎖存器的第二前饋路徑。

所公開的掃描觸發器（SFF）的實施例可以包括主鎖存器。主鎖存器可以包括至少一個第一多級輸入驅動器、第一前饋路徑和第一反饋路徑。

在SFF的一個實施例中，主鎖存器可以包括連接到第一前饋路徑的單個第一多級輸入驅動器。該單個第一多級輸入驅動器可以具有初始級，並且特別地具有可以提供輸入信號的多工器，該輸入信號是取決於SFF的操作模式（即，分別取決於DFF是以正常操作模式還是以測試模式進行操作）而選擇的資料登錄信號或掃入輸入信號中的經選擇信號。第一多級輸入驅動器還可以包括兩個後續級：第一控制級和第一儲存級。如在上述實施例中，第一控制級可以包括串聯連接的多個第一電晶體，以及在多個第一電晶體的兩個第一電晶體之間的結點處的第一控制節點。多個第一電晶體的至少兩個第一電晶體的閘極可以分別接收輸入信號和時鐘信號，使得在第一控制節點處的第一控制信號的邏輯狀態取決於輸入信號和時鐘信號。第一儲存級可以包括串聯連接的兩個附加第一電晶體，以及在兩個附加第一電晶體之間的結點處的第一儲存節點。這兩個附加第一電晶體的閘極可以接收第一控制信號，使得在第一儲存節點處的第一儲存位元信號的邏輯狀態取決於第一控制信號。第一前饋路徑可以連接到第一儲存節點，使得該第一儲存位元信號沿著第一前饋路徑被傳輸。

在SFF的另一實施例中，主鎖存器可以包括兩個基本相同的並行、並且交替地可操作的第一多級輸入驅動器（而不是具有多工器的單個多級輸入驅動器）。兩個第一多級輸入驅動器可以包括一個第一多級輸入驅動器和另一第一多級輸入驅動器，該第一多級輸入驅動器處理資料登錄信號，並且可以被選擇性地啟用（例如，當掃描使能信號具有低邏輯狀態、並且反相掃描使能信號具有高邏輯狀態時），該另一第一多級輸入驅動器處理掃入輸入信號，並且可以被選擇性地啟用（例如，當掃描使能信號具有高邏輯狀態、並且反相掃描使能信號具有低邏輯狀態時）。如上所述，這些第一多級輸入驅動器中的每個第一多級輸入驅動器可以包括第一控制級和第一儲存級。兩個第一多級輸入驅動器中的每個第一多級輸入驅動器的第一儲存節點可以被並聯連接到第一前饋路徑，使得第一儲存位元信號（來自兩個第一多級輸入驅動器中被選擇性地啟用的任何一個第一多級輸入驅動器）沿著第一前饋路徑被傳輸。

在上述SFF的實施例的每個實施例中，第一反饋路徑可以具有連接到第一前饋路徑的第一相對端。第一反饋路徑還可以包括第一三態邏輯器件，其具有第一中間節點的第一反相器和具有第一反饋節點。第一反相器可以從第一前饋路徑接收第一儲存位元信號，並且可以在第一中間節點處生成經反相的第一儲存位元信號。第一三態邏輯器件可以接收經反相的第一儲存位元信號、時鐘信號和第一控制信號，並且可以基於這些接收到的信號，在第一反饋節點處生成第一反饋信號。SFF還可以包括輔鎖存器和數位輸出驅動器。輔鎖存器和主鎖存器可以具有相似但不相同的配置（如本說明書的具體實施方式部分中更詳細地討論的）。具體地，輔鎖存器可以包括：單個第二多級輸入驅動器，連接到主鎖存器的第一前饋路徑和第一反饋路徑兩者；第二前饋路徑；以及第二反饋路徑。SFF還可以包括連接到輔鎖存器的第二前饋路徑的數位輸出驅動器。

如上所述，諸如系統單晶片（SOC）結構等積體電路（IC）結構可以包括大量觸發器（FF）（例如，D型觸發器（DFF）或掃入觸發器（SFF））。

圖1是圖示示例性DFF 100的示意圖，該DFF 100包括主鎖存器110、輔鎖存器150和數位輸出驅動器190。在該示例性DFF 100中，主鎖存器110包括：輸入驅動器120（例如，具有分別由時鐘信號（CLK）和反相時鐘信號（CLKbar）控制的p型場效應電晶體（PFET）和n型場效應電晶體（NFET）的傳輸門）；前饋路徑130，包括反相器131；以及反饋路徑140，包括三態邏輯器件141，該三態邏輯器件141具有串聯連接的兩個PFET和兩個NFET，兩個PFET分別由反相器131的輸出的邏輯狀態和CLKbar控制，以及兩個NFET分別由CLK和反相器131的輸出的邏輯狀態控制。在該示例性DFF 100中，輔鎖存器150包括：輸入驅動器160（例如，具有分別由CLKbar和CLK控制的PFET和NFET的傳輸門）；前饋路徑170；以及反饋路徑180，包括反相器181和三態邏輯器件182，該三態邏輯器件182具有串聯連接的兩個PFET和兩個NFET，兩個PFET分別由反相器181的輸出的邏輯狀態和CLK控制，以及兩個NFET分別由CLKbar和反相器181的輸出的邏輯狀態控制。在該示例性DFF 100中，數位輸出驅動器190可以包括另一反相器191。

在操作中，當CLK切換到低邏輯狀態（即，低電壓電平）使得CLKbar切換到高邏輯狀態（即，高電壓電平）時，主鎖存器110的輸入驅動器120接通，並且輔鎖存器150的輸入驅動器160關斷。因此，主鎖存器110變為透明，接收資料登錄信號（D）（即，資料登錄信號（D）被時鐘輸入到主鎖存器110中）。資料登錄信號（D）沿著前饋路徑130被傳輸，並且由反相器131反相為經反相資料登錄信號（Dbar）。該經反相資料登錄信號（Dbar）被施加到輔鎖存器150的輸入驅動器160（其被關斷，從而防止Dbar被時鐘輸入到輔鎖存器150中）。該經反相資料登錄信號（Dbar）也被施加到在主鎖存器110的反饋路徑140中的三態邏輯器件141。在操作中的此處，如果資料登錄信號（D）具有低邏輯狀態使得反相資料登錄信號（Dbar）具有高邏輯狀態，則在三態邏輯器件141中的頂部PFET將關斷、並且在三態邏輯器件141中的底部NFET將接通。備選地，如果資料登錄信號（D）具有高邏輯狀態使得反相資料登錄信號（Dbar）具有低邏輯狀態，則在三態邏輯器件141中的頂部PFET將接通、並且在三態邏輯器件141中的底部NFET將關斷。然而，因為CLK當前具有低邏輯狀態並且CLKbar當前具有高邏輯狀態，所以中心PFET和中心NFET二者都將關斷，三態邏輯器件141將在反饋節點145處具有高阻抗輸出，並且對在輸入驅動器120與反相器131之間的前饋路徑130上的電壓電平沒有影響。

當CLK切換到高邏輯狀態、並且CLKbar切換到低邏輯狀態時，主鎖存器110的輸入驅動器120關斷，從而防止任何新資料被時鐘輸入到主鎖存器110中。另外，CLK和CLKbar的切換使得在三態邏輯器件141中的中心FET接通，從而允許取決於反相資料登錄信號（Dbar）的邏輯狀態，通過反饋節點145將在輸入驅動器120與反相器131之間的前饋路徑130上的電壓電平上拉或下拉。也就是說，如果Dbar具有高邏輯狀態，則頂部PFET將關斷並且底部NFET將接通，從而下拉在反饋節點145上的電壓電平，並且確保在輸入驅動器120與反相器131之間的前饋路徑130上的電壓電平保持為低。然而，如果Dbar具有低邏輯狀態，則頂部PFET將接通並且底部NFET將關斷，從而上拉在反饋節點145上的電壓電平並且確保在輸入驅動器120與反相器131之間的前饋路徑130上的電壓電平保持為高。結果，當用於主鎖存器110的輸入驅動器120被關斷時，在前饋路徑130上的當前邏輯狀態將保持不變（即，靜態或穩定），而不管資料登錄信號（D）是否切換狀態。

另外，當CLK切換到高邏輯狀態並且CLKbar切換到低邏輯狀態時，輔鎖存器150的輸入驅動器160接通並且輔鎖存器150變為透明，從主鎖存器110接收經反相資料登錄信號（Dbar）（即，經反相資料登錄信號（Dbar）被時鐘輸入到輔鎖存器150中）。經反相資料登錄信號（Dbar）沿著前饋路徑170被傳輸，並且由數位輸出驅動器190（即，反相器191）接收並且被反相，使得來自數位輸出驅動器190的數位輸出信號（Q）反映在主鎖存器110中當前儲存的資料的邏輯狀態。經反相資料登錄信號（Dbar）也被施加到輔鎖存器150的反饋路徑180。在反饋路徑180中，經反相資料登錄信號（Dbar）被反相器181再次反相，使得施加到三態邏輯器件182的信號也對應於在主鎖存器110中當前儲存的資料的邏輯狀態。在操作中的此處，如果在主鎖存器110中當前儲存的資料具有使得Dbar具有高邏輯狀態並且反相器181的輸出具有低邏輯狀態的邏輯狀態，則在三態邏輯器件182中的頂部PFET將被接通並且在三態邏輯器件182中的底部NFET將被關斷。備選地，如果在主鎖存器110中的當前儲存的資料具有高邏輯狀態使得Dbar具有低邏輯狀態並且反相器181的輸出具有高邏輯狀態，則在三態邏輯器件182中的頂部PFET將關斷，並且在三態邏輯器件182中的遠端NFET將接通。然而，因為CLK具有高邏輯狀態並且CLKbar具有低邏輯狀態，所以中心FET都將關斷，三態邏輯器件182將在反饋節點185處具有高阻抗輸出，並且對在輸入驅動器160與數位輸出驅動器190之間的前饋路徑170上的電壓電平沒有影響。

當CLK切換回低邏輯狀態並且CLKbar切換回高邏輯狀態時，輔鎖存器150的輸入驅動器160再次關斷。CLK和CLKbar的切換導致在三態邏輯器件182中的中心FET接通，從而允許取決於反相器181的輸出的邏輯狀態，通過反饋節點185，將在前饋路徑170上的電壓電平上拉或下拉。也就是說，如果Dbar為低，則反相器181的輸出將為高，在三態邏輯器件182中的頂部PFET將關斷並且底部NFET將接通，從而下拉在反饋節點185上的電壓電平、並且確保在前饋路徑170上的電壓電平保持為低。然而，如果Dbar為高，則反相器181的輸出將為低，底部NFET將關斷，並且頂部PFET將接通，從而上拉在反饋節點185上的電壓電平、並且確保在前饋路徑170上的電壓電平保持為高。結果，當輔鎖存器150的輸入驅動器160關斷時，數位輸出（Q）的當前邏輯狀態將保持不變（即，靜態或穩定），而不管在主鎖存器中儲存的資料是否改變邏輯狀態。

本領域技術人員將認識到，通過將多工器併入主鎖存器110的輸入驅動器120中，可以將這種DFF輕鬆轉換為SFF。在正常操作期間，多工器可以向傳輸門選擇性地施加資料登錄信號（D）。但是，在系統測試期間，控制多工器的掃描使能信號可以導致掃入輸入信號（SI）被選擇性地施加到傳輸門。

在任何情況下，這樣的DFF 100（或SFF）均可以根據需要來執行。但是，相對較高數目的CLK和CLKbar節點（每個節點需要單獨的輸入時鐘引腳）可以導致在IC的時鐘樹上的負載相對較高，並且從而可以導致由IC動態功耗的量相對較高。用於減少由DFF引起（諸如圖1所示）或由SFF引起的高動態功耗的技術通常包括：減少提供給FF的正電壓（VDD）電平和/或減少驅動FF的在時鐘樹上的負載。減少VDD電平可以導致FF性能降級，包括例如減慢開關速度。為了限制這種性能降級，可以減少併入每個FF中的電晶體的閾值電壓（VT）。不幸的是，減少電晶體VT通常導致洩漏電流的對應增加（即，洩漏功耗的增加）。此外，旨在減少在時鐘樹上的負載的現有可用技術通常導致性能的對應減少、洩漏功耗的增加、和/或FF尺寸的增加（即，面積消耗的增加）。因此，在本領域中，需要一種FF結構，該FF結構允許減少VDD電平和/或減少在時鐘樹上的負載，以便減少動態功耗，同時還使任何對應的在性能中的顯著下降、洩漏功耗的增加、和/或FF尺寸的增加最小化。

鑒於前述內容，本文中公開了諸如D型觸發器（DFF）或掃描觸發器（SFF）的觸發器（FF）的實施例。FF實施例的每個FF實施例可以包括主鎖存器和輔鎖存器。主鎖存器和輔鎖存器二者都可以包括多級輸入驅動器，該多級輸入驅動器基於單相時鐘信號和輸入信號來內部地生成控制信號，並且多級輸入驅動器還基於控制信號生成儲存位元信號。另外，主鎖存器和輔鎖存器二者都可以包括反饋路徑，該反饋路徑具有反相器和三態邏輯器件，反相器將儲存位元信號反相，並且三態邏輯器件生成取決於經反相的儲存位元信號、控制信號和時鐘信號的反饋信號。沒有採用反相時鐘信號。作為該配置的結果，本文中公開的每個FF實施例都是全數位靜態真單相時鐘（TSPC）觸發器。通過僅採用單相時鐘信號，在併入大量這樣的FF的積體電路（IC）（例如，系統單晶片（SOC））的時鐘樹上的負載顯著減少，並且因此IC的動態功耗顯著減少。在動態功耗中的這種減少不會顯著減少性能、增加洩漏功耗或增大FF尺寸。

通常，本文中公開了觸發器（FF）的實施例，諸如圖2所示的D型觸發器（DFF）200或圖3和圖5所示的掃描觸發器300或500。每個FF 200、300、500可以包括：主鎖存器210；輔鎖存器250，其連接到主鎖存器210；以及數位輸出驅動器290，其連接到輔鎖存器250。

主鎖存器210和輔鎖存器250可以各自包括至少一個多級輸入驅動器。在圖2的DFF 200和圖3的SFF 300中，主鎖存器210可以包括單個第一多級輸入驅動器220。在圖5的SFF 500中，主鎖存器210可以包括兩個並行的並且交替地可操作的第一多級輸入驅動器220A和220B。在DFF 200、SFF 300和SFF 500中，輔鎖存器250可以包括單個第二多級輸入驅動器260。

多級輸入驅動器220、260可以具有被配置為接收單相時鐘信號（CLK）和輸入信號的控制級221、261。

在主鎖存器210中，（多個）第一多級輸入驅動器可以具有第一控制級221，其被配置為接收單相時鐘信號（CLK）和輸入信號（X）。在圖2的DFF 200中，輸入信號（X）可以是資料登錄信號（D）。在圖3的SFF 300中，輸入信號（X）可以是資料登錄信號（D）（例如，在正常模式操作期間）或掃入輸入信號（SI）（例如，在測試模式操作期間）中的多工器選擇的信號。在圖5的SFF 500中，不同的第一多級輸入驅動器220A和220B的輸入信號（X）不同。對於第一多級輸入驅動器220A，輸入信號（X）可以是資料登錄信號（D），並且第一多級輸入驅動器220A可以被選擇性地啟用，以用於正常模式操作。對於第一多級輸入驅動器220B，輸入信號（X）可以是掃入輸入信號（SI），並且第一多級輸入驅動器220B可以被選擇性地啟用，以用於測試模式操作。在輔鎖存器250中，第二多級輸入驅動器260可以具有第二控制級261，其被配置為接收相同的單相時鐘信號（CLK）和不同的輸入信號（MC），如下面將更詳細地討論的，上述信號可以在主鎖存器210的反饋路徑中內部地生成。

在任何情況下，控制級221、261還可以包括控制節點223、263。基於單相時鐘信號（CLK）和輸入信號（X）、（MC），可以在控制級221、261的控制節點223、263處內部地生成控制信號（INB）、（MCB）。具體地，在多級輸入驅動器220、260的控制級221、261的控制節點223、263處，可以內部地生成控制信號（INB）、（MCB），並且該控制信號（INB）、（MCB）的生成可以由時鐘信號（CLK）和輸入信號（X）、（MC）門控。多級輸入驅動器220、260還可以包括接收控制信號（INB）、（MCB）的儲存級222、262。儲存級222、262還可以包括儲存節點225、265。至少基於控制信號（INB）、（MCB），可以在儲存級222、262的儲存節點225、265處內部地生成儲存位元信號（MT）、（QCS）。具體地，由儲存級222可以在儲存節點225處內部地生成儲存位元信號（MT），並且該儲存位元信號（MT）的生成可以由控制信號（INB）門控。類似地，由儲存級262可以在儲存節點265處內部地生成儲存位元信號（QCS），並且該儲存位元信號（QCS）的生成可以由控制信號（MCB）和在儲存節點225上的儲存位元信號（MT）門控。

主鎖存器210和輔鎖存器250還可以各自包括前饋路徑230、270和反饋路徑240、280。前饋路徑230、270可以連接到儲存節點225、265。反饋路徑240、280可以具有連接到在前饋路徑230、270上的離散節點的相對端。此外，在鎖存器210、250的每個鎖存器中，反饋路徑240、280可以包括串聯連接在該反饋路徑的相對端之間的反相器241、281和三態邏輯器件242、282。反相器241、281可以從前饋路徑230、270接收儲存位元信號（MT）、（QCS），並且可以生成經反相的儲存位元信號（MC）、（QTS）。應當注意，由在主鎖存器210的反饋路徑240中的反相器241輸出的經反相的儲存位元信號（MC）是在輔鎖存器250的多級輸入驅動器260的控制級261中被採用的輸入信號，如上所述。三態邏輯器件242、282可以從反相器241、281接收經反相的儲存位元信號（MC）、（QCS），從多級輸入驅動器220、260的控制級221、261接收控制信號（INB）、（MCB），以及接收時鐘信號（CLK），並且三態邏輯器件242、282還可以基於接收到的信號，在反饋節點244、284處生成反饋信號。

數位輸出驅動器290可以連接到輔鎖存器250的前饋路徑270。該數位輸出驅動器290還可以被配置為使得由數位輸出驅動器290輸出的數位輸出信號（Q）跟蹤最初儲存在主鎖存器210中的輸入信號（X）的邏輯狀態，以作為儲存位元信號（MT）。

更具體地，如上所述，本文中公開了包括DFF 200（如圖2所示）、SFF 300（如圖3所示）和另一SFF 500（如圖5所示）的FF實施例。每個FF 200、300和500可以包括主鎖存器210、輔鎖存器250和數位輸出驅動器290。

主鎖存器210可以包括至少一個第一多級輸入驅動器、連接到（多個）第一多級輸入驅動器的第一前饋路徑230和連接到第一前饋路徑230的第一反饋路徑240。

（多個）第一多級輸入驅動器可以各自至少包括第一控制級221和第一儲存級222，第一控制級221基於單相時鐘信號（CLK）和第一輸入信號（X）在第一控制節點223上內部地生成第一控制信號（INB），第一儲存級222基於第一控制信號（INB）在第一儲存節點225上內部地生成第一儲存位元信號（MT）。

在圖1的DFF 200中，主鎖存器210可以包括單個第一多級輸入驅動器220，並且第一輸入信號（X）可以是直接施加到第一控制級221的資料登錄信號（D）。

在圖3的SFF 300中，主鎖存器210可以類似地包括單個第一多級輸入驅動器220。在這種情況下，第一多級輸入驅動器220還可以包括初級，並且特別地包括多工器301。多工器301可以接收資料登錄信號（D）和掃入輸入信號（SI）作為輸入。多工器301還可以由掃描使能信號（SE）控制。因此，例如，當掃描使能信號（SE）具有指示正常操作模式的低邏輯狀態時，多工器301可以選擇性地將資料登錄信號（D）作為輸入信號（X）而施加到第一控制級221；然而，當掃描使能信號（SE）具有指示測試模式的高邏輯狀態時，多工器301可以選擇性地將掃入輸入信號（SI）作為輸入信號（X）施加到第一控制級221。

圖4A是圖示可以併入圖3的SFF 300中的示例性多工器301的示意圖，並且圖4B是圖示作為掃描使能信號（SE）、資料登錄信號（D）和掃入輸入信號（SI）的邏輯狀態的函數的輸出信號（X）的邏輯狀態的真值表。如圖所示，該示例性多工器301包括三個NAND門311-313和反相器314。在操作中，NAND門311接收掃描使能信號（SE）和掃入輸入信號（SI）作為輸入。反相器314接收掃描使能信號（SE）作為輸入。NAND門312接收反相器314的輸出和資料登錄信號（D）作為輸入。NAND門313接收NAND門311-312的輸出作為輸入。本領域技術人員將認識到，僅當兩個輸入都具有高邏輯狀態時，NAND門的輸出才將具有低邏輯狀態。因此，給定在圖4A中所示和上述的NAND門311-313和反相器314的配置，圖4B的真值表適用於多工器301的最終輸出（即，輸入信號（X））。具體地，每當掃描使能信號（SE）具有低邏輯狀態時，輸入信號（X）將具有與資料登錄信號（D）相同的邏輯狀態，並且每當掃描使能信號（SE）具有高邏輯狀態時，輸入信號（X）將具有與掃入輸入信號（SI）相同的邏輯狀態。

在圖5的SFF 500中，代替單個第一多級輸入驅動器，主鎖存器210可以包括兩個交替地可操作的、基本上相同的第一多級輸入驅動器220A和220B。這些第一多級輸入驅動器220A和220B可以並聯連接到第一前饋路徑230。這些第一多級輸入驅動器220A和220B中的每個第一多級輸入驅動器可以包括標頭器件226（例如，p型場效應電晶體（PFET）標頭）和腳標器件227（例如，n型場效應電晶體（NFET）腳標），這些器件允許選擇性地或交替地啟用不同的第一多級輸入驅動器。例如，第一多級輸入驅動器220A可以被選擇性地啟用，用於在正常操作模式期間處理資料登錄信號（D）（即，用於該第一多級輸入驅動器220A的輸入信號（X）是資料登錄信號（D））。第一多級輸入驅動器220B可以被選擇性地啟用，用於在測試模式期間處理掃入輸入信號（SI）（即，用於該第一多級輸入驅動器220B的輸入信號（X）是掃入輸入信號（SI））。應當注意，在輸入驅動器220A中，PFET標頭226可以通過掃描使能信號（SE）來控制，並且NFET腳標227可以通過反相掃描使能信號（SEbar）來控制；然而在輸入驅動器220B中，PFET標頭226可以通過反相掃描使能信號（SEbar）來控制，並且NFET腳標227可以通過掃描使能信號（SE）來控制。因此，當掃描使能信號（SE）具有低邏輯狀態、並且反相掃描使能信號（SEbar）具有高邏輯狀態時，第一多級輸入驅動器220A將被啟用、並且第一多級輸入驅動器220B將被禁用，反之亦然。在任何情況下，兩個第一多級輸入驅動器220A和220B中的每個第一多級輸入驅動器都可以包括第一控制級221，並且當輸入驅動器被啟用時，基於單相時鐘信號（CLK）和輸入信號（X）（即，基於在輸入驅動器220A中的D或基於在輸入驅動器220B中的SI）可以在第一控制節點223上的第一控制級221中生成第一控制信號（INB）。兩個第一多級輸入驅動器220A和220B中的每個第一多級輸入驅動器還可以包括第一儲存級222，並且當輸入驅動器被啟用時，基於第一控制信號（INB）可以在第一儲存級222中的第一儲存節點225上內部地生成第一儲存位元信號（MT）。

在任何情況下，（多個）第一多級輸入驅動器的第一控制級221可以包括串聯連接的多個第一電晶體221a-221d，並且具體地可以包括串聯連接在正電壓軌與接地之間的兩個p型場效應電晶體（PFET）221a-221b和兩個n型場效應電晶體（NFET）221c-221d。該級221還可以包括在兩個PFET 221a-221b與兩個NFET 221c-221d之間的結點處的第一控制節點223、以及在兩個PFET中的每個PFET之間的結點處（即，在PFET 221a與PFET 221b之間的結點處）的上拉節點224。第一多級輸入驅動器220的該級221還可以包括串聯連接在第一控制節點223與接地之間的下拉電晶體221e（即，另一NFET）。如圖所示，兩個PFET 221a和221b的閘極可以分別接收單相時鐘信號（CLK）和輸入信號（X）（即，可以由單相時鐘信號（CLK）和輸入信號（X）控制）。兩個NFET 221c和221d的閘極可以分別接收相同的單相時鐘信號（CLK）和第一儲存位元信號（MT）（即，可以由單相時鐘信號（CLK）和第一儲存位元信號（MT）控制）（這些信號如下面更詳細地討論的那樣從第一前饋路徑230被反饋到NFET 221d的閘極）。最後，下拉電晶體221e的閘極也可以接收輸入信號（X）（即，可以由輸入信號（X）控制）。

利用這種配置，第一控制信號（INB）將在第一控制節點223上內部地生成，並且該第一控制信號（INB）將具體地由時鐘信號（CLK）和輸入信號（X）門控。也就是說，在第一控制節點223上的電壓電平以及由此產生的第一控制信號（INB）的邏輯狀態將根據施加到PFET 221a和NFET 221c的閘極的時鐘信號（CLK）的邏輯狀態、並且進一步根據施加到PFET 221b和下拉電晶體221e的閘極的輸入信號（X）的邏輯狀態而變化。

（多個）第一多級輸入驅動器的第一儲存級222可以包括串聯連接的兩個附加第一電晶體222a-222b，並且特別地可以包括串聯連接在上拉節點224（如上所述，其在PFET 221a和221b之間的結點處）與接地之間的附加PFET 222a和附加NFET 222b。該第一儲存級222還可以包括在附加PFET 222a與附加NFET 222b之間的結點處的第一儲存節點225。附加PFET 222a和附加NFET 222b的閘極可以接收第一控制信號（INB）（即，可以由第一控制信號（INB）控制）。

利用這種配置，第一儲存位元信號（MT）將在第一儲存節點225上內部地生成，並且該第一儲存位元信號（MT）將由第一控制信號（INB）直接門控，以及由時鐘信號（CLK）間接門控。也就是說，第一儲存位元信號（MT）的邏輯狀態將根據施加到附加PFET 222a和附加NFET 222b的閘極的第一控制信號（INB）的邏輯狀態、並且進一步根據時鐘信號（CLK）的邏輯狀態而變化，該時鐘信號（CLK）被施加到在第一控制級221中的PFET 221a的閘極，以啟用/禁用在上拉節點224上的電壓電平的上拉、並且從而啟用/禁用在第一儲存節點225上的電壓電平的上拉。

第一前饋路徑230可以連接到第一儲存節點225，使得第一儲存位元信號（MT）沿著第一前饋路徑230被傳輸。應當注意，在圖5所示出的SFF 500的情況下，第一前饋路徑230可以連接到第一多級輸入驅動器220A的第一儲存節點和第一多級輸入驅動器220B的第一儲存節點，使得輸入驅動器220A和220B與第一前饋路徑230並聯連接。

第一反饋路徑240可以具有連接到第一前饋路徑230的第一相對端。第一反饋路徑240可以包括：第一反相器241，具有輸入節點和第一中間節點243；以及第一三態邏輯器件242，具有多個輸入節點和第一反饋節點244。具體地，第一反相器241可以在其輸入節點處從第一前饋路徑230接收第一儲存位元信號（MT），並且作為回應，可以在其第一中間節點243處生成經反相的第一儲存位元信號（MC）。第一三態邏輯器件242可以包括第一反饋節點244、串聯連接在正電壓軌與第一反饋節點244之間的兩個PFET（在本文中稱為遠端或頂部PFET 242a和近端或中心PFET 242b）、以及串聯連接在第一反饋節點244與接地之間的兩個NFET（在本文中稱為近端或中心NFET 242c和遠端或底部NFET 242d）。遠端PFET 242a和遠端NFET 242d的閘極可以從第一反相器241接收經反相的第一儲存位元信號（MC）（即，可以由第一儲存位元信號（MC）控制）。近端PFET 242b的閘極可以從第一多級輸入驅動器的第一控制級221接收第一控制信號（INB）（即，可以由第一控制信號（INB）控制），並且近端NFET 242c的閘極可以接收單相時鐘信號（CLK）（即，可以由單相時鐘信號（CLK）控制）。

應當理解，在SFF 500中，必須包括附加佈線（未示出），以確保來自選擇性啟用的第一多級輸入驅動器（即，220A或220B）的對應第一控制信號（INB）被施加到近端PFET 242b的閘極。另外，應當理解，在該第一三態邏輯器件242內的FET的討論中，術語「近端」和「遠端」是相對於第一反饋節點244而言的。

輔鎖存器250可以連接到主鎖存器210。具體地，輔鎖存器250可以包括單個第二多級輸入驅動器260。第二多級輸入驅動器260可以與第一多級輸入驅動器類似地配置。具體地，第二多級輸入驅動器260可以包括第二控制級261和第二儲存級262，第二控制級261基於單相時鐘信號（CLK）和第二輸入信號（MC）在第二控制節點263上內部地生成第二控制信號（MCB）（如上所述，第二輸入信號（MC）是在主鎖存器210的第一反饋路徑240中的第一反相器241的第一中間節點243處內部地生成的），第二儲存級262基於第二控制信號（MCB）並且還基於第一儲存位元信號（MT）在第二儲存節點265上內部地生成第二儲存位元信號（QCS）（如上所述，第一儲存位元信號（MT）在第一多級輸入驅動器的第一儲存節點225處內部地生成的並且沿著主鎖存器210的第一前饋路徑230被傳輸）。

第二多級輸入驅動器260的第二控制級261可以包括串聯連接的多個第二電晶體261a-261d，並且特別地可以包括串聯連接在正電壓軌與接地之間的兩個PFET 261a-261b和兩個NFET 261c-261d。第二多級輸入驅動器260的該第二控制級261還可以包括在兩個PFET 221a-221b與兩個NFET 221c-221d之間的結點處的第二控制節點263，以及在兩個NFET中的每個NFET之間的結點處（即，在NFET 261c與NFET 261d之間的結點處）的下拉節點264。第二多級輸入驅動器260的該第二控制級261還可以包括串聯連接在正電壓軌與第二控制節點263之間的上拉電晶體261e（即，另一PFET）。如圖所示，在第二控制級261中的PFET 261a的閘極可以接收第二反饋信號（即，可以由第二反饋信號控制）（在下面更詳細地討論）。PFET 261b和NFET 261d的閘極可以接收單相時鐘信號（CLK）（即，可以由單相時鐘信號（CLK）控制）。NFET 261c的閘極可以接收輸入信號，並且特別地可以接收經反相的第一儲存位元信號（MC）（即，可以由經反相的第一儲存位元信號（MC）控制）（如上所述，經反相的第一儲存位元信號（MC）在主鎖存器的第一反饋路徑240中內部地生成）。最後，上拉電晶體261e的閘極也可以接收經反相的第一儲存位元信號（MC）（即，可以由經反相的第一儲存位元信號（MC）控制）。

利用這種配置，第二控制信號（MCB）將在第二控制節點263上在內部地生成，並且該第二控制信號（MCB）將由時鐘信號（CLK）和經反相的第一儲存位元信號（MC）門控。也就是說，在第二控制節點263上的電壓電平以及由此產生的第二控制信號（MCB）的邏輯狀態將根據施加到PFET 261b和NFET 261d的閘極的時鐘信號（CLK）的邏輯狀態、並且進一步根據施加到NFET 261c和上拉電晶體261e的閘極的經反相的第一儲存位元信號（MC）的邏輯狀態而變化。

第二多級輸入驅動器260的第二儲存級262可以包括串聯連接的兩個附加第二電晶體262a-262b，並且特別地可以包括串聯連接在正電壓軌與上拉節點264之間的附加PFET 262a和附加NFET 262b。第二多級輸入驅動器260的該第二儲存級262還可以包括在附加PFET 262a與附加NFET 262b之間的結點處的第二儲存節點265。附加PFET 262a的閘極可以接收第二控制信號（MCB）（即，可以由第二控制信號（MCB）控制），並且附加NFET 262b的閘極可以接收從第一前饋路徑230接收的第一儲存位元信號（MT）（即，可以由第一儲存位元信號（MT）控制）。

通過這種配置，第二儲存位元信號（QCS）將在第二儲存節點265上內部地生成，並且該第二儲存位元信號（QCS）將由第二控制信號（MCB）和第一儲存位元信號（MT）直接門控、並且由NFET 261d間接門控。也就是說，第二儲存位元信號（QCS）的邏輯狀態將根據施加到附加PFET 262a的閘極的第二控制信號（MCB）的邏輯狀態、施加到附加NFET 262b的閘極的第一儲存位元信號（MT）的邏輯狀態、並且進一步根據時鐘信號（CLK）的邏輯狀態而變化，該時鐘信號（CLK）被施加到NFET 261d的閘極以啟用/禁用在下拉節點264上的電壓電平的下拉並且從而啟用/禁用在第二儲存節點265上的電壓電平的下拉。

輔鎖存器250還可以包括第二前饋路徑270和第二反饋路徑280。第二前饋路徑270可以連接到第二儲存節點265使得第二儲存位元信號（QCS）沿著第二前饋路徑270被傳輸到第二反饋路徑280和數位輸出驅動器290兩者。

第二反饋路徑280可以具有連接到第二前饋路徑270的第二相對端，並且可以包括具有輸入節點和第一中間節點283的第二反相器281，以及具有多個輸入節點和第二反饋節點284的第二三態邏輯器件282。具體地，第二反相器281可以在其輸入節點處從第二前饋路徑270接收第二儲存位元信號（QCS），並且作為回應，第二反相器281以在其第二中間節點284處生成經反相的第二儲存位元信號（QTS）。第二三態邏輯器件282可以包括串聯連接在正電壓軌與第二反饋節點284之間的兩個PFET（在本文中稱為遠端或頂部PFET 282a和近端或中心PFET 282b）以及串聯連接在第二反饋節點284與接地之間的兩個NFET（在本文中稱為近端或中心NFET 282c和遠端或底部NFET 282d）。第二反饋節點284可以在兩個PFET 282a-282b與兩個NFET 282c-282d之間的結點處。遠端PFET 282a和遠端NFET 282d的閘極可以從第二反相器281接收經反相的第二儲存位元信號（QTS）（即，可以由經反相的第二儲存位元信號（QTS）控制）。近端PFET 282b的閘極可以接收單相時鐘信號（CLK）（即，可以由單相時鐘信號（CLK）控制），並且近端NFET 282c的閘極可以從第二多級輸入驅動器260的第二控制級261接收第二控制信號（MCB）（即，可以由第二控制信號（MCB）控制）。應當理解，在該第二三態邏輯器件282內的FET的討論中，術語「近端」和「遠端」是相對於第二反饋節點284而言的。

數位輸出驅動器290可以包括第三反相器。該第三反相器可以具有連接到第二前饋路徑270的輸入節點以及數位輸出節點。第三反相器可以對第二儲存位元信號（QCS）進行反相，並且可以輸出數位輸出信號（Q），該數位輸出信號（Q）將具有與第一儲存位元信號（MT）的邏輯狀態相對應、並且從而產生與先前儲存在主鎖存器210中的輸入信號（X）的邏輯狀態相對應的邏輯狀態。

FF 200、300、500的操作可以如下進行。在DFF 200中，可以將輸入信號（X）、特別是資料登錄信號（D）施加到主鎖存器210的第一多級輸入驅動器220的第一控制級221。在SFF 300中，可以通過多工器301將輸入信號（X）、特別是資料登錄信號（D）和掃入輸入信號（SI）中的所選定的信號施加到第一多級輸入驅動器220的第一控制級221。在SFF 500中，可以選擇性地啟用第一多級輸入驅動器220A或第一多級輸入驅動器220B，並且可以將輸入信號（X）（例如，當第一多級輸入驅動器220A被啟用時的資料登錄信號（D），或者當第一多級輸入驅動器220B被啟用時的掃入輸入信號（SI））施加到被啟用的輸入驅動器的第一控制級221。

在第一控制級221中，如果/當時鐘信號（CLK）具有高邏輯狀態時，在第一控制節點223上的第一控制信號（INB）和在第一儲存節點225上的第一儲存位元信號（MT）（如先前儲存的）將保持穩定（即，將保持靜態或不變），而無論在輸入信號（X）的邏輯狀態中的波動如何。

具體地，當時鐘信號（CLK）具有高邏輯狀態、並且在第一控制節點223上的第一控制信號（INB）具有低邏輯狀態時，在第一儲存節點225上的第一儲存位元信號（MT）將具有高邏輯狀態。在第一控制級221中的PFET 221a將關斷，從而防止在上拉節點224上的電壓電平被上拉，並且還防止在第一控制節點223上的電壓電平被上拉、並且即使輸入信號（X）變化，也將防止第一控制信號（INB）的邏輯狀態從低邏輯狀態切換到高邏輯狀態。此外，當時鐘信號（CLK）具有高邏輯狀態、並且在第一控制節點223上的第一控制信號（INB）也具有高邏輯狀態時，在第一儲存節點225上的第一儲存位元信號（MT）將具有低邏輯狀態。在這種情況下，NFET 221d將關斷，從而使得即使輸入信號（X）發生變化，也防止在第一控制節點223上的電壓電平被下拉導致第一控制信號（INB）的邏輯狀態從高邏輯狀態切換到低邏輯狀態。因此，即使當輸入信號（X）的邏輯狀態波動時，在時鐘信號（CLK）具有高邏輯狀態時，第一多級輸入驅動器也保持第一控制信號（INB）穩定。

第一反饋路徑240還確保當時鐘信號（CLK）具有高邏輯狀態時，第一儲存位元信號（MT）保持穩定。例如，如果第一控制信號（INB）具有低邏輯狀態，則第一儲存位元信號（MT）將具有高邏輯狀態、並且經反相的第一儲存位元信號（MC）將具有低邏輯狀態。在這種情況下，當時鐘信號（CLK）為高時，兩個PFET 242a-242b都將接通，近端NFET 242c也將接通，但是遠端NFET 242d將關斷。結果，在第一反饋節點244上的電壓電平將被上拉，從而確保在第一前饋路徑230上的電壓電平保持為高（即，確保第一儲存位元信號（MT）保持高邏輯狀態）。相反，如果第一控制信號（INB）具有高邏輯狀態，則第一儲存位元信號（MT）將具有低邏輯狀態、並且經反相的第一儲存位元信號（MC）將具有高邏輯狀態。在這種情況下，當時鐘信號（CLK）為高時，兩個PFET 242a-242b都將關斷，近端NFET 242c將接通，並且遠端NFET 242d也將接通。結果，在第一反饋節點244上的電壓電平將被下拉，從而確保在第一前饋路徑230上的電壓電平保持為低（即，確保第一儲存位元信號（MT）保持低邏輯狀態）。

當時鐘信號（CLK）從高邏輯狀態切換到低邏輯狀態時，主鎖存器210將對該輸入信號（X）變為透明（即，輸入信號（X）將被時鐘輸入到主鎖存器210中）。具體地，當時鐘信號（CLK）具有低邏輯狀態時，在DFF 200或SFF 300的第一多級輸入驅動器220的第一控制級221內（或在SFF 500中的被啟用的第一多級輸入驅動器220A或220B的第一控制級221內），PFET 221a將被接通並且NFET 221c將關斷。在這種情況下，如果輸入信號（X）具有低邏輯狀態，則PFET 221b將接通，使得在第一控制節點223上的電壓電平將被上拉，並且使得第一控制信號（INB）將具有高邏輯狀態。另外，NFET 221c和下拉電晶體221e都將關斷，從而防止在第一控制節點223上的電壓電平被下拉。作為具有高邏輯狀態的第一控制信號（INB）的結果，在第一儲存級222內，附加PFET 222a關斷並且附加NFET 222b接通，從而下拉在第一儲存節點225上的電壓電平，使得新生成的第一儲存位元信號（MT）與輸入信號（X）一樣具有低邏輯狀態。此外，因為第一控制信號（INB）為高、並且時鐘信號（CLK）也為低，所以第一三態邏輯器件242的近端PFET 242b和近端NFET 242c都將關斷，使得第一反饋節點244將具有高阻抗並且將不會影響在第一前饋路徑上的電壓電平。然而，如果輸入信號（X）具有高邏輯狀態，則在第一控制級221內，PFET 221b關斷，從而防止在第一控制節點223上的電壓電平被上拉。另外，下拉電晶體221e接通使得在第一控制節點223上的電壓電平將被下拉，並且使得第一控制信號（INB）將具有低邏輯狀態。作為具有低邏輯狀態的第一控制信號（INB）的結果，在第一儲存級222內，附加PFET 222a接通、並且附加NFET 222b關斷，從而上拉在第一儲存節點225上的電壓電平、使得新生成的第一儲存位元信號（MT）與輸入信號（X）一樣具有高邏輯狀態。此外，因為第一儲存位元信號（MT）為高，所以經反相的第一儲存位元信號（MC）將為低。當經反相的第一控制信號（MC）為低，第一控制信號（INB）為低，時鐘信號（CLK）也為低時，兩個PFET 242a-242b都將接通、並且兩個NFET 242c-242d都將關斷，使得第一反饋節點244將被上拉，從而將在第一前饋路徑上的電壓電平保持為高。

當時鐘信號（CLK）從低邏輯狀態切換回高邏輯狀態時，在主鎖存器210內，第一控制信號（INB）和第一儲存位元信號（MT）（以及經反相的第一儲存位元信號（MC））保持穩定，如上所述。在操作中的此處，輔鎖存器250變為透明。具體地，當時鐘信號（CLK）從低邏輯狀態切換到高邏輯狀態時，在輔鎖存器250的第二多級輸入驅動器260的第二控制級261內：取決於第二反饋節點284上的第二反饋信號的邏輯狀態，PFET 261a將被接通或關斷；取決於反相的第一儲存位元信號（MC）的邏輯狀態，PFET 261b將關斷，NFET 261c接通或關斷。NFET 261d將被接通，並且取決於經反相的第一位信號（MC）的邏輯狀態，上拉電晶體261e將接通或關斷。因此，當時鐘信號（CLK）具有高邏輯狀態並且第一儲存位元信號（MT）具有高邏輯狀態使得反相的第一儲存位元信號（MC）具有低邏輯狀態時，PFET 261b關斷、並且NFET 261c關斷並且上拉電晶體261e接通使得在第二控制節點263上的電壓電平被上拉、並且第二控制信號（MCB）具有高邏輯狀態。作為具有高邏輯狀態的第二控制信號（MCB）和具有高邏輯狀態的第一儲存位元信號（MT）的結果，在第二多級輸入驅動器260的第二儲存級262內，附加PFET 262a關斷並且附加NFET 262b接通，從而下拉在第二儲存節點265上的電壓電平，使得新生成的第二儲存位元信號（QCS）與經反相的第一儲存位元信號（MC）一樣具有低邏輯狀態。此外，因為第二儲存位元信號（QCS）為低，因此經反相的第二儲存位元信號（QTS）將為高。當經反相的第二儲存位元信號（QTS）為高、第二控制信號（MCB）為高、並且時鐘信號（CLK）為高時，兩個PFET 282a-282b都將關斷、並且兩個NFET 282c-282d都將接通，使得第二反饋節點284將被下拉，從而將在第二前饋路徑上的電壓電平保持為低。然而，當時鐘信號（CLK）具有高邏輯狀態並且第一儲存位元信號（MT）具有低邏輯狀態，使得經反相的第一儲存位元信號（MC）具有高邏輯狀態時，則PFET 261b和上拉電晶體261e將被關斷，並且兩個NFET 261c和261d將被接通，使得在第二控制節點263上的電壓電平被下拉並且第二控制信號（MCB）具有低邏輯狀態。作為第二控制信號（MCB）具有低邏輯狀態以及第一儲存位元信號（MT）具有低邏輯狀態的結果，在第二多級輸入驅動器260的第二儲存級262內，附加PFET 262a接通並且附加NFET 262b關斷，從而上拉第二儲存節點265上的電壓電平使得新生成的第二儲存位元信號（QCS）像反相的第一儲存位元信號（MC）一樣具有高邏輯狀態。此外，因為第二控制信號（MCB）為低並且時鐘信號（CLK）為高，所以第二三態邏輯器件282的近端PFET 282b和近端NFET 282c二者都將關斷，使得第二反饋節點284將具有高阻抗並且不會影響第二前饋路徑上的電壓電平。

數位輸出驅動器290的第三反相器還可以從第二前饋路徑270接收第二儲存位元信號（QCS）、並且可以對該信號進行反相，以便輸出數位輸出信號（Q），該數位輸出信號（Q）將具有對應於當前的第一儲存位元信號（MT）的邏輯狀態的邏輯狀態，並且從而對應於儲存在主鎖存器210中的輸入信號（X）的邏輯狀態。

如果/當時鐘信號（CLK）切換回低邏輯狀態時，在第二控制節點263上的第二控制信號（MCB）和在第二儲存節點265上的第二儲存位元信號（QCS）（如先前儲存的）將保持穩定（即，將保持靜態或不變），而無論第一儲存位元信號（MT）和經反相的第一儲存位元信號（MC）的邏輯狀態的波動如何。

具體地，在第二多級輸入驅動器260中，當時鐘信號（CLK）具有低邏輯狀態、並且在第二控制節點263上的第二控制信號（MCB）具有低邏輯狀態時，在第二儲存節點265上的第二儲存位元信號（QCS）將具有高邏輯狀態、並且經反相的第二儲存信號（QTS）將具有低邏輯狀態。在這種情況下，在第二三態邏輯器件282中的兩個PFET 282a-282b將接通並且近端NFET 282c將關斷。因此，在第二反饋節點284上的電壓電平將被上拉，使得在連接到節點284的第二多級輸入驅動器260的第二控制級261中的PFET 261a將關斷，從而使得即使PFET 261b通過低時鐘信號而接通，也防止在第二控制節點（MCB）上的電壓電平的上拉。此外，當時鐘信號（CLK）具有低邏輯狀態、並且在第二控制節點263上的第二控制信號（MCB）具有高邏輯狀態時，在第二儲存節點265上的第二儲存位元信號（QCS）將具有低邏輯狀態。在這種情況下，在第二多級輸入驅動器260的第二控制級261中的NFET 261d通過低時鐘信號而關斷，從而防止在第二控制節點263上的電壓電平被下拉（即，防止第二控制信號（MCB）從高邏輯狀態切換到低邏輯狀態）。因此，即使在第一儲存位元信號（MT）和經反相的第一儲存位元信號（MC）的邏輯狀態波動時，第二多級輸入驅動器260也能夠在時鐘信號（CLK）具有低邏輯狀態時使第二控制信號（MCB）保持穩定。

第二反饋路徑280還確保當時鐘信號（CLK）具有低邏輯狀態時，第二儲存位元信號（QCS）保持穩定。例如，如果第二儲存位元信號（QCS）具有低邏輯狀態，則第二控制信號（MCB）和經反相的第二儲存位元信號（QTS）將具有高邏輯狀態。在這種情況下，當時鐘信號（CLK）切換到低邏輯狀態時，在第二三態邏輯器件282中的遠端PFET 282a關斷，近端PFET 282b接通，並且兩個NFET 282c-282d也接通。結果，在第二反饋節點284上的電壓電平將被下拉，從而確保在第二前饋路徑270上的電壓電平保持為低（即，確保第二儲存位元信號（QCS）保持低邏輯狀態）。相反，如果第二儲存位元信號（QCS）具有高邏輯狀態，則第二控制信號（MCB）和反相的第二儲存位元信號（QTS）將具有低邏輯狀態。在這種情況下，當時鐘信號（CLK）切換到低邏輯狀態時，第二三態邏輯器件282中的兩個PFET 282a-282b接通並且兩個NFET 282c-282d關斷。結果，在第二反饋節點284上的電壓電平將被上拉，從而確保在第二前饋路徑270上的電壓電平保持為高（即，確保第二儲存位元信號（QCS）保持高邏輯狀態）。因此，即使當第一儲存位元信號（MT）和經反相的第一儲存位元信號（MC）的邏輯狀態波動時，第二反饋路徑280在時鐘信號（CLK）具有低邏輯狀態時也使第二儲存位元信號（QCS）保持穩定。

應當注意，為了進一步改善FF性能（例如，開關速度），併入FF 200、300、500中的上述各種FET可以是超低閾值電壓（SLVT）FET。另外，在SFF 500中，時鐘電晶體可以可選地在並行的第一多級輸入驅動器220A和220B之間共用，以進一步改善性能。此外，在SFF 500中，通過將並行的第一多級輸入驅動器220A和220B併入主鎖存器210中以選擇性地和交替性地處理資料登錄信號（D）或掃入輸入信號（SI），與圖3的SFF 300（SFF 300採用多工器301來在資料登錄信號（D）與掃入輸入信號（SI）之間進行選擇）相比，可以提高性能（例如，可以減少建立時間）。

已經出於說明的目的給出了對本發明的各種實施例的描述，但是這些描述並非意圖是窮舉性的或限於所公開的實施例。在不脫離所描述的實施例的範圍和精神的情況下，很多修改和變型對於本領域普通技術人員將是很清楚的。選擇本文中使用的術語是為了最好地解釋實施例的原理、對市場上存在的技術的實際應用或技術改進，或者使得本領域其他普通技術人員能夠理解本文中公開的實施例。

100:DFF 110:主鎖存器 120:輸入驅動器 130:前饋路徑 131:反相器 140:反饋路徑 141:三態邏輯器件 145:反饋節點 150:輔鎖存器 160:輸入驅動器 170:前饋路徑 180:反饋路徑 181:反相器 182:三態邏輯器件 185:反饋節點 190:數位輸出驅動器 191:反相器 200:D型觸發器（DFF） 210:主鎖存器 220:多級輸入驅動器 220A:第一多級輸入驅動器 220B:第一多級輸入驅動器 221:第一控制級 221a、221b:p型場效應電晶體（PFET） 221c、221d:n型場效應電晶體（NFET） 221e:下拉電晶體 222:儲存級 223:控制節點 224:上拉節點 225:儲存節點 226:標頭器件/PFET標頭 227:腳標器件/NFET腳標 230:前饋路徑 240:反饋路徑 241:反相器 242:三態邏輯器件 242a:遠端PFET（頂部PFET） 242b:近端PFET（中心PFET） 242c:近端NFET（中心NFET） 242d:遠端NFET（底部NFET） 243:第一中間節點 244:第一反饋節點 250:輔鎖存器 260:第二多級輸入驅動器 261:第二控制級 261a、261b:p型場效應電晶體（PFET） 261c、261d:n型場效應電晶體（NFET） 261e:上拉電晶體 262:第二控制級 263:控制節點 265:儲存節點 270:前饋路徑 280:反饋路徑 281:反相器 282:三態邏輯器件 283:第一中間節點 284:第二反饋節點 290:數位輸出驅動器 300:掃描觸發器（SFF） 301:多工器 311、312、313:NAND門 314:接收反相器 500:掃描觸發器（SFF） CLK:時鐘信號 CLKbar反相時鐘信號 D:資料登錄信號 Dbar:反相資料登錄信號 INB:第一控制信號 MC:輸入信號/儲存位元信號/反相的第一儲存位元信號 MCB:第二控制信號 MT:第一儲存位元信號 Q:輸出信號 QCS:第二儲存位元信號 QTS:反相的第二儲存位元信號 SE:掃描使能信號 SEbar反相掃描使能信號 SI:掃入輸入信號 X:輸入信號

通過以下參考附圖的詳細描述，將能夠更好地理解本發明，這些附圖不一定按比例繪製，並且在附圖中：

圖1是說明一示例性D型觸發器（SFF）的示意圖；

圖2是說明一全數位靜態真單相時鐘（TSPC）D型觸發器（DFF）的實施例的示意圖；

圖3是說明一全數位靜態真單相時鐘（TSPC）掃描觸發器（SFF）的實施例的示意圖；

圖4A是說明可以被併入圖3的SFF中的示例性多工器（MUX）的示意圖；

圖4B是圖4A的MUX的真值表；以及

圖5是說明全數位靜態真單相時鐘（TSPC）掃描觸發器（SFF）的另一實施例的示意圖。

200:D型觸發器(DFF)

210:主鎖存器

220:多級輸入驅動器

220A:第一多級輸入驅動器

220B:第一多級輸入驅動器

221:第一控制級

221a、221b:p型場效應電晶體(PFET)

221c、221d:n型場效應電晶體(NFET)

221e:下拉電晶體

222:儲存級

223:控制節點

224:上拉節點

225:儲存節點

226:標頭器件/PFET標頭

227:腳標器件/NFET腳標

230:前饋路徑

240:反饋路徑

241:反相器

242:三態邏輯器件

242a:遠端PFET(頂部PFET)

242b:近端PFET(中心PFET)

242c:近端NFET(中心NFET)

242d:遠端NFET(底部NFET)

243:第一中間節點

244:第一反饋節點

250:輔鎖存器

260:第二多級輸入驅動器

261:第二控制級

261a、261b:p型場效應電晶體(PFET)

261c、261d:n型場效應電晶體(NFET)

261e:上拉電晶體

262:第二控制級

263:控制節點

265:儲存節點

270:前饋路徑

280:反饋路徑

281:反相器

282:三態邏輯器件

283:第一中間節點

284:第二反饋節點

290:數位輸出驅動器

CLK:時鐘信號

CLKbar:反相時鐘信號

D:資料登錄信號

Dbar:反相資料登錄信號

INB:第一控制信號

MC:輸入信號/儲存位元信號/反相的第一儲存位元信號

MCB:第二控制信號

MT:第一儲存位元信號

Q:輸出信號

QCS:第二儲存位元信號

QTS:反相的第二儲存位元信號

SE:掃描使能信號

SEbar:反相掃描使能信號

SI:掃入輸入信號

X:輸入信號

Claims

一種觸發器，包括：一主鎖存器；以及一輔鎖存器，連接到所述主鎖存器，其中所述主鎖存器和所述輔鎖存器各自包括一多級輸入驅動器，並且其中各所述多級輸入驅動器包括：一控制級，包括：串聯連接的多個電晶體；以及在所述多個電晶體中的兩個電晶體之間的結點處的一控制節點，其中所述兩個電晶體的閘極分別接收一輸入信號和一時鐘信號，使得在所述控制節點處的一控制信號的邏輯狀態取決於所述輸入信號和所述時鐘信號；以及一儲存級，包括：串聯連接的兩個附加電晶體；以及在所述兩個附加電晶體之間的結點處的一儲存節點，其中所述兩個附加電晶體中的至少一個附加電晶體的閘極接收所述控制信號，使得在所述儲存節點處的儲存位元信號的邏輯狀態取決於所述控制信號。
如請求項1所述的觸發器，其中所述主鎖存器和所述輔鎖存器各自還包括：一前饋路徑，連接到所述儲存節點；以及一反饋路徑，具有連接到所述前饋路徑的相對端，並且所述反饋路徑包括串聯連接在所述相對端之間的一反相器和一三態邏輯器件，其中所述三態邏輯器件包括一反饋節點，其中所述反相器接收所述儲存位元信號、並且生成經反相的儲存位元信號，以及其中在所述反饋節點處生成的一反饋信號取決於所述經反相的儲存位元信號、所述控制信號和所述時鐘信號。
如請求項1所述的觸發器，還包括連接到所述輔鎖存器的一數位輸出驅動器。
如請求項1所述的觸發器，其中用於所述主鎖存器的所述輸入信號包括一資料登錄信號。
如請求項1所述的觸發器，其中用於所述主鎖存器的所述輸入信號包括一資料登錄信號和一掃入輸入信號中的所選定的信號。
如請求項2所述的觸發器，其中用於所述輔鎖存器的所述輸入信號包括來自所述主鎖存器的所述經反相的一儲存位元信號，並且其中用於所述輔鎖存器的所述儲存位元信號由用於所述主鎖存器的所述儲存位元信號和所述輔鎖存器的所述控制信號進行門控。
一種觸發器，包括：一主鎖存器，包括：一第一多級輸入驅動器，包括：一第一控制級，包括：串聯連接的多個第一電晶體；以及在所述多個第一電晶體中的兩個第一電晶體之間的結點處的一第一控制節點，其中所述兩個第一電晶體的閘極分別接收一輸入信號和一時鐘信號，使得在所述第一控制節點處的一第一控制信號的一邏輯狀態取決於所述輸入信號和所述時鐘信號；以及一第一儲存級，包括：串聯連接的兩個附加第一電晶體；以及在所述兩個附加第一電晶體之間的結點處的一第一儲存節點，其中所述兩個附加第一電晶體的閘極接收所述第一控制信號，使得在所述第一儲存節點處的一第一儲存位元信號的邏輯狀態取決於所述一第一控制信號；第一前饋路徑，連接到所述第一儲存節點；以及第一反饋路徑，具有連接到所述第一前饋路徑的一第一相對端，並且所述反饋路徑包括：包括一第一中間節點的一第一反相器和包括一第一反饋節點的一第一三態邏輯器件，其中所述第一反相器接收所述第一儲存位元信號，並且在所述第一中間節點處生成經反相的第一儲存位元信號，其中所述第一三態邏輯器件在所述第一反饋節點處生成一第一反饋信號，並且其中所述第一反饋信號取決於所述經反相的第一儲存位元信號、所述第一控制信號和所述時鐘信號；以及一輔鎖存器，連接到所述主鎖存器。
如請求項7所述的觸發器，其中所述第一控制級的所述多個第一電晶體包括串聯連接在一正電壓軌與地之間的兩個p型場效應電晶體和兩個n型場效應電晶體，其中所述第一控制節點在所述兩個p型場效應電晶體與所述兩個n型場效應電晶體之間的一結點處，其中所述第一控制級還包括串聯連接在所述第一控制節點與地之間的一下拉電晶體，其中所述兩個p型場效應電晶體的閘極分別接收所述時鐘信號和所述輸入信號，其中所述兩個n型場效應電晶體的閘極分別接收所述時鐘信號和所述第一儲存位元信號，其中所述下拉電晶體的閘極接收所述輸入信號，其中所述第一儲存級的所述兩個附加第一電晶體包括：串聯連接在所述上拉節點與地之間的一附加p型場效應電晶體和一附加n型場效應電晶體，其中所述第一儲存節點在所述附加p型場效應電晶體與所述附加n型場效應電晶體之間的結點處，以及其中所述附加p型場效應電晶體和所述附加n型場效應電晶體的閘極接收所述第一控制信號。
如請求項8所述的觸發器，其中，當所述時鐘信號從高邏輯狀態切換到低邏輯狀態時，所述主鎖存器是透明的，並且在所述第一多級輸入驅動器內：當所述輸入信號具有所述低邏輯狀態時，所述下拉電晶體關斷、並且所述兩個p型場效應電晶體接通，使得在所述第一控制節點上的所述第一控制信號具有所述高邏輯狀態，使得所述附加p型場效應電晶體關斷，並且使得所述附加n型場效應電晶體接通以使在所述第一儲存節點上的所述第一儲存位元信號具有所述低邏輯狀態，以及當所述輸入信號具有所述高邏輯狀態時，所述下拉電晶體接通，使得在所述第一控制節點上的所述第一控制信號具有所述低邏輯狀態，使得所述附加n型場效應電晶體關斷，並且使得所述附加p型場效應電晶體接通以使在所述第一儲存節點上的所述第一儲存位元信號具有所述高邏輯狀態，以及其中，當所述時鐘信號從所述低邏輯狀態切換到所述高邏輯狀態時，在所述第一多級輸入驅動器內，所述第一控制信號和所述第一儲存位元信號的邏輯狀態保持穩定。
如請求項7所述的觸發器，其中所述第一三態邏輯器件包括：兩個p型場效應電晶體，串聯連接在一正電壓軌與所述第一反饋節點之間；以及兩個n型場效應電晶體，串聯連接在所述第一反饋節點與地之間，其中所述兩個p型場效應電晶體中的一個p型場效應電晶體和所述兩個n型場效應電晶體中的一個n型場效應電晶體的閘極接收所述經反相的一第一儲存位元信號，其中所述兩個p型場效應電晶體中的另一p型場效應電晶體的閘極接收所述第一控制信號，並且其中所述兩個n型場效應電晶體中的另一n型場效應電晶體的閘極接收所述時鐘信號。
如請求項7所述的觸發器，其中所述輔鎖存器包括：一第二多級輸入驅動器，包括：一第二控制級，包括：串聯連接的多個第二電晶體；以及在所述多個第二電晶體中的兩個第二電晶體之間的結點處的一第二控制節點，其中所述兩個第二電晶體的閘極接收所述時鐘信號和所述經反相的一第一儲存位元信號，使得在所述第二控制節點處的第二控制信號取決於所述時鐘信號和所述經反相的第一儲存位元信號；一第二儲存級，包括：串聯連接的兩個附加第二電晶體；以及在所述兩個附加第二電晶體之間的結點處的一第二儲存節點，其中所述兩個附加第二電晶體的閘極接收所述第二控制信號和所述第一儲存位元信號，使得在所述第二儲存節點處的一第二儲存位元信號的一邏輯狀態取決於所述第二控制信號和所述第一儲存位元信號；第二前饋路徑，連接到所述第二儲存節點；以及第二反饋路徑，具有連接到所述第二前饋路徑的一第二相對端，並且所述第二反饋路徑包括：包括一第二中間節點的一第二反相器和包括一第二反饋節點的一第二三態邏輯器件，其中所述第二反相器接收所述第二儲存位元信號，並且在所述第二中間節點處生成經一反相的第二儲存位元信號，其中所述第二三態邏輯器件在所述第二反饋節點處生成第二反饋信號，並且其中所述第二反饋信號取決於所述經反相的第二儲存位元信號、所述時鐘信號和所述第二控制信號。
如請求項11所述的觸發器，其中所述第二控制級的所述多個第二電晶體包括串聯連接在一正電壓軌與地之間的兩個p型場效應電晶體和兩個n型場效應電晶體，其中所述第二控制節點在所述兩個p型場效應電晶體與所述兩個n型場效應電晶體之間的結點處，其中下拉節點在所述兩個n型場效應電晶體中的每個n型場效應電晶體之間的結點處，其中所述第二控制級還包括串聯連接在所述正電壓軌與所述第二控制節點之間的一上拉電晶體，其中所述兩個p型場效應電晶體的閘極分別接收所述第二反饋信號和所述時鐘信號，其中所述兩個n型場效應電晶體的閘極分別接收所述經反相的第一儲存位元信號和所述時鐘信號，其中所述上拉電晶體的閘極接收所述經反相的第一儲存位元信號，其中所述第二儲存級的所述兩個附加第二電晶體包括：串聯連接在所述正電壓軌與所述下拉節點之間的一附加p型場效應電晶體和一附加n型場效應電晶體，其中所述第二儲存節點在所述附加p型場效應電晶體與所述附加n型場效應電晶體之間的結點處，其中所述附加p型場效應電晶體的閘極接收所述第二控制信號，以及其中所述附加n型場效應電晶體的閘極接收所述第一儲存位元信號。
如請求項12所述的觸發器，其中，當所述時鐘信號從低邏輯狀態切換到高邏輯狀態時，所述輔鎖存器變為透明，並且在所述第二多級輸入驅動器內：當由所述第二多級輸入驅動器接收的所述第一儲存位元信號具有所述高邏輯狀態、並且由所述第二多級輸入驅動器接收的所述經反相的第一儲存位元信號具有所述低邏輯狀態時，所述上拉電晶體接通，使得在所述第二控制節點上的所述第二控制信號具有所述高邏輯狀態，使得所述附加p型場效應電晶體關斷，並且使得所述附加n型場效應電晶體接通以使在所述第二儲存節點上的所述第二儲存位元信號具有所述低邏輯狀態，以及當由所述第二多級輸入驅動器接收的所述第一儲存位元信號具有所述低邏輯狀態、並且由所述第二多級輸入驅動器接收的所述經反相的第一儲存位元信號具有所述高邏輯狀態時，所述兩個n型場效應電晶體接通，使得在所述第二控制節點上的所述第二控制信號具有所述低邏輯狀態，使得所述附加p型場效應電晶體接通，並且使得所述附加n型場效應電晶體關斷以使在所述第二儲存節點上的所述第二儲存位元信號具有所述高邏輯狀態，以及其中在所述第二多級輸入驅動器內，當所述時鐘信號從所述高邏輯狀態切換到所述低邏輯狀態時，所述第二控制信號和所述第二儲存位元信號的邏輯狀態保持穩定。
如請求項11所述的觸發器，其中所述第二三態邏輯器件包括：兩個p型場效應電晶體，串聯連接在一正電壓軌與所述第二反饋節點之間；以及兩個n型場效應電晶體，串聯連接在所述第二反饋節點與地之間，其中所述兩個p型場效應電晶體中的一個p型場效應電晶體和所述兩個n型場效應電晶體中的一個n型場效應電晶體的閘極接收所述經反相的第二儲存位元信號，其中所述兩個p型場效應電晶體中的另一p型場效應電晶體的閘極接收所述時鐘信號，並且其中所述兩個n型場效應電晶體中的另一n型場效應電晶體的閘極接收所述第二控制信號。
如請求項11所述的觸發器，還包括一數位輸出驅動器，所述數位輸出驅動器包括連接到所述第二前饋路徑的一第三反相器，其中所述第三反相器接收和反相所述第二儲存位元信號、並且輸出一數位輸出信號。
一種掃描觸發器，包括：一主鎖存器，包括：一第一多級輸入驅動器，包括：一第一控制級，包括：串聯連接的多個第一電晶體；以及在所述多個第一電晶體中的兩個第一電晶體之間的結點處的一第一控制節點，其中所述兩個第一電晶體的閘極分別接收輸入信號和時鐘信號，使得在所述第一控制節點處的一第一控制信號的邏輯狀態取決於所述輸入信號和所述時鐘信號，並且其中所述輸入信號包括一資料登錄信號和一掃入輸入信號中的所選定的信號；以及一第一儲存級，包括：串聯連接的兩個附加第一電晶體；以及在所述兩個附加第一電晶體之間的結點處的一第一儲存節點，其中所述兩個附加第一電晶體的閘極接收所述第一控制信號，使得在所述第一儲存節點處的第一儲存位元信號的邏輯狀態取決於所述一第一控制信號；一第一前饋路徑，連接到所述第一儲存節點；以及一第一反饋路徑，具有連接到所述第一前饋路徑的一第一相對端，並且所述第一反饋路徑包括：包括一第一中間節點的一第一反相器和包括一第一反饋節點的一第一三態邏輯器件，其中所述第一反相器接收所述第一儲存位元信號、並且在所述第一中間節點處生成經一反相的第一儲存位元信號，其中所述第一三態邏輯器件在所述第一反饋節點處生成一第一反饋信號，並且其中所述第一反饋信號取決於所述經反相的第一儲存位元信號、所述第一控制信號和所述時鐘信號；以及一輔鎖存器，連接到所述主鎖存器。
如請求項16所述的掃描觸發器，其中所述第一多級輸入驅動器還包括一多工器，所述多工器接收所述資料登錄信號和所述掃入輸入信號、並且輸出所述資料登錄信號和所述掃入輸入中的所選定的信號，以門控所述第一控制信號。
如請求項16所述的掃描觸發器，還包括與所述第一前饋路徑並聯連接的兩個第一多級輸入驅動器，其中所述兩個第一多級輸入驅動器分別接收所述資料登錄信號和所述掃入輸入信號，並且其中所述兩個第一多級輸入驅動器分別選擇性地和交替地可操作用於處理所述資料登錄信號和用於處理所述掃入輸入信號。
如請求項16所述的掃描觸發器，其中所述第一三態邏輯器件包括：兩個p型場效應電晶體，串聯連接在一正電壓軌與所述第一反饋節點之間；以及兩個n型場效應電晶體，串聯連接在所述第一反饋節點與地之間，其中所述兩個p型場效應電晶體中的一個p型場效應電晶體和所述兩個n型場效應電晶體中的一個n型場效應電晶體的閘極接收所述經反相的第一儲存位元信號，其中所述兩個p型場效應電晶體中的另一p型場效應電晶體的閘極接收所述第一控制信號，並且其中所述兩個n型場效應電晶體中的另一n型場效應電晶體的閘極接收所述時鐘信號。
如請求項16所述的掃描觸發器，其中所述輔鎖存器包括：一第二多級輸入驅動器，包括：一第二控制級，包括：串聯連接的多個第二電晶體；以及在所述多個第二電晶體中的兩個第二電晶體之間的結點處的一第二控制節點，其中所述兩個第二電晶體的閘極接收所述時鐘信號和所述經反相的第一儲存位元信號，使得在所述第二控制節點處的一第二控制信號取決於所述時鐘信號和所述經反相的第一儲存位元信號；以及一第二儲存級，包括：串聯連接的兩個附加第二電晶體；以及在所述兩個附加第二電晶體之間的結點處的一第二儲存節點，其中所述兩個附加第二電晶體的閘極接收所述第二控制信號和所述第一儲存位元信號，使得在所述第二儲存節點處的一第二儲存位元信號的邏輯狀態取決於所述第二控制信號和所述第一儲存位元信號；一第二前饋路徑，連接到所述第二儲存節點；以及一第二反饋路徑，具有連接到所述第二前饋路徑的一第二相對端，並且所述第二反饋路徑包括：包括一第二中間節點的一第二反相器和包括一第二反饋節點的一第二三態邏輯器件，其中所述第二反相器接收所述第二儲存位元信號，並且在所述第二中間節點處生成經反相的第二儲存位元信號，其中所述第二三態邏輯器件在所述第二反饋節點處生成第二反饋信號，並且其中所述第二反饋信號取決於所述經反相的第二儲存位元信號、所述時鐘信號和所述第二控制信號，其中所述掃描觸發器還包括一數位輸出驅動器，所述數位輸出驅動器包括連接到所述第二前饋路徑的一第三反相器，其中所述第三反相器接收並且反相所述第二儲存位元信號、並且輸出一數位輸出信號，以及其中所述第二三態邏輯器件包括：兩個p型場效應電晶體，串聯連接在一正電壓軌與所述第二反饋節點之間；以及兩個n型場效應電晶體，串聯連接在所述第二反饋節點與地之間，其中所述兩個p型場效應電晶體中的一個p型場效應電晶體和所述兩個n型場效應電晶體中的一個n型場效應電晶體的閘極接收所述經反相的第二儲存位元信號，其中所述兩個p型場效應電晶體中的另一p型場效應電晶體的閘極接收所述時鐘信號，並且其中所述兩個n型場效應電晶體中的另一n型場效應電晶體的閘極接收所述第二控制信號。