TWI472029B

TWI472029B - 垂直電容耗盡型功率裝置

Info

Publication number: TWI472029B
Application number: TW100107149A
Authority: TW
Inventors: Donald Disney
Original assignee: Monolithic Power Systems Inc
Priority date: 2011-03-03
Filing date: 2011-03-03
Publication date: 2015-02-01
Also published as: TW201238047A

Description

垂直電容耗盡型功率裝置

本發明公開了一種半導體裝置和一種半導體裝置的製作程序，例如，功率電晶體及製作功率電晶體的程序。

功率電晶體常根據裝置的多個參數來分類，例如金屬氧化物半導體場效應電晶體(Metal Oxide Semiconductor Field Effect Transistors,MOSFETs)、絕緣閘雙極性電晶體(Insulated Gate Bipolar Transistors,IGBTs)、超接面金屬氧化物半導體場效應電晶體(Superjunction Metal Oxide Semiconductor Field Effect Transistors，SJMOSFETs)、垂直金屬氧化物半導體電晶體(Vertical Metal Oxide Semiconductor Transistors,VMOS)、垂直雙擴散金屬氧化物半導體電晶體(Vertical Double-diffused Metal Oxide Semiconductor Transistors,VDMOS)、雙極性接面型電晶體(Bipolar Junction Transistor,BJT)等。比如，通常期望獲得較高擊穿電壓(Breakdown Voltage，BV)、較低導通電阻(On-resistance，Ron)、較大安全工作區(Safe Operation Area，SOA)等其他參數。

在功率電晶體中，高擊穿電壓BV和低導通電阻Ron特性之間一般有個折衷。例如，當電晶體漂移區摻雜濃度降低或者漂移區厚度增大時，擊穿電壓和導通電阻通常會變大。在某些電晶體中，比如過電流保護電晶體、過電壓保護電晶體、供電開關電晶體、常開型電晶體、空乏型電晶體、高性能電晶體等，其擊穿電壓BV和導通電阻Ron的特性非常重要。比如，這些電晶體在過電壓情況下需要足夠高的擊穿電壓值BV來阻止過電壓；同時這些電晶體需要低導通電阻Ron來減小其耗散功率。

此外，製造電晶體時，同樣期望獲得較低成本和較高成品率。在多數情況下，晶體管製作變複雜時，成本增加產量減小。導致製作複雜的因素包括採用更多的程序步驟(如沉積、擴散、蝕刻、掩膜等程序)和採用程序的容差等。

本發明的目的在於提供一種具有較高的擊穿電壓和較低的導通電阻的功率裝置，該功率裝置，包括：基板、源極電極、汲極電極、漂移區、絕緣區以及閘極區。其中，汲極電極與基板耦合；漂移區耦合在基板和源極電極之間，在該源極電極和該漂移區之間形成一條直接的、固定的、連續的、無切換的路徑，當源極電極和汲極電極之間施加第一電壓時，漂移區能使源極電極和汲極電極之間流過電流；絕緣區，具有1μm~3μm的厚度；閘極區與該漂移區平行並且交錯排列，由絕緣區將之與漂移區、該源極電極和該基板隔開，當源極電極和汲極電極之間施加第二電壓時，通過閘極區控制漂移區的電容性空乏。

本發明該的功率裝置，利用漂移區的空乏來限制所允許流過電流的值。

本發明該的功率裝置，當第二電壓低於夾斷電壓時，電流與第一電壓呈線性比例關係，當第二電壓高於夾斷電壓時，電流不隨電壓變化，固定在一個上限值。

本發明該的功率裝置，基板是一個N型基板；漂移區包含N型外延層；閘極區是摻雜多晶矽；絕緣區包含二氧化矽。

本發明該的功率裝置，採用梯度摻雜分佈摻雜漂移區，在功率裝置斷態時，為漂移區提供均勻的電場。

本發明該的功率裝置，漂移區為梯度摻雜分佈，該摻雜分佈在接近基板時摻雜濃度增加，在遠離基板時摻雜濃度降低。

本發明該的功率裝置，採用梯度摻雜分佈摻雜漂移區，在接面深度X0和接面深度X1之間的摻雜濃度不變，在接面深度X1和接面深度X2之間摻雜濃度增加，其中，接面深度X0離基板距離較接面深度X2遠，接面深度X1位於接面深度X0和接面深度X2之間。

本發明該的功率裝置是常開型垂直電容空乏場效應電晶體。

本發明該的功率裝置，進一步包括源極接觸區，用於在源極電極和漂移區之間提供一個歐姆接觸，該源極接觸區由N⁺ 物質形成。

本發明該的功率裝置，進一步包括源極接觸區，形成於漂移區內；源極金屬層，包含源極電極；以及矽化物層，形成於漂移區和源極金屬層之間，並與兩者接觸。

本發明該的功率裝置，進一步包括一個環形區域，環繞部分源極接觸區形成，並且具有與源極接觸區的第二導電類型相反的第一導電類型。

本發明該的功率裝置，進一步包括金屬肖特基接觸，用於在源極電極和漂移區之間提供一個整流連接。

本發明該的功率裝置，漂移區和閘極區可被共同設置為多單元功率裝置中的一個單元。

本發明該的功率裝置，其特徵在於，該閘極區有一個T型截面，包含上下兩個部分，其中，上部距漂移區的距離為第一距離，下部距漂移區的距離為第二距離，該第一距離小於該第二距離的一半。

本發明還提供了一種垂直電容空乏場效應電晶體(VCDFET)，包括基板、源極電極、耦合在基板上的汲極電極以及多個VCDFET單元。其中每一個VCDFET單元又包含：漂移區，耦合於源極電極和基板之間，在該源極電極和該漂移區之間形成一條直接的、固定的、連續的、無切換的路徑，當第一電壓通過源極電極和汲極電極時，漂移區在源極電極和汲極電極之間提供一條電流通道；閘極區，與漂移區平行並且交錯排列，該閘極區與該漂移區隔開，電容性控制流過漂移區的電流；以及絕緣區，具有1μm~3μm的厚度，將閘極區同漂移區、該源極電極和基板隔開。

本發明該的VCDFET，每一個VCDFET單元進一步包含源極接觸區，靠近漂移區的頂面形成，用於同源極電極進行電接觸。

本發明該的VCDFET，以一個摻雜分佈摻雜每一個漂移區：從接面深度X0到接面深度X1的摻雜濃度固定，而從接面深度X1到接面深度X2的摻雜濃度單調遞增。其中接面深度X0鄰近源極接觸區、接面深度X2鄰近基板、接面深度X1在接面深度X0和接面深度X2之間。

本發明該的VCDFET，每一個VCDFET單元進一步包含：源極金屬層，包括該源極電極；矽化層，形成於源極金屬層和源極接觸區之間；以及另一矽化層，形成於閘極區的頂面。

本發明該的VCDFET，每一個VCDFET單元進一步包含：P型注入體，至少環繞該源極接觸區的部分區域形成。

本發明該的VCDFET，每一個VCDFET單元進一步包含：源極金屬層，包括該源極電極；矽化層，形成於漂移區和源極金屬層之間；以及另一矽化層，形成於閘極區的頂面。

本發明該的VCDFET，每一個VCDFET單元進一步包含：金屬肖特基接觸區，用於連接源極電極和漂移區。

本發明還提供了一種製作功率裝置的方法：步驟一，在基板上形成外延層，該外延層具有頂面；步驟二，在外延層上蝕刻溝槽；步驟三，在溝槽中形成第一絕緣層，該絕緣層形貌與溝槽的側壁和底面形貌相適應，該絕緣層的厚度達到1μm~3μm；步驟四，緊接步驟三，在溝槽中形成導電性閘極區，通過第一絕緣層該將導電性閘極區同溝槽的側壁和底面隔離開；步驟五，除去第一絕緣層和閘極區兩者的部分，使兩者的頂面和外延層的頂面共面，使該閘極區與該第一絕緣層外的外延層平行，並且該閘極區與該外延層具有交錯排列的結構；步驟六，在閘極區、第一絕緣層和外延層的上面形成第二絕緣層；步驟七，在第二絕緣層上形成第一開孔和第二開孔，第一開孔暴露部分外延層，第二開孔暴露部分閘極區；步驟八，形成與外延層電接觸的源極電極，在該源極電極和該外延層之間形成一條直接的、固定的、連續的、無切換的路徑；步驟九，形成與閘極區電接觸的閘電極。

本發明該的方法，在形成第一絕緣層時包含：在溝槽中以一種電介質材料熱生長一層與之形狀相應的共形層；以及在溝槽中以另一種電介質材料沉積另一層與之形狀相應的共形層，該共形層與溝槽形狀一致。

本發明該的方法是在N型基板上進行的。

本發明該的方法，形成外延層包括改變摻雜氣流濃度，摻雜氣流是一個隨時間變化的函數，為了在外延層提供梯度摻雜分佈，該摻雜分佈在接面深度X0和接面深度X1之間的摻雜濃度不變，在接面深度X1和接面深度X2之間摻雜濃度增加，其中，接面深度X0比接面深度X2離基板遠，接面深度X1在接面深度X0和接面深度X2之間。

本發明該的方法中，功率裝置是常開型垂直電容性空乏功率場效應電晶體。

本發明該的方法，進一步包括，在形成第二絕緣層前，先在閘極區和外延層頂面形成矽化物層。

本發明該的方法，進一步包括，在源極電極和外延層部分頂面之間形成肖特基接觸。

本發明該的方法，進一步包括，在外延層部分頂面形成歐姆接觸。

本發明該的方法，歐姆接觸區具有第一導電類型，進一步包括：在外延層部分頂面形成一個摻雜區，摻雜區具有與第一導電類型相反的第二導電類型，同時摻雜區至少環繞歐姆接觸區的一部分。

本發明該的方法，源極電極具有一個第一成分，進一步包括：第一成分和與之完全不同的第二成分形成一個肖特基接觸層。

本發明該的方法，第二成分至少包含鈷、鉑和鈦中的一種。

本發明採用上述結構和/或方法，使閘極區和漂移區結構交錯，漂移區的摻雜濃度相比一般的同類產品更高，從而在給定的擊穿電壓下，能獲得更低的導通電阻。

本發明將在下文中結合附圖進行全面描述。雖然本發明結合實施例進行闡述，但應理解為這並非意指將本發明限定於這些實施例中，相反，本發明意在涵蓋由所附申請專利範圍所界定的本發明精神和範圍內所定義的各種可選項、可修改項和等同項。此外，在下面對本發明的詳細描述中，為了更好地理解本發明，闡述了大量的細節。然而，本領域技術人員將理解，沒有這些具體細節，本發明同樣可以實施。在其他的一些實施例中，為了便於凸顯本發明的主旨，對於大家熟知的方案、流程、元裝置以及電路未作詳細的描述。

圖1所示為垂直電容空乏型場效應電晶體100(VCDFET)的截面圖。如圖所示，垂直電容空乏型場效應電晶體100包含基板102、漂移區104、絕緣區108、閘極區110、源極接觸區112、源極金屬層114、漏極金屬層115、源極電極116、汲極電極118。在一個實施例中，基板102、漂移區104、源極接觸區112、源極金屬層114、漏極金屬層115被配置為源極電極116和汲極電極118之間的一條電流通路，該電流通路可由絕緣區108和閘極區110之間的電容的空乏或增強控制，例如，可通過改變汲極電極118和閘極區110之間的第二電壓控制絕緣區108和閘極區110之間的電容。在一個實施例中，漂移區104也可被設置用於選擇性流過從源極電極116到汲極電極118的電流，例如，可通過改變汲極電極118和源極電極116之間的電壓控制流過漂移區104的電流。在這些或其他一些實施例中，流過漂移區104的電流幅值取決於汲極電極118和閘極區110之間的電壓。

通過採用如閘極區110和漂移區104交錯的結構特性，摻雜濃度將比一般的漂移區摻雜濃度更高。此摻雜同樣導致漂移區導電率比一般值高，因此對於給定的擊穿電壓，導通電阻值將比一般值小。基於這些或其他的一些特點，垂直電容空乏型場效應電晶體100的製作程序量也將比一般程序少，這樣可以減小損耗(比如：歐姆損耗、二極體壓降損耗、電容損耗等)，加快頻率回應特性，降低給定擊穿電壓的導通電阻值。

此外，垂直電容空乏型場效應電晶體100還可以在源極電極116和漂移區104之間形成一條直接的、固定的、連續的、無切換的、靜態的、不變的路徑或連接帶。當汲極電極118和閘極區110之間的電壓低於夾斷電壓時，垂直電容空乏型場效應電晶體100的汲極電極118和源極電極116之間的電流和電壓有一個線性比例關係。在這個示例中，當穿過汲極電極118和閘極區110的電壓高於夾斷電壓時，汲極電極118和源極電極116之間的電流電壓比值關係在一個較高電流幅值時是固定的。

關於基板102、漂移區104、絕緣區108、閘極區110、源極接觸區112、源極金屬層114、汲極金屬層115的更多細節將在圖2A-2I中描述。

在一個實施例中，垂直電容空乏型場效應電晶體100可採用一個常開型電晶體結構用於向電路提供過電壓或過電流保護。在一個具體的例子中，垂直電容空乏型場效應電晶體100可串聯在開關電源和輸入源之間，用於限制開關電源的輸入電壓和/或輸入電流。然而，垂直電容空乏型場效應電晶體100也可以為開關電源或其他合適的電路提供其他適合的功能。

雖然此處舉例說明的是一個單個單元電晶體，但是垂直電容空乏型場效應電晶體100也可以是其他任何合適結構的多單元電晶體。在這些電晶體中，每個單元被耦合在一起，共用相同的基板、閘極金屬層、源極金屬層和汲極金屬層等。關於多單元垂直電容空乏型場效應電晶體的更多細節將在圖3和圖4中進一步描述。

圖2A-2I舉例說明圖1中所示的垂直電容空乏型場效應電晶體100的製造方法。作為一個示例，描述的程序過程較簡單、成本較低廉。例如，至少在一個示例程序中，僅包含三道掩膜步驟。

首先參考圖2A，程序從第一半導體類型的基板102開始，作為一個示例，基板102可以是摻雜濃度為1×10¹⁸ cm^-3 ~1×10²⁰ cm^-3 ，厚度是100μm~600μm的N型基板。然而，還可以使用任何其他適合的基板。

參考圖2B，接下來將在基板102上形成漂移區104。在一個實施例中，漂移區104是一個具有梯度摻雜分佈的外延層，有關梯度摻雜分佈將在圖5中進一步詳細描述。在一個實施例中，漂移區104包含N-型外延層矽，當基板102附近的摻雜氣體或其他摻雜源的濃度是一個近似的隨時間連續或不連續變化的函數，則在漂移區104的摻雜濃度縱向上呈梯度分佈(比如，一個具體的不論是線性、分段線性、非線性還是其他變化形式的梯度濃度分佈)。然而，還可以採用任何其他合適的材料、程序來形成漂移區104。

雖然這裏描述的是在基板102上形成漂移區104，但是其他製作程序還可在一個預製的包含基板102和漂移區104的雙層基板上進行。

繼續參考圖2C，接著將採用合適的程序(如反應離子蝕刻、化學溶液濕法蝕刻、各相異性電介質蝕刻等)從漂移區104的上表面在漂移區104內形成溝槽106。

在一個實施例中，通過蝕刻漂移區104，進而露出基板102(不蝕刻基板102)來形成溝槽106。但在其他一些實施例中，只要對電晶體的性能沒有過大影響，也可容忍蝕刻程序漂移(如：過蝕刻、欠蝕刻等)。例如，接下來在溝槽106內形成絕緣區108可減小或去除程序漂移的影響。在一個實施例中，相對於溝槽106沒有完全延伸過漂移區104，將溝槽106延伸進基板102時對性能的影響較小，比如，如果溝槽106沒有完全延伸過漂移區104，將使製作的電晶體的擊穿電壓反而受到限制。因此，帶偏差的蝕刻溝槽106是有益的，稍微的過蝕刻是所期望的。比如，如果採用有10%漂移的程序在20μm深的漂移區上形成20μm深的溝槽，該程序被設置為優先形成22μm深的溝槽，這樣即使最終溝槽僅20μm深(比如有10%的淺層)，溝槽仍然將延伸過漂移區。但是，如果蝕刻形成 24μm深的溝槽，這也基本上不會降低其性能。在一個實施例中，溝槽106的寬度為3μm-8μm。

請參考圖2D，接下來將採用任何合適的材料和任何合適的厚度，在溝槽106的底面和側壁形成絕緣區108。作為一個示例，絕緣區108應有足夠的厚度以承受預設的擊穿電壓，但又不可太厚，以至於妨礙了期望的通過閘極區110來控制漂移區104導電性的能力。

在一些實施例中，絕緣區108可包含二氧化矽、氮化矽或任何其他合適的電介質、氧化物等其他絕緣材料。在一個實施例中，可熱生長形成絕緣區108；而在另一個實施例中，也可沉積形成絕緣區108(如通過化學氣相沉積(CVD)程序等)；在又一個實施例中，例如可採用部分熱生長和部分沉積的程序形成和溝槽106基本一致的絕緣區108，作為部分熱生長和部分沉積程序的一個示例，首先將熱生長出約0.5μm~1μm的絕緣區，再沉積形成其他的絕緣區，最終達到1μm~3μm的厚度。在其他的示例中，絕緣區108的厚度可能是0.2μm~4μm。

現在再參考圖2E，接著將在溝槽106中以沉積或其他程序方式製作導電材料，進而形成閘極區110。如圖所示，閘極區110與溝槽側壁和溝槽底面被絕緣區108隔開。雖然閘極區110實際上可包含任何導電材料，但作為一個示例，閘極區110是由摻雜多晶矽形成的。

繼續看圖2F，接下來將對如圖2E所示結構的表面平坦化，比如，去除多餘的材料，使漂移區104、絕緣區 108及閘極區110三者的頂面共面。平坦化程序包含蝕刻程序、回蝕程序、化學機械研磨(chemical mechanical polish,CMP)程序等，或各程序的結合。作為一個示例，平坦化程序包括在化學機械研磨程序後的回蝕程序。

如圖2G所示，接下來將形成源極接觸區112。作為一個示例，採用注入的方法形成源極接觸區112，其導電類型和漂移區104相同，但導電率更高。在其他示例中，源極接觸區112可包含磷、砷、銻等類型的N⁺ 摻雜物。形成源極接觸區112進一步還包含向漂移區104擴散摻雜物質。

在圖2G所示的實施例中，形成源極接觸區112還將採用一道掩膜步驟，比如，該掩膜可隔離源極接觸區112和閘極區110，該隔離增強了通過閘極區110抑制斷態漏電流能力，和/或增大漂移區104的空乏層。在其他一些實施例中，也可採用無掩膜技術，此時源極接觸區通過一個全面(如無掩膜)注入步驟形成，此方法由於減少了一道掩膜程序，使得程序成本下降。此外，採用全面注入技術對最終性能無太大影響，因為源極接觸區112的摻雜物一般對於絕緣區108和閘極區110暴露部分影響不大。

再參考圖2H，接下來將在如圖2G所示結構的表面形成絕緣材料層113，其表面包括漂移區104、絕緣區108、閘極區110、源極接觸區112等曝露的部分，絕緣材料層113的形成可以採用包括如圖2D中討論的任何合適的程序和材料。

雖然此處描述的絕緣層113和圖2D中所示的絕緣區108是隔開的，但絕緣層113和絕緣區108可以是隔開的也可以是一個整體。

繼續參考圖2I，接下來將在絕緣層113上形成開孔，使閘極區110和源極接觸區112與外界相連。在一個實施例中，藉由蝕刻或其他程序在絕緣層113上形成接觸開孔，該開孔穿過絕緣層113到達源極接觸區112並與閘極區110隔開。圖中未示出到閘極區110的接觸開孔，在一個實施例中，這些開孔位於沿著伸入該圖頁面的線上。

開孔形成後，接著將以沉積或其他程序形成源極金屬層114，在一個實施例中，用於製作如圖1所示的源極電極116。雖然在圖1中未示出閘極金屬層，但同樣將以沉積或其他程序形成，在一個實施例中，用於製作閘電極。同樣，可選的汲極金屬層115將形成，在一個實施例中，用於製作如圖1所示的汲極電極118。在形成汲極金屬層115之前，可以適當減小基板102的厚度。在一個實施例中，在小封裝或減小導通電阻的場合，為了提供足夠的機械支撐力將減薄基板的厚度或深度。比如，減薄基板102的量取決於所需的晶圓強度，該強度由晶圓製作程序、嚴格的裝置設計特性、導通電阻設計指標等決定。在一個實施例中，減薄後基板的厚度為100μm~400μm，而未減薄之前的厚度為600μm~900μm。然而，不論是初始厚度還是最終厚度，都可採用任何其他合適的厚度。同樣，還可選擇形成鈍化層(圖中未示出)。

作為一個示例，垂直電容空乏型場效應電晶體的擊穿電壓為200V，溝槽深度為15μm~20μm，漂移區寬度為1μm~2μm，絕緣層寬度為1μm~2μm，閘極區寬度為1μm~2μm。

圖3、圖4為根據本發明，垂直電容空乏型場效應電晶體具體實施例的平面圖。

圖3、圖4舉例說明了垂直電容空乏型場效應電晶體單元陣列表面結構的兩個例子。在圖3所示例子中，六個單元按兩行三列形式排列，而在圖4所示例子中，三個單元則按一行三列排列。雖然這裏描述了兩個具體例子，但是其他的單元、電晶體、陣列、排列、幾何圖形的合適佈置等都可以採納。此外，為了達到理想的電晶體特性、保護特點及其他有用功能等，可將多個陣列電耦合在一起。如圖3、圖4所示，閘極區110完全包圍絕緣區108，而絕緣區108又完全包圍漂移區104，因此漂移區104很容易被閘極區110空乏。圖4進一步說明了源極接觸區112、源極金屬層114、閘極金屬層420及閘極接觸墊422的外形輪廓平面圖。

圖5所示為根據本發明的一個實施例中，兩個漂移區摻雜分佈的電場強度隨接面深度變化的示意圖。在圖5中，接面深度X0約對應於源極接觸區的底面，接面深度X2約對應於基板和漂移區之間的過渡區，接面深度X1在X2和X0之間，也就是漂移區垂直高度上某處的一個值。

如圖5所示，在本發明的一些實施例中可採用非均勻漂移區摻雜。例如，一個梯度摻雜分佈，當接近基板時摻雜濃度增加，而靠近源極接觸區時摻雜濃度降低，這樣可增加電場的均勻性。此外，在漂移區增加電場的均勻性，還可增加給定漂移區接面深度處的擊穿電壓值。

在一個漂移區摻雜示例中，可採用線性梯度摻雜分佈，其在靠近漂移區頂面時摻雜濃度較低，在靠近漂移區底面時摻雜濃度較高。例如，對於一個擊穿電壓為200V的電晶體，在接面深度X1處摻雜濃度約為5×10¹⁵ cm^-3 ，在接面深度X2處的摻雜濃度約為5×10¹⁶ cm^-3 ，兩者之間的摻雜濃度為線性梯度變化。此梯度摻雜分佈結合閘極區和絕緣區的電容空乏作用，可在漂移區內提供一個均勻的電場。圖5中實線所示為在漂移區均勻摻雜的情況下，一個假定電場的分佈，在這種情況下漂移區頂面和底面的高電場尖峰可能限制擊穿電壓大小；虛線所示為示例的漂移區梯度摻雜分佈相關的均勻電場分佈圖。

在一些實施例中，可採用以下摻雜分佈方法：在接面深度X0和接面深度X1之間採用與接面深度X1和接面深度X2之間摻雜不同的均勻摻雜或梯度摻雜。例如，在X0和X1之間的區域具有均勻的摻雜濃度，該濃度低於X1和X2之間的摻雜濃度。並且，在選擇X0和X1之間的摻雜濃度時，需保證在較低電壓時可夾斷漂移區(比如在5V~10V時，空乏整個漂移區)，以優化電晶體的安全工作區性能、減小離子化的影響等等。在具體的示例中，接面深度X0和接面深度X1之間的摻雜濃度可以在1× 10¹⁴ cm^-3 至5×10¹⁵ cm^-3 之間。

圖6所示為垂直電容空乏型場效應電晶體600的截面圖。除了在圖1中討論的垂直電容空乏型場效應電晶體100的某些特徵，垂直電容空乏型場效應電晶體600還包含矽化物620，該矽化物被包含在漂移區104、閘極區110、源極接觸區112的任一部分或全部，或者是這些區域的局部上。例如，相對於垂直電容空乏型場效應電晶體100，垂直電容空乏型場效應電晶體600中的矽化物620可進一步降低閘極和/或源極電阻。圖6還示出了減薄基板602，作為圖2I中討論的一個減薄基板示例。

圖7A-7C所示為圖6中垂直電容空乏型場效應電晶體600的一個製作方法示例。接著圖2G中討論的源極接觸區112的製作，接下來在漂移區104、閘極區110、源極接觸區112中的任一部分或全部，或者是這些區域的局部上形成矽化物620。作為一個示例，可藉由矽化金屬沉積或其他相似程序來製作矽化物620，或者採用美國專利“具有自對準矽化物接觸的功率裝置”(POWER DEVICE WITH SELF-ALIGNED SILICIDE CONTACT)中描述的方法來製作，該專利申請號為“12/557,841”、申請日為2009年9月11號、發明人為唐納德．雷．迪士尼(Donald Ray Disney)和高路文．米尼克(Ognjen Milic)。因此上述申請內容作為本文的參考內容包含其中。

製作完矽化物620，接下來將在曝露部分上形成絕緣層，同時還要在絕緣層內形成接觸開孔，分別如圖7B、 7C所示，這些程序同圖2H和2I中描述的過程一致。

接下來將形成源極金屬層114、汲極金屬層115和/或閘極金屬層，最終形成垂直電容空乏型場效應電晶體600。

圖8是垂直電容空乏型場效應電晶體800的截面圖，其閘極區810被橫向延伸，比垂直電容空乏型場效應電晶體600中的閘極區110更靠近漂移區104。相比垂直電容空乏型場效應電晶體600，垂直電容空乏型場效應電晶體800的夾斷電壓更低，因為橫向延伸的閘極區810和漂移區104之間的距離(絕緣區108的厚度)縮短。

如截面圖所示，橫向延伸的閘極區810呈T型。例如，橫向延伸的閘極區810包含上下兩個部分，兩個部分離漂移區的距離各不相同，在此示例中，其上部離漂移區的距離不足下部離漂移區距離的一半。在另一個示例中，絕緣區108的上部寬度(即橫向延伸閘極區810的上部和漂移區104之間的距離)為0.05μm~0.5μm，而絕緣區108沿漂移區104下部的寬度為0.5μm~4.0μm。對於這個示例，一個橫向延伸閘極區的小型裝置封裝，其斷態夾斷電壓不再是50V，約為10V。

在垂直電容空乏型場效應電晶體800中，其漂移區104、源極接觸區112的頂面和橫向延伸的閘極區810的部分頂面也包含矽化物620。但是，其他垂直電容空乏型場效應電晶體也可採用有矽化物或無矽化物等其他合適形狀的閘極區。在其他示例中，可採用V型閘極區、其他線性或非線性的錐形閘極區等等。此外，橫向延伸閘極區810或其他閘極區的截面也可以與源極金屬層114和/或漂移區104的截面相匹配。在這些示例中，垂直電容空乏型場效應電晶體的夾斷電壓可進一步減小，同時沿著漂移區高度方向上的大多數部位可維持一個較均勻的電場。

圖9所示為垂直電容空乏型場效應電晶體900的截面圖，其中，在漂移區104和源極接觸區112內形成了注入體930。在一個實施例中，注入體930可以是環繞N⁺ 型源極接觸區的P型注入區，例如，此P型注入區可與N型漂移區形成PN接面。在這個示例中，當在N⁺ 型汲極加正電壓時，該電壓進而耦合到漂移區，PN接面反偏導致空乏區從PN結延伸進漂移區。由PN結形成的空乏區進一步加重了由閘極區110電容效應導致的空乏，因此可降低垂直電容空乏型場效應電晶體900的夾斷電壓。

可採用任何合適的注入方式或程序，在源極接觸區112形成之前或之後形成注入體930，同樣可通過掩膜或無掩膜程序形成注入體930。雖然圖中顯示了成對的注入區，但在一些實施例中，每個源極接觸區可採用單注入體，比如環形注入。

圖10所示為垂直電容空乏型場效應電晶體1000的截面圖，其採用肖特基接觸來代替摻雜的半導體源極接觸區。作為一個示例，採用肖特基接觸代替歐姆接觸是為了提供到漂移區104的整流連接，而非歐姆連接。在這些示例中，肖特基接觸可為垂直電容空乏型場效應電晶體 1000提供不對稱的電壓閉鎖，例如，肖特基接觸可阻斷汲極電極118和源極電極116之間的斷態電流，而歐姆接觸則不能阻斷該電流。但是，肖特基接觸也會增加垂直電容空乏型場效應電晶體1000通態時的正向壓降。在如圖10所示的實施例中，肖特基接觸是由源極金屬層114(如：鋁)或源極金屬層114下的阻擋金屬1040(如：鈦、氮化鈦)形成。在一個實施例中，肖特基接觸可以由和源極接觸區不同的材料形成。

圖11所示為垂直電容空乏型場效應電晶體1100的截面圖，其採用一個加強型肖特基接觸結構。垂直電容空乏型場效應電晶體1100除了包含阻擋金屬1040，還包含一個額外的金屬層1150。在一個實施例中，相對於使用阻擋金屬肖特基接觸的垂直電容空乏型場效應電晶體，採用專用肖特基接觸層有利於提升接面接觸特性。肖特基層1150可包含鈦、氮化鈦、矽化鈦、鈷、矽化鈷、鉑、矽化鉑等其他合適的金屬、合金或它們的組合物，或是其他類似物等。

雖然上面詳細的描述了本發明具體的實施例，並指明了最優方案，但是不論先前描述的多詳細，本發明仍有許多其他實施方式。在實際執行時可能有些變化，但仍然包含在本發明主旨範圍內，比如，在其他實施例中採用其他一些合適的程序，因此，本發明旨在包括所有落入本發明和該申請專利範圍及主旨內的替代例、改進例和變化例等。

100‧‧‧垂直電容空乏型場效應電晶體

102‧‧‧基板

104‧‧‧漂移區

108‧‧‧絕緣區

110‧‧‧閘極區

112‧‧‧源極接觸區

114‧‧‧源極金屬層

115‧‧‧汲極金屬層

116‧‧‧源極電極

118‧‧‧汲極電極

106‧‧‧溝槽

113‧‧‧絕緣材料層

420‧‧‧閘極金屬層

422‧‧‧閘極接觸墊

600‧‧‧垂直電容空乏型場效應電晶體

602‧‧‧基板

620‧‧‧矽化物

800‧‧‧垂直電容空乏型場效應電晶體

810‧‧‧閘極區

900‧‧‧垂直電容空乏型場效應電晶體

930‧‧‧注入體

1000‧‧‧垂直電容空乏型場效應電晶體

1040‧‧‧阻擋金屬

1100‧‧‧垂直電容空乏型場效應電晶體

1150‧‧‧金屬層

附圖作為說明書的一部分，對本發明實施例進行說明，並與實施例一起對本發明的原理進行解釋。為了更好地理解本發明，將根據以下附圖對本發明進行詳細描述。

圖1所示為垂直電容空乏型場效應電晶體(vertical capacitive depletion field effect transistor,VCDFET)一個實施例截面圖。

圖2A-2I所示為根據圖1中本發明一個實施例的VCDFET的製作方法。

圖3、圖4所示為VCDFET實施例的平面圖。

圖5所示為一個VCDFET實施例中，沿漂移區垂直深度方向的電場分佈。

圖6所示為VCDFET又一實施例截面圖。

圖7A-7C所示為根據圖6中本發明一個實施例的VCDFET製作方法。

圖8-圖11為VCDFET其他實施例截面圖。