TWI416948B - 裝載有積體感測器之積層型半導體裝置 - Google Patents

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Description

裝載有積體感測器之積層型半導體裝置
本發明，係有關一種裝載有積體感測器之積層型半導體裝置，更詳細而言係有關包含光電轉換元件、傳送閘極、重置電晶體、及放大電晶體之感測器電路，以及使用該感測器電路而能以簡單構成使所有像素能同時曝光(global shutter)之位址指定型影像感測器。
以往，就固態攝影裝置而言，使用CCD(Charge－Coupled Device：電荷耦合元件)來傳送配置成陣列狀之所有像素的訊號電荷之CCD影像感測器(電荷傳送型影像感測器)，乃是常被利。然而，近年來，藉由水平方向及垂直方向的掃描而從配置成陣列狀之所有像素中選擇各像素之CMOS影像感測器(X－Y位址指定型影像感測器)，已漸漸增加，從高級單眼數位相機乃至行動電話，已在使用之列。其被重視的原因在於，與CCD影像感測器相較，CMOS影像感測器有如下優點：只需要一個電源而能節省消耗電力、能以標準的CMOS(Complementary Metal－Oxide－Semiconductor：互補式金屬氧化物半導體)製程來製造、以及易於實現系統晶片(system on chip)。
然而，在習知的一般CMOS(位址指定型)影像感測器中，存在著下述二個問題。
第1問題點在於，無法使所有像素之訊號電荷同時貯存(換言之，同時曝光化)。
亦即，在CCD影像感測器中，對所有像素係在同一時刻開始訊號電荷的貯存，所貯存的訊號電荷，係從各像素一起被讀取然後傳送，因此，所有像素的訊號電荷之貯存期間(此係相等於曝光期間)相同。相對於此，在習知的CMOS影像感測器中，係針對像素陣列的各列或各個像素開始訊號電荷的貯存，貯存於各像素之訊號電荷，藉由位址指定而從各像素中依時序被依序讀取，在各像素的訊號電荷之貯存期間有時間誤差(時點之誤差)。因此，無法如CCD影像感測器般同時貯存訊號電荷。以下使用圖33與圖30來說明其理由。
圖33(a)，係CCD影像感測器的一般電路構成之概念圖；圖33(b)，係該CCD影像感測器的訊號電荷之貯存期間的概念圖。圖30(a)，係習知的CMOS影像感測器的一般電路構成之概念圖；圖30(b)，係該CMOS影像感測器的訊號電荷之貯存期間的概念圖。[參照米本和也著「CCD/CMOS影像感測器的基礎與應用」(CQ出版社，2003年發行)之175頁及179頁]
CCD影像感測器，如圖33(a)所示般，配置成陣列狀之複數個像素，分別包含作為光電轉換元件之光電二極體，在其等光電二極體中，分別貯存有數量與照射強度對應之訊號電荷。貯存於各像素之訊號電荷，透過各像素用而設置的傳送閘極(未圖示)，一起由沿著像素陣列的各行而配置之垂直CCD所讀取。該垂直CCD的讀取，一般係在垂直遮沒期間的最後一起進行。由各垂直CCD所讀取之訊號電荷，藉由該垂直CCD的垂直傳送作用，被依序傳送到沿像素陣列之列而配置之共通的水平CCD。如此，被傳送至水平CCD之訊號電荷，進一步藉由水平CCD而依序往其輸出端被水平傳送，經由設置在該輸出端的FD(Floating Diffusion：浮置擴散)放大器的放大而成為訊號輸出。
CCD影像感測器的訊號電荷之貯存期間，可輕易由圖33(b)而理解，與構成1訊框(frame)之N條掃描線(1~N)分別對應之像素，各有相同的貯存期間，換言之，貯存期間係被設定於同一時點。只要考慮到貯存於各像素之訊號電荷係一起被垂直CCD所讀取之動作，應能明瞭此種現象。
相對於此，在習知的CMOS影像感測器中，如圖30(a)所示般，配置成陣列狀之複數個像素，分別包含作為光電轉換元件之光電二極體，以及用來放大該光電二極體所貯存之訊號電荷之放大器。像素陣列中的各像素之選擇，係由垂直掃描電路依序選擇列選擇線，並由水平掃描電路依序選擇行訊號線(亦即依序指定X－Y位址)而進行。在圖30(a)中，係以設置在各像素中的開關與設置在各行訊號線的開關來表示其狀態。設置在各個行訊號線之CDS(Correlated Double Sampling：相關性雙取樣)電路，係用來從流經各行訊號線之訊號電荷中去除雜訊。經上述方式而從各像素中被選出之訊號電荷，依序被送至共通的水平訊號線，經過連接於該水平訊號線的一端之輸出電路後成為訊號輸出。
習知的CMOS影像感測器的訊號電荷之貯存期間，由圖30(b)所示可以了解，與構成1個訊框之N條掃描線(1~N)分別對應之像素，其貯存期間，係隨著各掃描線的掃描時點而依序產生時間差。其原因在於，CMOS影像感測器中，不像CCD影像感測器中存在有垂直暫存器(垂直CCD)，因此，若是各像素的訊號電荷之重置時點有改變，將訊號電荷傳送至對應的行訊號線之時點就有差別。
如此，在習知的CMOS影像感測器中，訊號電荷的貯存期間隨掃描線別而有不同，而有無法進行訊號電荷的同時貯存(換言之，同時曝光化)之難點，因此，若欲對高速移動之待攝物體進行攝影，會有使所取得之影像發生失真之問題點。例如，若欲對高速旋轉之扇葉進行攝影，會造成圖34(b)般的失真影像。相對於此，若以能同時貯存訊號電荷(同時曝光化)之CCD影像感測器來攝影，在此情形時之影像，會如圖34(a)所示般，所得到的影像不會發生失真(圖34，係根據上述「CCD/CMOS影像感測器的基礎與應用」中第180頁)。
習知的CMOS影像感測器所具有的第2個問題點在於，相較於像素面積實效的受光區域較窄，換言之，存在有像素的開口率(fill factor)低之問題點。以下參照圖31及圖32來說明其原因。圖31，係習知的CMOS影像感測器的概略電路圖；圖32係表示概略裝置構造之要部截面圖。
圖31所示之電路構成，係具有4電晶體型之像素之CMOS影像感測器，在1個像素中除了光電二極體之外，尚包含4個電晶體(傳送閘極、重置電晶體、放大電晶體、及選擇閘極用之4個MOS電晶體)。其等之電晶體，如圖32的裝置構造所示般，係形成、配置於p型矽(Si)基板上。再者，Vcc係電源電壓，VRST 係重置電壓。
以圖31的第i列第j行之像素(i,j)(其中i、j為正整數)來說明，傳送閘極，係透過第i列的讀取控制線而施加電壓脈衝φTi 使成為導通狀態，並將貯存於光電二極體之訊號電荷，在既定時點傳送至將傳送閘極、重置電晶體及放大電晶體彼此連接之節點。重置電晶體，透過第i列的重置線而施加電壓脈衝φRST 使成為導通狀態，並透過已成為導通狀態之傳送閘極，在既定時點重置貯存在光電二極體之訊號電荷(將既定之重置電壓VRST 施加於光電二極體)。與該節點連接之放大電晶體，係構成為源極隨耦器(source follower)，具有將送至該節點之訊號電荷予以放大之作用。選擇閘極，係透過第i列之列選擇線(未圖示)來施加電壓脈衝φSEL1 使成為導通狀態，並在既定時點將放大後之訊號電荷傳送至相對應的第j行之行訊號線。再者，與該節點連接之CSN ，表示該節點所產生的寄生電容。
CMO影像感測器之像素的電路構成，亦有3個電晶體型。在3個電晶體型中，1個像素裡除了光電二極體之外，尚包含3個電晶體(重置電晶體、放大電晶體、選擇閘極用之MO電晶體)。亦即，其係從4個電晶體型的構成中省略傳送閘極而構成者。
圖31的電路構成，可具體實現圖32所示之構造。亦即在p型矽(Si)基板的表面區域，於藉由元件分離絕緣膜區分成複數個元件區域內，分別形成光電二極體、傳送閘極、重置電晶體、放大電晶體、及選擇閘極而構成4個MOS電晶體。
在習知的CMOS影像感測器之裝置構造中，由圖32的要部截面圖可以明瞭，無論是4電晶體型或3電晶體型，4個或3個MOS電晶體皆佔有像素面積的大半部分，在像素面積中的光電二極體(之開口部)所佔有的面積比例(亦即「開口率」)相當的小。習知的CMOS影像感測器之開口率，一般係低到30%左右。因此，會有感度低下的問題，若欲解除該感度低下問題，則必須擴大像素面積(像素的尺寸)，但這又與微細化的需求相違背，而非理想作法。
在專利文獻1(日本特開2004－266957號公報)中揭示之CMOS影像感測器，係供解決第1問題之CMOS感測器的一例，其能達成所有像素之同時曝光化。該CMOS影像感測器之特徵在於，於像素內具備：受光元件；用以將該受光元件所產生之訊號電荷傳送至下一段之第1傳送機構；用以暫時儲存該第1傳送機構的輸出之儲存部；用以進行該受光元件及該儲存部的電荷初始化之初始化機構；連接於該儲存部之第2傳送機構；以及將來自該第2傳送機構之電荷作為電壓而於外部讀取之電荷檢測部；其對於所有像素，係一起藉由該第1傳送機構的動作來進行貯存電荷的讀取，且，對所有像素係一起藉由該初始化機構的動作來進行訊號電荷的初始化(參照申請專利範圍第1項)。此發明的效果在於，「在CMOS影像感測器中，能使所有像素同時進行初始化之電子曝光動作，且，像素電路亦能以簡單之製程而單純化。又，可藉由在像素內放大來謀求低雜音化」(參照段落0036)。
另一方面，近年來，亦提案有一種積層複數個半導體晶片而成為三維構造之半導體裝置。例如，在栗野氏等人於1999年所發行的「1999 IEDM技術文摘(technical digest)」中，提案有一種「具有三維構造之智慧型影像感測器晶片」(參照非專利文獻1)。
該影像感測器晶片具有4層構造，在第1半導體電路層配置有處理器陣列與輸出電路；在第2半導體電路層配置有資料閂鎖電路與屏蔽電路；在第3半導體電路層配置有放大器與類比/數位轉換器；在第4半導體電路層配置有影像感測器陣列。在影像感測器陣列的最上面，係以包含微透鏡陣列的石英玻璃層覆蓋，微透鏡陣列係形成於該石英玻璃層的表面。在影像感測器陣列中的各影像感測器中，形成有作為半導體受光元件之光電二極體。在構成4層構造的各半導體電路層之間，係使用黏著劑以形成機械連接，並且以使用導電性插塞之埋設配線與接觸於其等埋設配線之微凸塊電極，使彼此形成電氣連接。
又，李氏等人在2000年4月發行的「日本應用物理學會誌」中，以「高度平行之影像處理晶片用之三維積層技術的開發」為題，提案有一種影像處理晶片，其包含與栗野氏等人提案之上述固態影像感測器相同之影像感測器(參照非專利文獻2)。
李氏等人之影像處理晶片，與栗野氏等人在上述論文所提案之固態影像感測器具有大致相同的構造。
在非專利文獻1及2所揭示之習知的影像感測器晶片與影像處理晶片，均是將內設有所要的半導體電路之複數個半導體晶圓(以下亦有僅稱為晶圓者)予以積層並使彼此固著後，將所得到之晶圓積層體予以切斷(dicing)而分割成複數個晶片群而製造。亦即，將內部形成有半導體電路之半導體晶圓以晶圓級(wafer level)方式而予積層、一體化後，使其成為三維積層構造，然後對其執行分割以取得影像感測器晶片或影像處理晶片。
再者，在其等習知的影像感測器晶片與影像處理晶片中，在該晶片的內部所積層之複數個半導體電路，分別構成「半導體電路層」。
[非專利文獻1]栗野氏等人，「具備三維構造之智慧型影像感測器晶片」，1999年IEDM技術文摘第36.4.1~36.4.4(H.Kurino et al.,"Intelligent Image Sensor Chip With Three Dimensional Structure",1999 IEDM Technical Digest,pp.36.4.1－36.4.4,1999)[非專利文獻2]李氏等人，「高度並聯影像處理晶片用之三維積體技術的開發」「日本應用物理學會誌」第39卷p.2473~2477、第1部4B、2004年4月(K.Lee et al.,"Development of Three－Dimensional Integration Technology for Highly Parallel Image－Processing Chip",Jpn.J.Appl.Phys.Vol.39,pp.2474－2477,April 2000)
[專利文獻1]日本特開2004－266597號公報(圖1－圖2、圖8、圖12、圖15)
如上述，習知一般的CMOS(位址指定型)影像感測器中，存在有無法進行對所有像素訊號電荷同時貯存(換言之，同時曝光化)、及像素的開口率低之二個問題。
在專利文獻1所揭示的習知之CMOS影像感測器中，可達成所有像素之同時曝光化。然而，在各像素內，除了受光元件之外，尚須設有：用來將該受光元件所產生之訊號電荷傳送至下一段之第1傳送機構、用以暫時儲存該第1傳送機構的輸出之儲存部、用以進行該受光元件及該儲存部的電荷之初始化之初始化機構、以及連接於該儲存部之第2傳送機構，因此，其係於3電晶體型之CMOS影像感測器追加儲存部而構成。因此，該CMOS影像感測器中，殘留有像素之開口率低之問題。
在非專利文獻1及2所分別揭示之影像感測器晶片與影像處理晶片中，僅揭示了將半導體晶圓或半導體晶片予以積層、固著藉以達成三維積層構造之內容，對於習知的CMOS(位址指定型)影像感測器所存在的上述二個問題並未提及。
本發明，係考慮上述各點而提出者，其目的在於，提供一種感測器電路及位址指定型影像感測器，對於所有像素之訊號電荷能夠實質上同時貯存(實質上同時曝光化)，且，相較於習知的位址指定型影像感測器，能達成較高的像素開口率。
本發明之另一目的在於，提供一種感測器電路及位址指定型影像感測器，能避免發生習知的位址指定型影像感測器中所見之影像失真，可對高速移動之待攝物體進行攝影。
本發明之另一目的在於，提供一種位址指定型影像感測器，可使受光區域的總面積相對於攝影區域的總面積達到高比例。
此處所未明示之本發明之其他目的，可由以下說明及附圖而明瞭。
(1)本發明之第1觀點之感測器電路，具有配置成陣列狀之複數個像素，且用於藉位址指定來選擇各該畫素之位址指定型影像感測器，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點而構成；重置電晶體，連接於各該像素區塊之共通節點，用以重置該像素區塊內之複數個像素；以及放大電晶體，連接於複數個該像素區塊的各共通節點，用以放大由該像素區塊內的複數個像素所送出之訊號；在該該像素區塊中，各像素包含：光電轉換元件，對應照射光來產生訊號電荷；以及第1閘極元件，設置在該光電轉換元件與像素區塊的共通節點間之路徑。
(2)本發明之第1觀點之感測器電路中，具有複數個像素區塊，該複數個像素區塊，係將複數個像素以既定數量(例如n個，n為2以上之整數)並聯於共通節點而構成。在各該像素區塊中，各像素分別包含：光電轉換元件，對應照射光來產生訊號電荷；以及第1閘極元件，設置在該光電轉換元件與該像素區塊的共通節點間之路徑。又，在該像素區塊的各個共通節點，連接有重置電晶體及放大電晶體，因此，在各該像素區塊，可共用該重置電晶體與放大電晶體。其係指在該像素的內部，並不設有重置電晶體與放大電晶體。
在該感測器電路中，係以如下方式來進行訊號電荷的產生、貯存乃至訊號輸出的動作。
首先，使用在各該像素區塊所設置之重置電晶體，以對於所有該像素整體進行重置(初始化)(整體重置)，以於所有該像素區塊將該共通節點設定成既定之重置電壓。此時，於該光電轉換元件所設置之該第1閘極元件全部成導通狀態。
接著，使該第1閘極元件成斷開狀態，然後將光照射在所有該像素(光電轉換元件)，以對該等像素整體性的執行訊號電荷的產生、貯存。
之後，在各該像素區塊中，使該第1閘極元件依時序成為導通狀態，藉此，將與該像素區塊中的該像素所貯存之訊號電荷對應之訊號，依時序於對應之該共通節點讀取。此動作，在複數個該區塊中係同時進行。此時，從該像素區塊中的一個像素之訊號讀取開始算起，直到另一個像素之訊號被讀取為止，在這期間必須使用該重置電晶體來重置該共通節點。其原因在於，若未重置該共通節點，恐怕會受先行讀取之訊號的殘留所影響，而造成之後的訊號發生變動。
在各該像素區塊以上述方式讀取之訊號，藉由相對應的該放大電晶體而依序或同時放大，然後由其輸出端輸出。亦即，當該放大電晶體的輸出端係一個時，從該像素區塊中之複數個像素中被依序送出的訊號，在以該放大電晶體放大之後，從該輸出端子成時序方式輸出。另一方面，若是該放大電晶體的輸出端子的總數，與該像素區塊中該像素的總數相等，則由該放大電晶體之複數個輸出端子以並聯方式輸出。
現在實務上最快曝光速度(亦即最短的訊號電荷貯存期間)係(1/8000)秒(＝125 μ sec)，因此，只要以下述方式來設定n值，對於所有該像素之訊號電荷的貯存(曝光)就能實質上同時進行，亦即藉該重置電晶體進行之該共通節點的重置動作達到必要次數[例如(n－1)次]時所需時間(總計重置時間)，與各該像素區塊中該像素的訊號電荷以相對應的該放大電晶體放大時所需時間(總計放大時間)之和，必須遠小於最短之訊號電荷貯存期間(＝125 μ感測器)。換言之，藉由使用該感測器電路，所有該像素的訊號電荷能實質上同時貯存(實質上同時曝光化)。
又，由於可藉由上述方式而使同時曝光化，不會發生習知的位址指定型影像感測器之影像失真情形，能對高速移動之待攝物體進行攝影。
再者，在本發明之第1觀點之感測器電路中，對於各該像素區塊，係在該像素區塊的外側設置該重置電晶體與放大電晶體，因此，該像素僅包含一個光電轉換元件與一個第1閘極元件(通常為MOS電晶體)即可。因此，若使用該感測器電路，相較於在像素中除光電轉換元件外尚包含三或四個MOS電晶體之習知的位址指定型影像感測器，可實現較高的像素開口率。
(3)本發明之第1觀點之感測器電路的較佳例，係使該放大電晶體具有單一之輸出端。此情形的優點在於，與該放大電晶體的輸出端連接之下一段配線會趨於簡單。
在此例中較佳係進一步具備：與該放大電晶體的輸出端連接之儲存用電容元件、以及用以控制該電容元件所儲存訊號之輸出之輸出電晶體。此情形的優點在於，藉由使用該輸出電晶體，儲存在該電容元件之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第1觀點之感測器電路之另一較佳例，係該放大電晶體具有與該放大電晶體對應之該像素區塊中之像素總數相等數量之輸出端，且在其等輸出端分別連接第2閘極元件。在此情形，能使各該第2閘極元件，與對應之該第1閘極元件成為同步開閉，藉此，來自該像素區塊中之複數個像素之訊號，能藉由複數個該輸出端而並聯輸出。其結果，具有能迅速進行下一段之訊號處理之優點。
在此例中較佳係進一步具備：分別與該放大電晶體之複數個輸出端連接之複數個儲存用電容元件、以及用以控制其等電容元件所儲存訊號之輸出之複數個輸出電晶體。此情形的優點在於，藉由使用複數個該輸出電晶體，儲存在複數個該電容元件之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第1觀點之感測器電路之另一較佳例，係在使所有該像素整體產生、貯存訊號電荷之前，使用所有該重置電晶體對所有該像素整體進行重置，在各該像素區塊，與該像素所貯存之訊號電荷對應之訊號，係透過對應之該共通節點依時序被讀取後，傳送至對應之該放大電晶體。此情形的優點在於，易於實現實質上同時曝光化。
(4)本發明之第2觀點之感測器電路，具有配置成陣列狀之複數個像素，且用於藉位址指定來選擇各該像素之位址指定型影像感測器，其特徵在於，具備：複數個像素區塊，係將複數個該像素以各既定數量並聯於共通節點而構成；以及放大電晶體，連接於複數個該像素區塊的各共通節點，用以放大由該像素區塊內的複數個該像素所送出之訊號；在各該像素區塊中，各該像素包含；光電轉換元件，對應照射光而產生訊號電荷；第1閘極元件，設置在該光電轉換元件與像素區塊的共通節點間之路徑；以及重置電晶體，連接於該光電轉換元件與第1閘極元件之連接點，以執行該像素之重置。
(5)本發明之第2觀點之感測器電路，具有複數個像素區塊，該複數個像素區塊，係將複數個像素以既定數量(例如n個，n為2以上的整數)並聯於共通節點而構成。各該等像素區塊中的各像素，除了包含對應照射光來產生訊號電荷之光電轉換元件、及設置在該光電轉換元件與像素區塊之共通節點間之路徑之第1閘極元件外，尚包含重置電晶體，其係連接於該光電轉換元件與該第1閘極元件之連接點，用以將該像素重置。又，在各該像素區塊的共通節點，連接有放大電晶體。因此，在各該像素區塊，該放大電晶體可共用。其係指在該像素的內部並未設有放大電晶體。
如此，本發明之第2觀點之感測器電路中，有關重置電晶體的構成，與本發明之第1觀點之感測器電路不同。亦即，在本發明之第1觀點之感測器電路中，該重置電晶體係設置在各該像素區塊(亦即，該重置電晶體係設置在各像素區塊的外部)，相對於此，本發明之第2觀點之感測器電路中，該重置電晶體，係對於各該像素區塊所屬之複數個該像素逐一設置(亦即，該重置電晶體係設置於各該像素)。因此，係以如下方式來進行從訊號電荷的產生、貯存乃至訊號輸出之動作。
首先，使用於各該像素所設置之該重置電晶體，對所有該像素區塊整體進行重置(初始化)(整體重置)，以對於所有該像素區塊將共通節點設定成既定之重置電壓。此時，於該光電轉換元件所設置之該第1閘極元件全部成導通狀態。
其次，將該第1閘極元件維持在斷開狀態下，由於該第1閘極元件成為斷開狀態，將光照射在所有該像素(光電轉換元件)，可使其等像素整體產生、貯存訊號電荷。
之後，在各該像素區塊中，使該第1閘極元件依時序而依序成導通狀態，藉此，與該像素區塊中的像素所貯存之訊號電荷對應之訊號，依時序而依序於對應之該共通節點讀取。此動作，在複數個該區塊中係同時進行。此時，從該像素區塊中的一個像素讀取訊號開始算起，直到從另一個像素讀取訊號為止，這段期間需使該第1閘極元件暫時成導通狀態，以使用該重置電晶體來重置該共通節點。其原因在於，若未重置該共通節點，恐怕先行讀出之訊號的殘留影響會造成其後訊號的變動。
在各該像素區塊中，經上述方式而讀取的訊號，係藉由相對應的該放大電晶體而予以依序或同時放大，然後從其輸出端輸出。亦即，當該放大電晶體有一個輸出端時，由該像素區塊中的複數個像素依序送出之訊號，係在該放大電晶體放大後，由其輸出端子依時序而依序輸出。另一方面，若是該放大電晶體的輸出端子總數，與該像素區塊中的像素總數相等，則是由該放大電晶體的複數個輸出端子以並聯方式輸出。此點與本發明之第1觀點之感測器電路相同。
現在實務上最快曝光速度(亦即最短之訊號電荷貯存期間)為(1/8000)秒(＝125 μ sec)，因此，只要以下述方法來設定n值，就能使所有該像素的訊號電荷之貯存(曝光)係實質上同時進行，亦即以該重置電晶體來重置該共通節點達到必要次數[例如(n－1)次]時所需時間(總重置時間)，與該像素區塊的各者中該像素的訊號電荷被相對應的放大電晶體放大時所需時間(總放大時間)之和，必須遠小於最短的訊號電荷貯存期間(＝125 μ sec)。換言之，藉由使用該感測器電路，對所有該像素的訊號電荷能實質上同時貯存(實質上同時曝光化)。
又，由於能以上述方式而同時曝光化，不會發生習知的位址指定型影像感測器之影像失真情形，可對高速移動的待攝物體進行攝影。
再者，在本發明之第2觀點之感測器電路中，對於各該像素區塊，係將該放大電晶體設置在該像素區塊的外側，因此，在該像素中，只需包含一個光電轉換元件、一個第1閘極元件(通常為MOS電晶體)、與一個重置電晶體(通常為MOS電晶體)。因此，藉由使用該感測器電路，相較於在像素中除光電轉換元件外尚包含三或四個MOS電晶體之習知的位址指定型影像感測器，可實現較高的像素開口率。
(6)本發明之第2觀點之感測器電路之較佳例，係使該放大電晶體具有單一之輸出端。此情形的優點在於，與該放大電晶體的輸出端連接之下一段的配線會趨於簡單。
在此例之較佳作法，係進一步具備：與該放大電晶體的輸出端連接之儲存用電容元件、以及用以控制該電容元件所儲存訊號之輸出之輸出電晶體。此情形的優點在於，藉由使用該輸出電晶體，儲存在該電容元件之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第2觀點之感測器電路之另一較佳例，係該放大電晶體具有與該放大電晶體對應之像素區塊中之像素總數相等數量之輸出端，且在該等輸出端分別連接第2閘極元件。在此情形，各該第2閘極元件能與對應之該第1閘極元件同步開閉，藉此，來自該像素區塊中之複數個像素之訊號，可藉由複數個該輸出端而以並聯方式輸出。其結果，具有能迅速進行下一段之訊號處理之優點。
此例中較佳係進一步具備：分別與該放大電晶體之複數個輸出端連接之複數個儲存用電容元件、以及用以控制其等電容元件所儲存訊號之輸出之複數個輸出電晶體。此情形的優點在於，藉由使用複數個該輸出電晶體，複數個該電容元件所儲存之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第2觀點之感測器電路之另一較佳例，係在使所有該像素整體產生、貯存訊號電荷之前，使用所有該重置電晶體對所有該像素整體進行重置，在各該像素區塊，與該像素所貯存之訊號電荷對應之訊號，係透過對應之該共通節點依時序被讀取後，傳送至相對應的該放大電晶體。此情形之優點在於，易於實現實質上同時曝光化。
(7)本發明之第3觀點之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定而進行各該像素的選擇，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點；重置電晶體，連接於各該像素區塊的共通節點，用以重置該像素區塊內之複數個該像素；以及放大電晶體，連接於複數個該像素區塊的各共通節點，用以放大由該像素區塊內的複數個該像素所送出之訊號；在各該像素區塊中，各像素包含：光電轉換元件，對應照射光來產生訊號電荷；以及第1閘極元件，設置在該光電轉換元件與像素區塊的共通節點間之路徑；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3以後之半導體電路層中。
(8)本發明之第3觀點之位址指定型影像感測器係相當於，使用上述本發明之第1觀點之感測器電路，至少將複數個該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3之後之半導體電路層中。
因此，基於與本發明第1觀點之感測器電路所述者相同之理由，對所有像素之訊號電荷可實質上同時貯存(實質上同時曝光化)，且，相較於習知的位址指定型影像感測器，可達到較高的像素開口率。又，不會發生習知的位址指定型影像感測器中之影像失真情形，可對高速移動之待攝物體進行攝影。
再者，由於具有較習知的位址指定型影像感測器為高之像素開口率，因此，可提高受光區域的總面積相對於攝影區域的總面積之比例。
(9)本發明之第3觀點之位址指定型影像感測器的較佳例，係除了複數個該光電轉換元件外，亦將複數個該第1閘極元件形成於第1半導體電路層中，而將複數個該放大電晶體與複數個該重置電晶體形成於第2或第3以後之半導體電路層中。在此情形，於該第1半導體電路層之中，雖然除複數個該光電轉換元件外亦存有複數個該第1閘極元件，然而，在各像素中，除該光電轉換元件外，只需包含構成該第1閘極元件的一個電晶體，因此，相較於在各像素中除光電轉換元件尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高像素開口率。
本發明之第3觀點之位址指定型影像感測器之另一較佳例，係除了複數個該光電轉換元件外，亦將複數個該第1閘極元件及複數個重置電晶體形成於第1半導體電路層中，而將複數個該放大電晶體形成於第2或第3以後之半導體電路層中。在此情形，於該第1半導體電路層中，雖然除複數個該光電轉換元件外，尚包含複數個該第1閘極元件與複數個重置電晶體，然而，在各像素中，除該光電轉換元件外只包含構成該第1閘極元件之一個電晶體，又，該重置電晶體的總數只要有像素總數的(1/n)即可。因此，相較於除光電轉換元件外尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高各像素的像素開口率。
本發明之第3觀點之位址指定型影像感測器之另一較佳例，係該放大電晶體具有與該放大電晶體對應之該像素區塊中之像素總數相等數量之輸出端，且在該等輸出端分別連接第2閘極元件(選擇電晶體)。又，除了複數個該光電轉換元件外，亦將複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體形成於該第1半導體電路層中，而將複數個該第2閘極元件(選擇電晶體)形成於第2或第3以後之半導體電路層中。在此情形，在該第1半導體電路層中，雖然除複數個該光電轉換元件外尚存在著複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體，然而，在各像素中除該光電轉換元件外，只包含構成該第1閘極元件的一個電晶體，且，該重置電晶體與放大電晶體的總數，皆只需要像素總數的(1/n)即可。因此，相較於除光電轉換元件外尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高各像素的像素開口率。
本發明之第3觀點之位址指定型影像感測器之另一較佳例，係僅有複數個該光電轉換元件形成於第1半導體電路層中，複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體，係形成於該第2或第3以後之半導體電路層中。在此情形，在該第1半導體電路層中，僅形成有複數個該光電轉換元件，各像素中完全不含電晶體。因此，相較於除光電轉換元件外尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高各像素的像素開口率。特別是，像素開口率有最大程度之提高。
本發明之第3觀點之位址指定型影像感測器之較佳例，係使各該放大電晶體分別具有單一之輸出端。此情形的優點在於，與該放大電晶體的輸出端連接之下一段的配線會趨於簡單。
在此例較佳係，在該第2或第3以後之半導體電路層中進一步具備：與該放大電晶體的輸出端連接之儲存用電容元件、以及用以控制該電容元件所儲存訊號之輸出之輸出電晶體。此情形的優點在於，藉由使用該輸出電晶體，儲存在該電容元件之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第3觀點之位址指定型影像感測器之另一較佳例，係各該放大電晶體具有與該放大電晶體對應之該像素區塊中之像素總數相等數量之輸出端，且在該等輸出端分別與第2閘極元件連接。在此情形，各該第2閘極元件能與對應之該第1閘極元件同步開閉，藉此，來自該像素區塊中之複數個像素之訊號，可藉由複數個該輸出端而以並聯方式輸出。其結果，具有能迅速進行下一段之訊號處理之優點。
此例中較佳係，在該第2或第3以後之半導體電路層中進一步具備：分別與該放大電晶體之複數個輸出端連接之複數個儲存用電容元件、以及用以控制其等電容元件所儲存訊號之輸出之複數個輸出電晶體。此情形的優點在於，藉由使用複數個該輸出電晶體，複數個該電容元件所儲存之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第3觀點之位址指定型影像感測器之另一較佳例，係在使所有該像素整體產生、貯存訊號電荷之前，使用所有該重置電晶體對所有該像素整體進行重置，在各該像素區塊中，與該像素所貯存之訊號電荷相對應之訊號，係透過對應之該共通節點依時序被讀取後，傳送至相對應的該放大電晶體。此情形之優點在於，易於實現實質上同時曝光化。
(10)本發明之第4觀點之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定而進行各該像素的選擇，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點而構成；以及放大電晶體，連接於複數個該像素區塊的各共通節點，用以放大由該像素區塊內的複數個該像素所送出之訊號；在各該像素區塊中，各該像素包含：光電轉換元件，對應照射光來產生訊號電荷；第1閘極元件，設置在該光電轉換元件與像素區塊的共通節點間之路徑；以及重置電晶體，連接於該光電轉換元件與第1閘極元件之連接點，以執行該像素之重置；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3以後之半導體電路層中。
(11)本發明之第4觀點之位址指定型影像感測器係相當於，使用上述本發明之第2觀點之感測器電路，至少將複數個該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3之後之半導體電路層中。
因此，基於與本發明第1觀點之感測器電路所述者相同之理由，對所有像素之訊號電荷可實質上同時貯存(實質上同時曝光化)，且相較於習知的位址指定型影像感測器，可達到較高的像素開口率。又，不會發生習知的位址指定型影像感測器中之影像失真情形，可對高速移動之待攝物體進行攝影。
再者，由於具有較習知的位址指定型影像感測器為高之像素開口率，因此，可提高受光區域的總面積相對於攝影區域的總面積之比例。
(12)本發明之第4觀點之位址指定型影像感測器之較佳例，係與上述本發明之第3觀點之位址指定型影像感測器所述者相同。兩者僅有的相異點在於，在本發明之第3觀點之位址指定型影像感測器中，重置電晶體係設於各該區塊(亦即，重置電晶體係設置在各區塊的外部)，相對於此，在本發明之第4觀點之位址指定型影像感測器中，重置電晶體係設於各該區塊中所屬之複數個光電轉換元件。
亦即，本發明之第4觀點之位址指定型影像感測器的較佳例，係除了複數個該光電轉換元件外，亦將複數個該第1閘極元件形成於第1半導體電路層中，而將複數個該放大電晶體與複數個重置電晶體形成於第2或第3以後之半導體電路層中。在此情形，於該第1半導體電路層之中，雖然除複數個該光電轉換元件外亦存有複數個該第1閘極元件，然而，在各像素中，除該光電轉換元件外，只需包含構成該第1閘極元件的一個電晶體，因此，相較於在各像素中除光電轉換元件尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高像素開口率。
本發明之第4觀點之位址指定型影像感測器之另一較佳例，係除了複數個該光電轉換元件外，亦將複數個該第1閘極元件及複數個重置電晶體形成於第1半導體電路層中，而將複數個該放大電晶體形成於第2或第3以後之半導體電路層中。在此情形，於該第1半導體電路層中，雖然除了複數個該光電轉換元件外，尚包含複數個該第1閘極元件與複數個重置電晶體，然而，在各像素中，除了該光電轉換元件外，只包含構成該第1閘極元件之電晶體與該重置電晶體兩個，因此，相較於除了光電轉換元件外尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高各像素的像素開口率。
本發明之第4觀點之位址指定型影像感測器之另一較佳例，係該放大電晶體具有與該放大電晶體對應之該像素區塊中之像素總數相等數量之輸出端，且在該等輸出端分別連接第2閘極元件(選擇電晶體)。又，除了複數個該光電轉換元件外，亦將複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體形成於該第1半導體電路層中，而將複數個該第2閘極元件(選擇電晶體)形成於第2或第3以後之半導體電路層中。在此情形，在該第1半導體電路層中，雖然除了複數個該光電轉換元件外，亦存在著複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體，然而，在各像素中除呵該光電轉換元件外，只包含構成該第1閘極元件的電晶體與該重置電晶體兩個，且該放大電晶體的總數只需要像素總數的(1/n)即可。因此，相較於除光電轉換元件外尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高各像素的像素開口率。
本發明之第4觀點之位址指定型影像感測器之另一較佳例，係僅將複數個該光電轉換元件形成於第1半導體電路層中，複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體，係形成於該第2或第3以後之半導體電路層中。在此情形，在該第1半導體電路層中，僅形成有複數個該光電轉換元件，因此，各像素中完全不含電晶體。因此，相較於除了光電轉換元件外尚包含4個電晶體或3個電晶體之習知的位址指定型影像感測器，可提高各像素的像素開口率。特別是，像素開口率有最大程度之提高。
本發明之第4觀點之位址指定型影像感測器之較佳例，係使各該放大電晶體分別具有單一之輸出端。此情形的優點在於，與該放大電晶體的輸出端連接之下一段的配線會趨於簡單。
在此例中較佳係，在該第2或第3以後之半導體電路層中進一步具備：與該放大電晶體的輸出端連接之儲存用電容元件、以及用以控制該電容元件所儲存訊號之輸出之輸出電晶體。此情形的優點在於，藉由使用該輸出電晶體，儲存在該電容元件之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第4觀點之位址指定型影像感測器之另一較佳例，係使各該放大電晶體具有與該放大電晶體對應之該像素區塊中之像素總數相等數量之輸出端，且在該等輸出端分別與第2閘極元件連接。在此情形，各該第2閘極元件能與對應之該第1閘極元件同步開閉，藉此，來自該像素區塊中之複數個像素之訊號，可藉由複數個該輸出端而以並聯方式輸出。其結果，具有能迅速進行下一段之訊號處理之優點。
此例中較佳係，在該第2或第3以後之半導體電路層中進一步具備：分別與該放大電晶體之複數個輸出端連接之複數個儲存用電容元件、以及用以控制其等電容元件所儲存訊號之輸出之複數個輸出電晶體。此情形的優點在於，藉由使用複數個該輸出電晶體，複數個該電容元件所儲存之訊號，能以異於該第1閘極元件的開閉之時點輸出。
本發明之第4觀點之位址指定型影像感測器之另一較佳例，係在使所有該像素整體產生、貯存訊號電荷之前，使用所有該重置電晶體對所有該像素整體進行重置，在各該像素區塊，與該像素所貯存之訊號電荷相對應之訊號，係透過對應之該共通節點依時序被讀取後，傳送至相對應的該放大電晶體。此情形之優點在於，易於實現實質上同時曝光化。
(13)在本發明之第1及第2觀點之感測器電路、與本發明第3及第4觀點之位址指定型影像感測器中，「光電轉換元件」係指，能對應照射光而產生電荷之元件。作為「光電轉換元件」，雖較佳係本身為半導體元件之光電二極體，然而，只要元件具有可對應照射光來產生電荷之功能即可，本發明並不侷限於此，可使用任意型式。
「第1閘極元件」係指具有閘極功能之元件，可供開閉複數個該光電轉換元件與對應於此之共通節點之連結路徑。較佳係可使用MOS電晶體，但本發明並不侷限於此。
「重置電晶體」，只要電晶體中具有之功能可供重置該區塊所屬之複數個像素(該光電轉換元件)所產生之訊號電荷即可，可使用任意之電晶體。MOS電晶體即相當適合作為「重置電晶體」來使用，但本發明並不侷限於此。
「放大電晶體」，只要電晶體中具有之功能，可將該像素區塊所屬之複數個像素(該光電轉換元件)所產生之訊號電荷的對應訊號，依時序放大進而產生輸出訊號即可，能使用任意之電晶體。MOS電晶體即相當適合作為「放大電晶體」來使用，但本發明並不侷限於此。
「第1半導體電路層」及「第2或第3以後之半導體電路層」，分別表示半導體電路之層，換言之，係指形成為層狀之半導體電路。一般而言，其包含「半導體基板」、與形成於該半導體基板的內部或表面之「元件」及「配線」，但並不侷限於此。「半導體基板」的材質並無侷限，只要可供形成所要的半導體元件或電路即可，可為矽材料、亦可為化合物半導體、其他半導體亦佳。「半導體基板」的構造並無侷限，可為半導體製之單基板，亦可為所謂的SOI(silicon On Insulator：絕緣體上有矽)基板。
「第1半導體電路層」及「第2或第3以後之半導體電路層」，可視需要(例如，僅憑靠第1半導體電路層與第2或第3以後之半導體電路層並無法取得所要之剛性時)，固定在所具剛性足以支撐其等之任意的「支撐基板」。「支撐基板」的材質並無侷限。亦即，可為半導體、亦可為玻璃、其他材質亦可。亦可為內部形成有電路之半導體基板，亦即是所謂的LSI晶圓或LSI晶片。
「埋設配線」係指，埋設在「第1半導體電路層」或「第2或第3以後之半導體電路層」內部之積層方向之電氣連接用的配線或導體。一般而言，「埋設配線」係由覆蓋在形成於半導體基板之「溝渠」或「透孔」之內壁面全體之「絕緣膜」、及充填至(埋設於)該絕緣膜的內側空間之「導電性材料」構成。然而，其構成並不侷限於此。
此處之「溝渠」或「透孔」，只要具有所要深度、可供收置作為埋設配線之導電性材料即可，構成方式並無侷限。「溝渠」或「透孔」的深度、開口形狀、開口尺寸、截面形狀等，可視需要而妥為設定。「溝渠」或「透孔」之形成方法，只要可從半導體基板的表面側經選擇性去除而形成者即可，可使用任意方法。例如，使用遮罩之異向性蝕刻法，即相當適用。
覆蓋在「溝渠」或「透孔」的內壁面之「絕緣膜」，只要其能與半導體基板及充填至「溝渠」或「透孔」內部之「導電性材料」具有電氣絕緣者即可，可使用任意之絕緣膜。例如，二氧化矽(SiO2 )、氮化矽(SiNx)等即相當適用。「絕緣膜」的形成方法並無侷限。
充填至「溝渠」或「透孔」內部之「導電性材料」，只要能作為埋設配線(例如導電性插塞)來使用即可，可使用任意的材料。例如，聚矽等半導體、鎢(W)、銅(Cu)、鋁(Al)等金屬即相當適用。「導電性材料」的充填方法，只要可從半導體基板的一面將「導電性材料」充填至「溝渠」或「透孔」內部即可，可使用任意方法。
依本發明之感測器電路，可獲得下述效果：(a)對於所有像素之訊號電荷能實質上同時貯存(實質上同時曝光化)，且相較於習知的位址指定型影像感測器具有較高的像素開口率；(b)不會發生習知的位址指定型影像感測器中之影像失真情形，可對高速移動之待攝物體進行攝影。
依本發明之位址指定型影像感測器，可獲得下述效果：(a)對於所有像素之訊號電荷能實質上同時貯存(實質上同時曝光化)，且相較於習知的位址指定型影像感測器具有較高的像素開口率；(b)不會發生習知的位址指定型影像感測器中之影像失真情形，可對高速移動之待攝物體進行攝影；(c)受光區域的總面積相對於攝影區域的總面積之比例高。
以下參照附圖，以詳述本發明之較佳實施形態。
(第1實施形態)
圖2所示，係本發明之第1實施形態之感測器電路1的要部電路構成圖。圖1之功能方塊圖，係表示使用該感測器電路1之位址指定型影像感測器(以下亦稱為CMOS影像感測器)之全體構成。該感測器電路1，與本發明第1觀點之感測器電路相對應。
圖1的影像感測器之全體構成，與圖30(a)所示之習知的CMOS(位址指定型)影像感測器大致相同，具有以(k×n)列m行(k、n、m均為2以上之整數)之陣列形狀而配置(k×n)×m個像素11(以下，亦將其等像素11所形成之陣列稱為「像素陣列」)。其中，與習知的CMOS影像感測器之不同點在於，其等之像素11被區塊化而分成(k×m)個像素區塊12；以及在各像素11中並未包含重置電晶體及放大電晶體。亦即，在各像素區塊12中，係將屬於同一行之像素11以每n個為單位而並聯於共通節點(在圖1並未圖示。在圖2係與共通節點13相對應)，以構成像素區塊12(參照圖2)。像素區塊12亦配置成陣列形狀。重置電晶體TrRST 及放大電晶體TrAMP ，係設置在像素區塊12的外部，並與各像素區塊12相對應。換言之，重置電晶體TrRST 及放大電晶體TrAMP ，分別被各像素區塊12中的n個像素11所共用。因此，重置電晶體TrRST 的總數為(k×m)個，放大電晶體TrAMP 的總數亦為(k×m)個。
在各像素區塊12的附近，分別有形成m條之重置線31，其係分別沿著像素陣列之對應行而延伸。由於對於各像素區塊12設有一個重置電晶體TrRST ，因此，在各重置線31，連接有k個重置電晶體TrRST 。在其等重置電晶體TrRST 的各輸出端，連接有一個放大電晶體TrAMP 。各重置線31，係用以重置貯存於像素11(即，對應行所屬之k個像素區塊12中之像素11)之訊號電荷。對於其等像素11之重置用電壓之施加，係使用對應的重置電晶體TrRST 來控制。(在重置像素11之訊號電荷時，放大電晶體TrAMP 的閘極亦被重置。)各放大電晶體TrAMP ，係用以放大由相對應的像素區塊12中之各像素11所讀出之訊號。經由各放大電晶體TrAMP 放大後之訊號，透過該放大電晶體TrAMP 的輸出端，依序被送至相對應的行訊號線37。
在各像素區塊12的附近，進一步形成有(k×n)條之讀取控制線32，其係分別沿著像素陣列的對應列而延伸。其等之讀取控制線32之設置，係對同一列所屬之m個像素區塊12各設置n條，用以從各像素區塊12中的n個像素11中分別讀取訊號。在圖1中，對於同一列所屬之m個像素區塊12所設置之n條讀取控制線32，經整合而以一條線段來圖示。
在像素陣列左端的附近，設有沿像素陣列的行而延伸的一個垂直掃描電路34。該垂直掃描電路34，係依序掃描(k×n)條讀取控制線32且依序列來選擇其等。在此時，於各讀取控制線32中，有依時序送出對應列所屬的m個像素陣列12中分別包含之n個像素11之選擇訊號(與圖2的傳送閘極控制訊號φT1 ~φTn 相對應)。
在像素陣列的下端附近，設有沿像素陣列的列而延伸的一個水平訊號線33及一個水平掃描電路35、與用來去除雜訊之m個CDS電路36。水平掃描電路35，係藉由m個行選擇訊號38依時序來選擇其等CDS電路36。
在m個CDS電路36，分別與k條之行訊號線37並聯，該k條之行訊號線37，又分別與該行所屬的k個放大電晶體TrAMP 之輸出端連接。因此，同一列所屬之k個放大電晶體TrAMP ，其中的k個輸出訊號係並聯輸入相對應的CDS電路36。m個CDS電路36之輸出端子，由於分別連接於水平訊號線33，而使各CDS電路36的輸出訊號透過水平訊號線33而依序輸出至該影像感測器的外部。
接著，針對第1實施形態之感測器電路1、亦即用於具備上述構成之位址指定型影像感測器之感測器電路1，邊參照圖2而作如下說明。
圖2所示，係屬於像素陣列的第j行(其中，i≦j≦m)的二個像素區塊12的電路構成。上方之像素區塊12，係位在由上方算起的第i項(其中，1≦i≦k)；在下方的像素區塊12，係位在由上方算起的第(i＋1)項。因此視需要，將上方之像素區塊12以12(i,j)來表示；將下方的像素區塊12以12(i＋1,j)來表示。
在上方的像素區塊12(i,j)所包含之像素11，係位在第j行的第[n×(i－1)＋1]列~第(n×i)列。在下方的像素區塊12(i＋1,j)所包含之像素11，則是位在第j行的第[n×i＋1]列~第[n×(i＋1)]列。由於上述二個像素區塊12(i,j)與12(i＋1,j)具有相同構成，在以下的說明中，主要係以上方之像素區塊12(i.j)來說明。
在像素區塊12(i.j)中，包含n個像素11，各像素11包含一個光電二極體與一個傳送閘極。因此，各像素11包含n個光電二極體PD1 ~PDn 、及n個傳送閘極TG1 ~TGn 。各傳送閘極TG1 ~TGn ，係由MOS電晶體所構成。光電二極體PD1 ~PDn 的各陽極，係與傳送閘極TG1 ~TGn 中相對應者之一源極、汲極區域連接。陰極則是共同連接於既定電位(通常為接地電位)之端子或區域。各個傳送閘極TG1 ~TGn 中另一源極、汲極區域，係共同連接於像素區塊12(i,j)中的共通節點13。亦即，像素區塊12(i,j)中的n個像素11，係並聯於共通節點13。
像素區塊12(i,j)之共通節點13，係藉由節點14而連接於，與該像素區塊12(i,j)成對應關係而設置之共通的重置電晶體TrRST 之一源極、汲極區域，以及與該像素區塊12(i,j)成對應關係而設置之共通的放大電晶體TrAMP 之閘極。其等之重置電晶體TrRST 與放大電晶體TrAMP ，均是設置在像素區塊12(i,j)的外側。重置電晶體TrRST 的另一源極、汲極區域，與重置用之電壓源(重置電壓＝VRST )連接。放大電晶體TrAMP 的一源極、汲極區域，與直流電源(電源電壓＝Vcc)連接，另一源極、汲極區域(輸出側)，係與該像素區塊12(i,j)的輸出端子(亦即是相對應的行訊號線37)連接。放大電晶體TrAMP 的輸出端(輸出側之源極、汲極區域)，透過電阻器R而與既定電位(通常為接地電位)的端子或區域連接，而構成源極隨耦器形式之放大器。與節點14連接之電容Csn ，係該節點14所產生之寄生電容。節點14係透過寄生電容Csn 而與既定電位(通常為接地電位)之端子或區域連接。
放大電晶體TrAMP 的輸出端子(輸出側之源極、汲極區域)，如圖1所示般，由於有與對應之行訊號線37連接，而能使放大電晶體TrAMP 的輸出訊號、亦即是n個光電二極體PD1 ~PDn 之時序(serial)式的輸出訊號，透過相對應的行訊號線37而傳送至對應之CDS電路36。又，從CDS電路36被送往水平訊號線33時，係藉由水平掃描電路35的掃描而透過m個行選擇訊號38來選擇上述行訊號線37，藉此而將該時序輸出訊號傳送至水平訊號線33。之後，往設置在水平訊號線33的一端(在圖1之右端)之該影像感測器的輸出端子(未圖示)傳送。
像素區塊12(i,j)以外的所有像素區塊12，皆與像素區塊12(i,j)具有相同構成，因此，係以相同於上述之方式，將n個光電二極體PD1 ~PDn 之時序輸出訊號傳送至該影像感測器之輸出端子。如此，能進行待攝物體的攝影。
接著說明，具備感測器電路1(亦即具備上述構成之感測器電路)之位址指定型影像感測器的動作(從訊號電荷的產生、貯存，直到訊號輸出為止)。
1.所有像素(所有光電二極體)之整體重置首先，使各個施加於MOS電晶體的閘極之脈衝訊號(傳送閘極控制訊號)φT1 ~φTn 的邏輯狀態成為High(高)，使所有傳送閘極TG1 ~TGn 成為導通狀態，該MOS電晶體，係用以構成設置在所有像素11的光電二極體PD1 ~PDn 之各傳送閘極TG1 ~TGn 、即第1閘極元件之電晶體)。
接著，將所有像素11的傳送閘極TG1 ~TGn 保持在開的狀態下，使施加於重置電晶體TrRST 的閘極之脈衝訊號(重置脈衝訊號)φRST 的邏輯狀態成為H，使所有重置電晶體TrRST 整體成為導通狀態，該重置電晶體TrRST ，係設置在所有像素區塊12的各電晶體。其結果，既定的重置電壓VRST ，透過節點14、共通節點13、及傳送閘極TG1 ~TGn ，而同時施加於所有像素11之光電二極體PD1 ~PDn 。其結果，被施加於所有像素11的光電二極體PD1 ~PDn 之電壓，與重置電壓VRST 大致相等，換言之，所有像素11之光電二極體PD1 ~PDn 被重置。如此，所有像素11係整體同時被重置，亦即進行「整體重置」。
2.曝光(電荷貯存)其次，使施加於所有像素11之傳送閘極TG1 ~TGn 之傳送閘極控制訊號φT1 ~φTn 的邏輯狀態成為Low(L)，使所有傳送閘極TG1 ~TGn 成為斷開狀態。又，在此同時，使重置控制訊號φRST 的邏輯狀態成為L，所有重置電晶體TrRST 亦整體成為斷開狀態。
之後，在該狀態下將光照射在所有像素11的光電二極體PD1 ~PDn ，使所有光電二極體PD1 ~PDn 整體產生、貯存訊號電荷。照射時間一般達到數百μ sec乃至數msec，非常的長。
在結束訊號電荷的產生、貯存之同時，再度使重置控制訊號φRST 的邏輯狀態成為H而使所有重置電晶體TrRST 整體成為導通狀態，待經過既定時間(例如1 μ sec)，使重置控制訊號φRST 的邏輯狀態再次成為L而使所有重置電晶體TrRST 整體成為斷開狀態。如此，可將重置電壓VRST 暫時施加於所有節點14(亦即所有放大電晶體TrAMP 的閘極)，以將所有放大電晶體TrAMP 的閘極電壓設定成既定之基準電壓。
3.訊號之讀取及其放大以上述方式而在所有光電二極體PD1 ~PDn 產生、貯存之電荷量係經下述方式而以電壓的形式將等比於其之訊號由像素11中讀取，進而放大。
亦即，首先藉垂直掃描電路34與水平掃描電路35來選擇一個像素區塊12後，使該像素區塊12中的n個傳送閘極控制訊號φT1 ~φTn 之邏輯狀態依序由L變成H，而使傳送閘極TG1 ~TGn 依序成為導通狀態。又，在將其等之導通狀態保持既定時間(例如0.1 μ sec)後，又依序使其等之邏輯狀態回到L。如此，來自該像素區塊12中的所有光電二極體PD1 ~PDn 之訊號，遂依時序而於節點14讀取。在此期間，所有重置電晶體TrRST 被保持在斷開狀態。
以源極隨耦器形式而與節點14連接之放大電晶體TrAMP ，由於其閘極與節點14連接，因此，於節點14讀取之電壓訊號乃立刻由該放大電晶體TrAMP 放大。又，經放大後之訊號，從該放大電晶體TrAMP 的輸出端子側之源極、汲極區域往行訊號線37輸出。
在從該像素區塊12中的n個像素11(亦即光電二極體PD1 ~PDn )讀取訊號而予放大時，從讀取一個像素11(例如光電二極體PD1 )之訊號並將其放大的這個動作結束開始算起，直到開始下一像素11(例如光電二極體PD2 )之訊號讀取的這段期間，必須使該像素區塊12用之重置電晶體TrRST 成為導通狀態，以將重置電壓VRST 暫時施加至節點14，將所有該節點14(放大電晶體TrAMP 的閘極)設定在基準電位(重置)。原因在於，若不如此，恐怕之前的像素11(例如光電二極體PD1 )之訊號的殘留影響會造成隨後像素(例如光電二極體PD2 )發生訊號誤差情形。
由於在該像素區塊12中具有n個光電二極體PD1 ~PDn ，因此，以傳送閘極控制訊號φT1 ~φTn 進行之讀取動作，次數共有n次；由放大電晶體TrAMP 進行之放大動作，次數共有n次；放大電晶體TrAMP 之重置動作，次數共有(n－1)次。
具體而言，例如，在最初先使該像素區塊12之第1傳送閘極TG1 暫時成導通狀態，與訊號電荷(即貯存於第1光電二極體PD1 之訊號電荷)成比例之電壓訊號遂於節點14讀取。該電壓訊號立即被放大電晶體TrAMP 所放大，然後將取得之放大訊號往行訊號線37傳送。接著，使重置電晶體TrRST 暫時成導通狀態，而將放大電晶體TrAMP 的閘極(節點14)重置成基準電位。之後，等比於第2光電二極體PD2 所貯存訊號電荷之電壓訊號，遂於節點14讀取。該電壓訊號立即被放大電晶體TrAMP 所放大，然後將得到之放大訊號往行訊號線37傳送。其次，使重置電晶體TrRST 暫時成導通狀態，而將放大電晶體TrAMP 的閘極(節點14)重置成基準電壓。接著，依序對第3光電二極體PD3 、第4光電二極體PD4 等，重複與上述相同之動作。最後，針對第n光電二極體PDn 實施讀取動作與放大動作，然後結束該像素區塊12的處理。
在圖1的影像感測器中，與該像素區塊12對應之放大電晶體TrAMP 的輸出端子為1個，因此，由該像素區塊12中的所有光電二極體PD1 ~PDn 取得之n個訊號，係從該放大電晶體TrAMP 之輸出端子側的源極、汲極區域依時序輸出至行訊號線37。亦即，由該像素區塊12所輸出之訊號，成為一條以隔著既定間隔方式來連結n個脈衝波形，以供反映光電二極體PD1 ~PDn 的訊號電荷量(照射光之量)之時序訊號。
上述影像感測器，合計有(k×m)個像素區塊12，因此，在掃描所有像素11的期間，上述動作係重複(k×m)次。
由該像素區塊12所輸出之訊號，亦即是將n個訊號脈衝以隔著既定間隔之方式而連結成的一條時序訊號，被送至周知的取樣及保持(Sample and Hold)電路或類比、數位(A/D)轉換電路，以進行既定之訊號處理。
現在實務上最快曝光速度(亦即最短的訊號電荷貯存期間)為(1/8000)秒(＝125 μ sec)。因此，對於(k×m)個像素區塊12，若能以下述方式來設定n值(各像素區塊12中的像素11的總數)，就能使所有像素區塊12所屬之像素11(光電二極體PD1 ~PDn )的訊號電荷貯存(曝光)能實質上同時進行，亦即求出由重置電晶體TrRST 對節點14(放大電晶體TrAMP 的閘極)的重置動作達既定次數[亦即(n－1)次]時所需時間(總重置時間)，與該像素區塊12中的所有像素11(所有光電二極體PD1 ~PDn )送出之訊號被相對應的放大電晶體TrAMP 所放大時所需時間(總放大時間)之和，然後使該和之(k×m)倍之時間遠小於最短之訊號電荷貯存期間(＝125 μ sec)。換言之，所有像素11之訊號電荷能實質上同時貯存(實質上同時曝光化)。
又，(k×m)個輸出時序訊號，係從所有像素區塊12分別獨立輸出，因此，對於其等輸出時序訊號，能以並聯方式來進行類比、數位(A/D)轉換等處理。藉此，相較於習知的CMOS影像感測器，能有更高速的資料處理。此點亦有益於實質上同時曝光化的實現。
由上述動作可以了解，若以1訊框內來觀察，由各像素區塊12所輸出之時序輸出訊號，若是越接近掃描時間的結束，相較於在該掃描期間初始時所產生、輸出者，其電荷貯存期間越長(儘管相當微量)。因此，若為了取得準確性更佳之影像資料、或為了具有大的n值，亦可在後段設有周知的電路，以供按照電荷貯存期間的變化來進行訊號修正。藉此，能抑制或避免受到電荷貯存期間的變動所影響。
由於可藉上述方式而實質同時曝光化，不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
再者，共通的重置電晶體TrRST 與共通的放大電晶體TrAMP ，係以與各像素區塊12對應之方式而設置在該像素區塊12的外側，因此，在該像素區塊12中的各像素11，只需包含一個光電二極體與一個閘極元件(MOS電晶體)。因此，相較於在一個像素中除光電二極體尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，可實現較高的像素開口率(例如60%左右)。
再者，在習知的CMOS影像感測器中，訊號處理係按照掃描線的數量而依時序進行，而必需有高速的A/D轉換電路，但在使用該第1實施形態之感測器電路1之影像感測器中，係將n值設定的較掃描線數量為小而能提高並聯程度，因而能容許各放大電晶體TrAMP 有較慢的時序輸出訊號之處理速度。因此，能使用構成方式更為簡單之A/D轉換電路，此亦為其效果所在。
又，來自n個光電二極體PD1 ~PDn 之n個輸出訊號，係以串聯之形態而由各放大電晶體TrAMP 輸出，因此，與各放大電晶體TrAMP 的輸出端子連接之下一段的配線會趨於簡單，此亦為其效果所在。
(第2實施形態)
圖3係本發明之第2實施形態之感測器電路1A的電路構成圖。使用該感測器電路1A之位址指定型影像感測器，其全體構成與圖1所示者相同，因而省略其說明。該感測器電路1A，係與本發明之第1觀點之感測器電路相對應。
圖3所示之感測器電路1A的電路構成，與第1實施形態之感測器電路1(參照圖2)的電路構成大致相同，僅有的相異點在於，在與各像素區塊12成對應設置關係之放大電晶體TrAMP 之輸出側，又追加有儲存用電容元件CST 與輸出電晶體TrOUT 。因此，對於與圖2之感測器電路1相同之要件，係賦予相同符號並省略其說明。
儲存用電容元件CST 的目的在於，可供暫時儲存由相對應的放大電晶體TrAMP 放大後之訊號，其中一端子，與該放大電晶體TrAMP 之輸出側的源極、汲極區域連接，而另一端子，則與既定電位(通常為接地電位)之端子或區域連接。
輸出電晶體TrOUT 的目的在於，使暫時儲存於該儲存用電容元件CST 之訊號，經此而傳送至相對應的行訊號線37，其輸出側之源極、汲極區域，與該像素區塊12的輸出端子(行訊號線37)連接。輸出電晶體TrOUT ，若施加於其閘極之輸出控制訊號φOUT 的邏輯狀態為H則成導通狀態，若為L則成斷開狀態。因此，在使暫時儲存在儲存用電容元件CST 之訊號輸出至行訊號線37時，輸出電晶體TrOUT 之開閉時間，能異於像素區塊12中的傳送閘極TG1 ~TGn 之開閉時間。
在使用上述第1實施形態之感測器電路1之影像感測器中，來自相對應的像素區塊12中n個光電二極體PD1 ~PDn 之時序輸出訊號，在放大電晶體TrAMP 的放大後，立即往行訊號線37輸出。相對於此，在使用第2實施形態之感測器電路1A之影像感測器中，來自像素方塊12中的n個光電二極體PD1 ~PDn 之時序輸出訊號，在經過放大電晶體TrAMP 的放大後，係暫時儲存於儲存用電容元件CST ，因此，可藉由輸出控制訊號φOUT ，使得往向行訊號線37輸出之時點，與傳送閘極TG1 ~TGn 之開閉時的時點(即用以由該光電二極體PD1 ~PDn 讀取訊號之時點)彼此錯開。
在具備上述構成之第2實施形態之感測器電路1A之影像感測器中，基於與第1實施形態之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)。又，由於能以上述方式而實質使同時曝光化，不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，共通的重置電晶體TrRST 與共通的放大電晶體TrAMP ，係以與各像素區塊12對應之方式而設在該像素區塊12的外側，因此，該像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)。因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，可實現較高的像素開口率。
再者，藉由輸出控制訊號φOUT ，將訊號往行訊號線37輸出之時點，能與像素區塊中傳送閘極TG1 ~TGn 的開閉之時點彼此錯開，因此，相較於使用第1實施形態之感測器電路1之情形，更能實施高速攝影，此亦是其效果所在。
(第3實施形態)
圖4係本發明之第3實施形態之感測器電路1B的電路構成圖。使用該感測器電路1B之位址指定型影像感測器，其全體構成與圖1所示者相同，因而省略其說明。該感測器電路1B，係與本發明之第1觀點之感測器電路相對應。
圖4所示之感測器電路1B的電路構成，與第1實施形態之感測器電路1(參照圖2)的電路構成大致相同，僅有的不同點在於，與各像素區塊12成為對應設置關係之放大電晶體TrAMP ，於其輸出側之源極、汲極區域，又設有與其並聯之n個選擇電晶體TrSEL1 ~TrSELn (第2閘極元件)，來自已放大之n個光電二極體PD1 ~PDn 之n個輸出訊號，係透過選擇電晶體TrSEL1 ~TrSELn 而並聯輸出至行訊號線37。選擇電晶體TrSEL1 ~TrSELn ，若施加至其閘極之輸出選擇訊號φSEL1 ~φSELn 的邏輯狀態為H則各成導通狀態，若為L則呈斷開狀態。因此，對於與圖2之感測器電路1相同之要件，係賦予相同符號並省略其說明。
在讀取訊號電荷(即n個光電二極體PD1 ~PDn 所產生、貯存之訊號電荷)之對應訊號而予放大時，n個選擇電晶體TrSEL1 ~TrSELn ，與相對應的像素區塊12中的傳送閘極TG1 ~TGn 係以大致同步之方式而開閉。亦即，舉例而言，在由光電二極體PD1 讀取訊號而予放大時，傳送閘極TG1 被打開(成為導通狀態)的大致同時，選擇電晶體TrSEL1 亦被打開(成為導通狀態)，因此，被讀取之該訊號電荷，在經過放大電晶體TrAMP 的放大之後，立即透過選擇電晶體TrSEL1 而往著行訊號線37輸出。
在具備上述構成之第3實施形態之感測器電路1B之影像感測器中，基於與第1實施形態之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)。又，由於能以上述方式而實質使同時曝光化，不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，共通的重置電晶體TrRST 與共通的放大電晶體TrAMP ，係以與各像素區塊12對應之方式而設在該像素區塊12的外側，因此，該像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)。因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，可實現較高的像素開口率。
再者，來自放大後之n個光電二極體PD1 至PDn 之n個輸出訊號，係透過相對應的n個選擇電晶體TrSEL1 ~TrSELn 而並聯的往行訊號線37輸出，因此，亦具有能迅速進行下一段之訊號處理之效果。
(第4實施形態)
圖5係本發明之第4實施形態之感測器電路1C的電路構成圖。使用該感測器電路1C之位址指定型影像感測器，其全體構成與圖1所示者相同，因而省略其說明。該感測器電路1C，係與本發明之第1觀點之感測器電路相對應。
圖5所示之感測器電路1C的電路構成，與第3實施形態之感測器電路1B(參照圖4)的電路構成大致相同，僅有的相異點在於，在與各像素區塊12成為對應設置關係之放大電晶體TrAMP 之輸出側，追加有與其並聯之n個選擇電晶體TrSEL1 ~TrSELn (第2閘極)，且在其等選擇電晶體TrSEL1 ~TrSELn 的輸出側，又追加有n個儲存用電容元件CST1 ~CSTn 、與n個輸出電晶體TrOUT1 ~TrOUTn 。因此，對於與圖4之感測器電路1C相同之要件，係賦予相同符號，且省略其說明。
儲存用電容元件CST1 ~CSTn 的目的在於，可供暫時儲存由放大電晶體TrAMP 放大後之n個光電二極體PD1 ~PDn 之訊號；其等之一端子，分別與相對應的選擇電晶體TrSEL1 ~TrSELn 之輸出側的源極、汲極區域連接，另一端子，則與既定電位(通常為接地電位)之端子或區域連接。
輸出電晶體TrOUT1 ~TrOUTn 的目的在於，可將暫時儲存在該儲存用電容元件CST1 ~CSTn 之訊號以並聯方式傳送至相對應的行訊號線37，其等之輸出側之源極、汲極區域，與該像素區塊12的輸出端子(行訊號線37)連接。輸出電晶體TrOUT1 ~TrOUTn ，若施加至其等之閘極之輸出控制訊號φOUT1 ~φOUTn 的邏輯狀態為H，則成導通狀態，若為L則呈斷開狀態。在將暫時儲存於儲存用電容元件CST1 ~CSTn 之放大訊號以並聯方式輸出至行訊號線37時，輸出電晶體TrOUT1 ~TrOUTn 的開閉時點，與像素區塊12中之傳送閘極TG1 ~TGn 的開閉之時點能彼此錯開。
在上述第3實施形態之使用感測器電路1B之影像感測器中，來自相對應的像素區塊12中之n個光電二極體PD1 ~PDn 之n個輸出訊號，在經過放大電晶體TrAMP 的放大後，係立即以並聯方式往著行訊號線37輸出。相對於此，在第4實施形態之使用感測器電路1C之影像感測器中，來自像素區塊12中之n個光電二極體PD1 ~PDn 之輸出訊號，在經過放大電晶體TrAMP 的放大後，係分別暫時儲存於儲存用電容元件CST1 ~CSTn ，因此，藉助於輸出控制訊號φOUT1 ~φOUTn ，以並聯方式輸出至行訊號線37之時點，能與傳送閘極TG1 ~TGn 的開閉之時點(即用以從該光電二極體PD1 ~PDn 中讀取訊號之時點)彼此錯開。
在具備上述構成之第4實施形態之感測器電路1C之影像感測器中，基於與第1實施形態之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)。又，由於能以上述方式使同時曝光化，不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，共通的重置電晶體TrRST 與共通的放大電晶體TrAMP ，係以與各像素區塊12對應之方式而設在該像素區塊12的外側，因此，該像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)。因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，可實現較高的像素開口率。
再者，藉由輸出控制訊號φOUT1 ~φOUTn ，訊號往行訊號線37輸出之時點，能與像素區塊12中之傳送閘極TG1 ~TGn 之開閉之時點彼此錯開，因此，相較於第3實施形態之使用感測器電路1B之情形，能有更高速的攝影，亦是其效果所在。
(第5實施形態)
圖6係本發明第5實施形態之位址指定型影像感測器2的要部電路構成之電路圖；圖8係該影像感測器2的實際構造之要部截面圖。該影像感測器2，係使用上述第3實施形態之感測器電路1B(參照圖4)者，其係將上位半導體電路層21與下位半導體電路層22積層後成為二段之三維積層構造。該影像感測器2，與本發明之第3觀點的影像感測器相對應。
影像感測器2的全體構成及動作，與圖1所示者相同，而省略有關於其等之說明。又，圖6之電路構成，與圖4所示之第3實施形態之感測器電路1B(在各放大電晶體TrAMP 的輸出端連接有n個選擇電晶體TrSEL1 ~TrSELn ，且未設有儲存用電容元件與輸出電晶體者)相同，因而對相同要件賦予相同符號並省略其說明。但在影像感測器2中，如後述，有使用周知的埋設配線23，以使形成於上位半導體電路層21中的各像素區塊12之共通節點13，與節點14(形成於下位半導體電路層22中的重置電晶體TrRST 及放大電晶體TrAMP 的連接點)形成電氣連接，因此，在圖6中，追加了埋設配線23、由該配設配線23所產生之寄生電阻Ro 與寄生電容Co1 及Co2 。埋設配線23，係對各像素區塊12(亦即n個像素11)設置有1個。
接著，邊參照圖8來說明影像感測器2之實際構造。
由圖8可以了解，影像感測器2係使用埋設配線23與微細之凸塊電極(例如，銦(In)與金(Au)的積層體或是鎢(W)等)90及電氣絕緣之黏著劑(例如聚醯亞胺)91，使上位半導體電路層21與下位半導體電路層22形成機械及電氣之連接。
再者，用以形成埋設配線23及凸塊電極90之方法，以及使用黏著劑91而將上位半導體電路層21與下位半導體電路層22機械連接之方法，係使用業界所咸知者，因而省略有關其等之說明。
在上位半導體電路層21中，形成有(k×m)個像素區塊12，亦即形成有(k×n)×m個像素11。因此，上位半導體電路層21包含(k×n)×m個光電二極體(亦即，有(k×m)組之光電二極體群PD1 ~PDn )；以及(k×n)×m個傳送閘極(亦即，有(k×m)組之傳送閘極群TG1 ~TGn )。在上位半導體電路層21中，進一步形成有(k×m)個埋設配線23。
在下位半導體電路層22中，形成有：(k×m)個重置電晶體TrRST ；(k×m)個放大電晶體TrAMP ；及(k×n)×m個選擇電晶體(亦即，有(k×m)組之選擇電晶體群TrSEL1 ~TrSELn )。
在上位半導體電路層21，係在p型的單晶矽(Si)基板40的表面區域，以既定圖案形成元件分離絕緣膜41，藉此而將(k×n)×m個像素11用的元件區域以陣列狀並聯，如同圖1之布局方式所示。其等之元件區域分別與一個像素11相對應。像素區塊12的構成皆為相同，因而在此係以一個像素區塊12(i,j)來說明。
在與像素區塊12(i,j)相對應的元件區域之內部，形成n個光電二極體PD1 ~PDn 與n個傳送閘極TG1 ~TGn 。例如，如圖8所示，光電二極體PD1 係由形成於p型基板40之n＋ 型區域42所構成(亦即，光電二極體PD1 係p－n接合式光電二極體)。傳送閘極TG1 係由MOS電晶體所形成，其包含：閘極44、及隔著該閘極44於其間而與n＋ 型區域42成為對向之n＋ 型區域43。傳送閘極TG1 ，因為光電二極體PD1 的n＋ 型區域42為共用之故，而使傳送閘極TG1 的一源極、汲極區域，與光電二極體PD1 的陽極形成電氣連接。存在於閘極44與基板40的表面之間之閘極絕緣膜，在圖8中已予省略。(在閘極44與基板40的表面間有閘極絕緣膜的存在，係相當清楚之事，因此，在以下說明中亦省略有關閘極絕緣膜之說明)。閘極44，係透過形成於基板40的表面之配線構造47中的配線，而與相對應的讀取控制線32形成電氣連接。此處之配線構造47中具備，形成於基板40的表面之配線用導電體與包含其之絕緣體，並不包含存在於基板40的表面之閘極絕緣膜與閘極。(此點在以下實施形態亦是相同。)至於其他的光電二極體PD2 ~PDn 與傳送閘極TG2 ~TGn ，分別與光電二極體PD1 及傳送閘極TG1 有相同的構成。
在配線構造47的內部，形成有配線膜46，其係以既定圖案而形成；及n個導電性接觸插塞45，用以使傳送閘極TG1 ~TGn 之n個n＋ 型區域43與該配線膜46形成電氣連接。像素區塊12(i,j)中的n個傳送閘極TG1 ~TG,n ，各藉由其等接觸插塞45而與配線膜46形成電氣連接，因而使傳送閘極TG1 ~TGn 並聯於共通節點13。
在基板40中，形成了使元件分離絕緣膜41與基板40在上下方向(與基板40的主面正交之方向)貫穿之(k×m)個透孔，其形成位置係位於，與傳送閘極TG1 ~TGn 之n＋ 型區域(源極、汲極區域)43相鄰之元件分離絕緣膜41之重疊位置。在該透孔中，其接觸於基板40的矽部分之內壁，被絕緣膜24覆蓋於全面。在該透孔的內部(絕緣膜24的內側與元件分離絕緣膜41的內部)，充填著聚矽等導電性材料，由該導電性材料形成埋設配線23。該埋設配線23的上端，係由基板40(元件分離絕緣膜41)的表面外露，與形成於配線構造47內部之導電性接觸插塞23a的下端連接。該導電性接觸插塞23a的上端，與形成於配線構造47內部之配線膜46連接。因此，埋設配線23係透過導電性接觸插塞23a而與相對應的配線膜46形成電氣連接。其結果，像素區塊12(i,j)之n個傳送閘極TG1 ~TGn 之n＋ 型區域(源極、汲極區域)43，係如圖6之電路構成所示般，與相對應的埋設配線23成為共通的電氣連接。各埋設配線23的下端，係由基板40的內面外露，與位在其下端之相對應的凸塊電極90形成機械及電氣連接。
在下位半導體電路層22中，係在p型單晶矽基板60的表面區域以既定圖案形成元件分離絕緣膜61，藉此而形成既定數量的重置電晶體TrRST 用之元件區域、既定數量之放大電晶體TrAMP 用之元件區域、及既定數量之選擇電晶體TrSEL1 ~TrSELn 用之元件區域。此處，係以一個像素區塊12(i,j)之對應構成方式來說明。
如圖8所示，重置電晶體TrRST 係由MOS電晶體所構成，其包含閘極63、及隔著該閘極63於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)62。閘極63，係透過形成於基板60的表面之配線構造74中的配線，與相對應的重置線31形成電氣連接。此處之配線構造74具備，形成於基板60的表面之配線用導電體及包含其之絕緣體，存在於基板60表面之閘極絕緣膜與閘極則並未包含(此點在以下實施形態亦是相同)。一n＋ 型區域62(源極、汲極區域)，透過形成於配線構造74內部之導電性接觸插塞68、配線膜72、導電性接觸插塞74a、及配線膜75，與相對應的凸塊電極90形成電氣連接。其結果，重置電晶體TrRST 的一源極、汲極區域，透過相對應的埋設配線23，與上位半導體電路層21中相對應的共通節點13(像素區塊12(i,j))形成電氣連接(參照圖6)。另一n＋ 型區域62(源極、汲極區域)，則是透過未圖示之配線而有重置電壓VRST 的施加。
放大電晶體TrAMP 係由MOS電晶體所構成，其包含閘極65、及隔著該閘極65於其間而在兩側形成之一對n＋ 型區域(源極、汲極區域)64。閘極65係透過形成於配線構造74內部之導電性接觸插塞71、配線膜72、導電性接觸插塞74a、及配線膜75，與對應之凸塊電極90形成電氣連接。其結果，放大電晶體TrAMP 的閘極，透過相對應的埋設配線23，與上位半導體電路層21中相對應的共通節點13(像素區塊12(i,j))形成電氣連接(參照圖6)。又，另一n＋ 型區域64(源極、汲極區域)，透過形成於配線構造74內部之導電性接觸插塞69，而與形成於配線構造74內部之配線膜73形成電氣連接。在另一n＋ 型區域64(源極、汲極區域)，係透過未圖示之配線而有電源電壓Vcc之施加。
n個選擇電晶體TrSEL1 ~TrSELn ，各是由MOS電晶體所構成，其中包含閘極67、及隔著該閘極67於其間而在兩側形成之一對n＋ 型區域(源極、汲極區域)66。一n＋ 型區域(源極、汲極區域)66，係透過形成於配線構造74內部之導電性接觸插塞70、配線膜73、及導電性接觸插塞69，與相對應的放大電晶體TrAMP 之一n＋ 型區域(源極、汲極區域)64形成電氣連接。另一n＋ 型區域(源極、汲極區域)66，則與該影像感測器2之對應的輸出端子連接。閘極67，係透過形成於配線構造74內部之配線，而與輸出選擇線39形成電氣連接。在各個選擇電晶體TrSEL1 ~TrSELn 的閘極67中，係透過相對應的輸出選擇線39而各有既定之輸出選擇訊號φSEL1 ~φSELn 的施加。
在第5實施形態之影像感測器2中，如圖8所示般，鄰接的二個選擇電晶體，例如TrSEL1 及TrSEL2 ，係形成於相同的元件區域中。此係為了儘可能縮小佔有面積之故。在該元件區域之中，以隔著既定距離之方式而並排形成三個n＋ 型區域(源極、汲極區域)66，中央的n＋ 型區域66，係由二個選擇電晶體TrSEL1 及TrSEL2 所共用。又，共用的n＋ 型區域66，係與相對應的放大電晶體TrAMP 之一n＋ 型區域64形成電氣連接。非共用之n＋ 型區域66，係分別連接於相對應的輸出端子。
上位半導體電路層21內的n＋ 型區域43與下位半導體電路層22內的n＋ 型區域62(其等係透過埋設配線23而使彼此電氣連接)，具有FD(浮置擴散)區域之功能，換言之，所具有的功能係，藉由光電轉換作用而將貯存於光電二極體PD1 ~PDn 之訊號電荷量轉換成電壓訊號。
再者，上位半導體電路層21與下位半導體電路層22之內部構造之形成方法，係業界所咸知者，因而省略有關其等之說明。
如上述，在圖6及圖8所示第5實施形態之影像感測器2，係運用圖4所示之第3實施形態之感測器電路1B，其係將(k×m)個像素區塊12(區塊12分別包含n個像素11)與(k×m)個埋設配線23，形成於上位半導體電路層21中，且係將(k×m)個重置電晶體TrRST 與(k×m)個放大電晶體TrAMP 及(k×m)組之選擇電晶體群TrSEL1 ~TrSELn ，形成於下位半導體電路層22中，並且進一步透過埋設配線23及凸塊電極90，使上位半導體電路層21中的像素區塊12、與下位半導體電路層22中對應之重置電晶體TrRST 及放大電晶體TrAMP 彼此形成電氣連接。
又，在下位半導體電路層22的上方之主面(配線構造74的表面)，係藉由凸塊電極90與黏著劑91，而與上位半導體電路層21的下方之主面(基板40的內面)形成電氣及機械連接，因此，兩電路層21與22構成二段之半導體積層構造(三維構造)。
因此，基於與上述第3實施形態之感測器電路1B之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
(第6實施形態)
圖7係本發明第6實施形態之位址指定型影像感測器2A的要部電路構成之電路圖；圖9係該影像感測器2A的實際構造之要部截面圖。該影像感測器2A，係使用上述第4實施形態之感測器電路1C(參照圖5)者，其係將上位半導體電路層21與下位半導體電路層22'積層後成為二段之三維積層構造。該影像感測器2A，與本發明之第3觀點的影像感測器相對應。
影像感測器2A的全體構成及動作，與圖1所示者相同。因而省略有關於其等之說明。又，圖7之電路構成，與圖5所示之第4實施形態之感測器電路1C(在各放大電晶體TrAMP 的輸出端連接有n個選擇電晶體TrSEL1 ~TrSELn ，在其等選擇電晶體TrSEL1 ~TrSELn 的各輸出側，連接有儲存用電容元件CST1 ~CSTn 及輸出電晶體TrOUT1 ~TrOUTn 之)相同，因而對相同要件賦予相同符號並省略其說明。但在影像感測器2A中，如後述，有使用周知的埋設配線23，以使形成於上位半導體電路層21中的各像素區塊12之共通節點13，與節點14(該節點14，係形成於下位半導體電路層22’中的重置電晶體TrRST 及放大電晶體TrAMP 的連接點所在)形成電氣連接，因此，在圖7中，追加了埋設配線23、由該配設配線23所產生之寄生電阻Ro 與寄生電容Co1 及Co2 。埋設配線23，係對各像素區塊12(亦即n個像素11)設置有1個。
接著，邊參照圖9來說明影像感測器2A之實際構造。
由圖9可以了解，影像感測器2A係使用埋設配線23與微細之凸塊電極90及電氣絕緣之黏著劑(例如聚醯亞胺)91，使上位半導體電路層21與下位半導體電路層22’形成機械及電氣連接。
上位半導體電路層21，與上述第5實施形態之影像感測器2(參照圖8)所示者具有相同構成，形成有(k×m)個像素區塊12、亦即有(k×n)×m個像素11，以及(k×m)個埋設配線23。上位半導體電路層21的內部構成，與上述第5實施形態之影像感測器2所述者相同，因此，係賦予相同於第5實施形態時之符號且省略其詳細說明。
下位半導體電路層22'，與上述第5實施形態之影像感測器2(參照圖8)的下位半導體電路層22有大致相同的構成，但其中差異之處在於，追加了儲存用電容元件CST1 ~CSTn 及輸出電晶體TrOUT1 ~TrOUTn 。亦即，在下位半導體電路層22'中，除了有(k×m)個重置電晶體TrRST 、(k×m)個放大電晶體TrAMP 、及(k×m)組之選擇電晶體群TrSEL1 ~TrSELn 外，尚追加形成有(k×m)組之儲存用電容元件群CST1 ~CSTn 、與(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn 。
在下位半導體電路層22'中，係在p型單晶矽基板60的表面區域以既定圖案形成元件分離絕緣膜61，藉此而形成既定數量的重置電晶體TrRST 用之元件區域、既定數量之放大電晶體TrAMP 用之元件區域、既定數量之選擇電晶體TrSEL1 ~TrSELn 、儲存用電容元件CST1 ~CSTn 、及輸出電晶體TrOUT1 ~TrOUTn 用之元件區域。此處，係以一個像素區塊12(i,j)之對應構成方式來說明。
重置電晶體TrRST 之構成，與上述第5實施形態之影像感測器2(參照圖8)之情形相同，係由MOS電晶體所構成，其包含閘極63、及隔著該閘極63於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)62。重置電晶體TrRST 的電氣連接，亦與第5實施形態之影像感測器2(參照圖8)之情形相同。
放大電晶體TrAMP 的構成，亦與上述第5實施形態之影像感測器2(參照圖8)之情形相同，係由MOS電晶體所構成，其包含閘極65、及隔著該閘極65於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)64。放大電晶體TrAMP 的電氣連接，亦與第5實施形態之影像感測器2(參照圖8)相同。
n個選擇電晶體TrSEL1 ~TrSELn 的構成，分別與上述第5實施形態之影像感測器2(參照圖8)之情形相同，係由MOS電晶體所構成，其包含閘極67、及隔著該閘極67於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)66。又，儲存用電容元件與輸出電晶體，係以圖7所示之電路構成方式而連接於該MOS電晶體。
例如，以選擇電晶體TrSEL1 而言，一n＋ 型區域(源極、汲極區域)66，係透過形成於配線構造74內部之導電性接觸插塞70及69和配線膜73，與相對應的放大電晶體TrAMP 的一n＋ 型區域(源極、汲極區域)64形成電氣連接。閘極67，係透過形成於配線構造74內部之配線而與輸出選擇線39形成電氣連接，而有輸出選擇訊號φSEL1 之施加。選擇電晶體TrSEL1 的另一n＋ 型區域(源極、汲極區域)66，連同以閘極67a為軸係位在其反側之n＋ 型區域66a，構成了具有儲存用電容元件CST1 功能之MOS電容器。該n＋ 型區域66a，連同閘極67b、以及以該閘極67b為軸係位在該n＋ 型區域66a的反側之n＋ 型區域66a，構成了具有輸出電晶體TrOUT1 功能之MOS電晶體。閘極67a，連接於既定電位(通常為電源電壓Vcc)的端子或區域。閘極67b，係透過未圖示之配線而與輸出控制線39a形成電氣連接，而有輸出控制訊號φOUT1 之施加。
如所示，在一個元件區域內，形成有選擇電晶體TrSEL1 與儲存用電容元件CST1 及輸出電晶體TrOUT1 。此點在其他選擇電晶體TrSEL2 ~TrSELn 亦是相同。
如上述，在圖7及圖9所示之第6實施形態之影像感測器2，係運用圖5所示之感測器電路1C，其係將(k×m)個像素區塊12(分別包含n個像素11)、(k×m)組之傳送閘極群TG1 ~TGn 、及(k×m)個埋設配線23，形成於上位半導體電路層21中，且係將(k×m)個重置電晶體TrRST 、(k×m)個放大電晶體TrAMP 、(k×m)組之選擇電晶體群TrSEL1 ~TrSELn 、(k×m)組之儲存用電容元件群CST1 ~CSTn 、及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn ，形成於下位半導體電路層22'中，並且進一步的透過埋設配線23及凸塊電極90，使上位半導體電路層21中之像素區塊12，與下位半導體電路層22'中之重置電晶體TrRST 和放大電晶體TrAMP 彼此形成電氣連接。
因此，基於與上述第4實施形態之感測器電路1C(參照圖5)之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
再者，藉由以輸出控制訊號φOUT1 ~φOUTn 來控制輸出電晶體TrOUT1 ~TrOUTn 之方式，將訊號往行訊號線37輸出時之時點，與像素區塊12中傳送閘極TG1 ~TGn 及選擇電晶體群TrSEL1 ~TrSELn 的開閉之時點能彼此錯開，因此，相較於第5實施形態之影像感測器2，能進行更高速之攝影，亦是其效果所在。
(第7實施形態)
圖10係本發明第7實施形態之位址指定型影像感測器2B的要部電路構成之電路圖；圖11係該影像感測器2B的實際構造之要部截面圖。該影像感測器2B，係使用上述第4實施形態之感測器電路1C(參照圖5)者，其係將上位半導體電路層21A與下位半導體電路層22'積層後成為二段之三維積層構造。影像感測器2B，與本發明之第3觀點的影像感測器相對應。
影像感測器2B的全體構成及動作，與圖1所示者相同。因此，省略有關其等之說明，又，圖10所示之電路構成，除了追加有埋設配線23之外，其他則與圖5之第4實施形態的感測器電路1C相同，因而對相同要件賦予相同符號並省略其說明。
由圖10及圖11可以了解，影像感測器2B的構成中，係使用埋設配線23、微細的凸塊電極90、及電氣絕緣性之黏著劑91，使上位半導體電路層21A與下位半導體電路層22A'彼此形成機械及電氣連接。該構成係相當於，將第6實施形態之影像感測器2A(參照圖7及圖9)中形成於下位半導體電路層22'之(k×m)個重置電晶體TrRST ，移轉至上位半導體電路層21中。亦即，在上位半導體電路層21A中形成有：(k×n)×m個光電二極體(亦即，(k×m)組之光電二極體群PD1 ~PDn )；(k×n)×m個傳送閘極(亦即，(k×m)組之傳送閘極群TG1 ~TGn )；(k×m)個之重置電晶體TrRST ；及(k×m)個埋設配線23。光電二極體PD1 ~PDn 與傳送閘極TG1 ~TGn 之構成，與第6實施形態之影像感測器2A的情形相同，因而省略有關其等之說明。
重置電晶體TrRST 如圖11所示般，係由MOS電晶體所構成，其包含閘極49、及隔著該閘極49於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)48。閘極49係透過形成於基板40表面之配線構造47中的配線，而與相對應的重置線31形成電氣連接。一n＋ 型區域48(源極、汲極區域)，係透過形成於配線構造47內部之導電性接觸插塞50、配線膜46、導電性接觸插塞23a、及埋設配線23，與相對應的凸塊電極90形成電氣連接。其結果，重置電晶體TrRST 之該源極、汲極區域，與下位半導體電路層22A'中相對應的放大電晶體TrAMP 之閘極65形成電氣連接。重置電晶體TrRST 中另一n＋ 型區域48(源極、汲極區域)，則透過未圖示之配線而有重置電壓VRST 之施加。
在下位半導體電路層22A'中形成有：(k×m)個放大電晶體TrAMP ；(k×m)組之選擇電晶體群TrSEL1 ~TrSELn ；(k×m)組之儲存用電容元件群CST1 ~CSTn ；及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn 。該構成方式係相當於，從第6實施形態(參照圖7及圖9)之下位半導體電路層22'中，去除(k×m)個重置電晶體TrRST 。放大電晶體TrAMP 與選擇電晶體TrSEL1 ~TrSELn 之構成，與第6實施形態之情形相同，因而省略有關其等之說明。
如上述，在圖10及圖11所示之第7實施形態之影像感測器2B，係運用第4實施形態之感測器電路1C(參照圖5)，其係將(k×m)個像素區塊12(各像素區塊12中包含n個像素11)、(k×m)組之傳送閘極群TG1 ~TGn 、(k×m)個重置電晶體TrRST 、及(k×m)個埋設配線23，形成於上位半導體電路層21A中，且係將(k×m)個放大電晶體TrAMP 、(k×m)組之選擇電晶體群TrSEL1 ~TrSELn 、(k×m)組之儲存用電容元件群CST1 ~CSTn 、及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn ，形成於下位半導體電路層22'中，並且進一步的透過埋設配線23及凸塊電極90，使上位半導體電路層21中之重置電晶體TrRST ，與下位半導體電路層22A'之放大電晶體TrAMP 彼此形成電氣連接。
又，在下位半導體電路層22A'的上方之主面(配線構造74的表面)，係藉由凸塊電極90與黏著劑91，而與上位半導體電路層21A的下方之主面(基板40的內面)成電氣及機械連接，因此，兩電路層21A與22A'構成二段之半導體積層構造(三維構造)。
因此，基於與第4實施形態之感測器電路1C之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21A表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
再者，藉由以輸出控制訊號φOUT1 ~φOUTn 來控制輸出電晶體TrOUT1 ~TrOUTn 之方式，將訊號往行訊號線37輸出時之時點，與像素區塊12中傳送閘極TG1 ~TGn 及選擇電晶體群TrSEL1 ~TrSELn 的開閉之時點能彼此錯開，因此，相較於不具有儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 之情形，更能實施高速攝影，此亦為效果所在。
(第8實施形態)
圖12，係本發明之第8實施形態之位址指定型影像感測器2C的實際構造之要部截面圖。該影像感測器2C係相當於，在上述第7實施形態之影像感測器2B(參照圖10及圖11)中去除儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 後而取得者。該影像感測器2C，與本發明第3觀點之位址指定型影像感測器相對應。
由圖12可以了解，第8實施形態之影像感測器2C的構成中，係使用埋設配線23、微細之凸塊電極90、及電氣絕緣性之黏著劑91，使上位半導體電路層21A與下位半導體電路層22A形成機械及電氣連接。上位半導體電路層21A的構成，相同於第7實施形態之影像感測器2B所示者。下位半導體電路層22A的構成，相當於從第7實施形態之影像感測器2B的下位半導體電路層22A'中去除儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 而構成者。
如上述，第8實施形態之感測器電路2C，基於與第7實施形態之影像感測器2B之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21A表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
(第9實施形態)
圖13，係本發明第9實施形態之位址指定型影像感測器2D的要部電路構成之電路圖；圖14，係表示影像感測器2D的實際構造之要部截面圖。該影像感測器2D，係使用上述第4實施形態之感測器電路1C(參照圖5)，其係積層上位半導體電路層21B與下位半導體電路層22B'之二段的三維積層構造。影像感測器2B，與本發明之第3觀點之影像感測器相對應。
影像感測器2D的全體構成及動作，與圖1所示者相同，又，圖13所示之電路構成，除了追加有埋設配線23之外，其他則與圖5的第4實施形態之感測器電路1C相同。
由圖13及圖14可以了解，影像感測器2D的構成中，係使用埋設配線23、微細的凸塊電極90、及電氣絕緣性之黏著劑91，使上位半導體電路層21B與下位半導體電路層22B'彼此形成機械及電氣連接。該構成係相當於，將第7實施形態之影像感測器2B(參照圖10及圖11)中形成於下位半導體電路層22A'之(k×m)個放大電晶體TrAMP ，移轉至該上位半導體電路層21B中。
亦即，在上位半導體電路層21B中形成有：(k×n)×m個光電二極體(亦即，有(k×m)組之光電二極體群PD1 ~PDn )；(k×n)×m個傳送閘極(亦即，有(k×m)組之傳送閘極群TG1 ~TGn )；(k×m)個之重置電晶體TrRST ；(k×m)個之放大電晶體TrAMP 、及(k×m)個埋設配線23。光電二極體PD1 ~PDn 與傳送閘極TG1 ~TGn 及重置電晶體TrRST 之構成，與第7實施形態之影像感測器2B的情形相同，因而省略有關其等之說明。
如圖14所示，放大電晶體TrAMP 係由MOS電晶體所構成，其包含閘極53、及隔著該閘極53於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)52。閘極53係透過形成於配線構造47內部之導電性接觸插塞54及配線膜46，而與重置電晶體TrRST 及傳送閘極TG1 ~TGn 形成電氣連接。一n＋ 型區域52(源極、汲極區域)，係透過形成於配線構造47內部之導電性接觸插塞55、配線膜56、導電性接觸插塞23a、及埋設配線23，而與相對應的凸塊電極90形成電氣連接。其結果，放大電晶體TrAMP 的該源極、汲極區域，與下位半導體電路層22B'中相對應的選擇電晶體TrSEL1 ~TrSELn 的一n＋ 型區域66(源極、汲極區域)形成電氣連接。放大電晶體TrAMP 的另一n＋ 型區域52(源極、汲極區域)，則透過未圖示之配線而有電源電壓Vcc的施加。
在下位半導體電路層22B'中形成有：(k×m)組之選擇電晶體群TrSEL1 ~TrSELn ；(k×m)組之儲存用電容元件群CST1 ~CSTn ；及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn 。該構成方式係相當於，從第7實施形態(參照圖10及圖11)之下位半導體電路層22A'中，去除(k×m)個放大電晶體TrAMP 。選擇電晶體TrSEL1 ~TrSELn 與儲存用電容元件CST1 ~CSTn 及輸出電晶體TrOUT1 ~TrOUTn 之構成，與第7實施形態之情形相同，因而省略有關其等之說明。
如上述，在圖13及圖14所示之第9實施形態之影像感測器2D，係運用第4實施形態之感測器電路1C(參照圖5)，其係將(k×m)個像素區塊12(各像素區塊12中包含n個像素11)、(k×m)組之傳送閘極群TG1 ~TGn 、(k×m)個重置電晶體TrRST 、(k×m)個放大電晶體TrAMP 、及(k×m)個埋設配線23，形成於上位半導體電路層21B中，且係將(k×m)組之選擇電晶體群TrSEL1 ~TrSELn 、(k×m)組之儲存用電容元件群CST1 ~CSTn 、及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn ，形成於下位半導體電路層22B'中，並且進一步的透過埋設配線23及凸塊電極90，使上位半導體電路層21B中之放大電晶體TrAMP ，與下位半導體電路層22B'之選擇電晶體TrSEL1 ~TrSELn 彼此形成電氣連接。
又，在下位半導體電路層22B'的上方之主面(配線構造74的表面)，係藉由凸塊電極90與黏著劑91，而與上位半導體電路層21B的下方之主面(基板40的內面)成電氣及機械連接，因此，兩電路層21B與22B'構成二段之半導體積層構造(三維構造)。
因此，基於與第4實施形態之感測器電路1C之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21B表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
再者，藉由以輸出控制訊號φOUT1 ~φOUTn 來控制輸出電晶體TrOUT1 ~TrOUTn 之方式，將訊號往行訊號線37輸出時之時點，與像素區塊12中傳送閘極TG1 ~TGn 及選擇電晶體群TrSEL1 ~TrSELn 的開閉之時點能彼此錯開，因此，相較於不具有儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 之情形，更能實施高速攝影，此亦為效果所在。
(第10實施形態)
圖15，係本發明之第10實施形態之位址指定型影像感測器2E的實際構造之要部截面圖。該影像感測器2E係相當於，在上述第9實施形態之影像感測器2C(參照圖13及圖14)中去除儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 後而取得者。該影像感測器2E，與本發明第3觀點之位址指定型影像感測器相對應。
由圖15可以了解，第10實施形態之影像感測器2E的構成中，係使用埋設配線23、微細之凸塊電極90、及電氣絕緣性之黏著劑91，使上位半導體電路層21B與下位半導體電路層22B形成機械及電氣連接。上位半導體電路層21B的構成，相同於第9實施形態之影像感測器2D所示者。下位半導體電路層22B的構成，相當於從第9實施形態之影像感測器2D的下位半導體電路層22B'中去除儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 而構成者。
如上述，第10實施形態之感測器電路2E，基於與第9實施形態之影像感測器2D之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12的各像素11，只需具備一個光電二極體與一個閘極元件(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21B表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
(第11實施形態)
圖16，係本發明第11實施形態之位址指定型影像感測器2F的要部電路構成之電路圖；圖17，係表示影像感測器2F的實際構造之要部截面圖。該影像感測器2F，係使用上述第4實施形態之感測器電路1C(參照圖5)，其係積層上位半導體電路層21C與下位半導體電路層22C'之二段的三維積層構造。影像感測器2F，與本發明之第3觀點之影像感測器相對應。
影像感測器2F的全體構成及動作，與圖1所示者相同，圖16所示之電路構成，除了追加有埋設配線23之外，其他則與圖5的第4實施形態之感測器電路1C相同。
由圖16及圖17可以了解，影像感測器2F的構成中，係使用埋設配線23、微細的凸塊電極90、及電氣絕緣性之黏著劑91，使上位半導體電路層21C與下位半導體電路層22C'彼此形成機械及電氣連接。此構成方式係相當於，將第6實施形態之影像感測器2A(參照圖7及圖9)中形成於上位半導體電路層21之(k×m)組傳送閘極群TG1 ~TGn ，移到該下位半導體電路層22'中。因此，在上位半導體電路層21C，僅形成(k×n)×m個光電二極體(亦即有(k×m)組之光電二極體群PD1 ~PDn )、及(k×m)個埋設配線23。
光電二極體PD1 ~PDn 的構成，與第6實施形態之影像感測器2A(參照圖7及圖9)時大致相同，但其相異點在於，在基板40的各元件區域中係形成一個光電二極體。例如，以光電二極體PD1 而言，如圖17所示般，係在以元件分離絕緣膜41而於p型基板40的表面區域形成之複數個元件區域中的一個，以跨於全面之方式而形成n＋ 區域42，以該n＋ 區域42形成光電二極體PD1 。基板40中，在與元件分離絕緣膜41重疊之適當位置，形成有用來在上下方向(與基板40的主面正交之方向)貫穿元件分離絕緣膜41與基板40之透孔，在該透孔中與基板40接觸之部分，有絕緣膜24覆蓋在其內壁的全面。在該透孔的內部(絕緣膜24之內側與元件分離絕緣膜41的內部)充填著導電性材料，以該導電性材料來形成埋設配線23。該埋設配線23的上端，係由基板40(元件分離絕緣膜41)的表面外露，且接觸於在配線構造47內部形成之配線膜57的下面。配線膜57的下面，亦與相對應的n＋ 區域42的表面連接，因而使n＋ 區域42與埋設配線23形成電氣連接。埋設配線23的下端，係由基板40(元件分離絕緣膜41)的內面外露，並與相對應的凸塊電極90形成機械及電氣連接。
在下位半導體電路層22C'中，形成有：(k×m)組之傳送閘極群TG1 ~TGn ；(k×m)個重置電晶體TrRST ；(k×m)個放大電晶體TrAMP ；(k×m)組之儲存用電容元件群CST1 ~CSTn ；及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn 。重置電晶體TrRST 、放大電晶體TrAMP 、儲存用電容元件CST1 ~CSTn 、及輸出電晶體TrOUT1 ~TrOUTn ，具有與第6實施形態之影像感測器2A時(參照圖7及圖9)相同之構成，因此，對相同要件係賦予相同符號並省略其說明。再者，在圖17中，儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 已被省略。
傳送閘極TG1 ~TGn ，具有如下之構成。例如以傳送閘極TG1 而言，如圖17所示般，係由MOS電晶體所構成，其包含閘極77、及隔著該閘極77於其間而在兩側形成之一對n＋ 型區域(源極、汲極區域)76。閘極77，係透過未圖示之配線而有傳送閘極控制訊號φT1 的施加。一n＋ 型區域76(源極、汲極區域)，透過形成於配線構造74內部之導電性接觸插塞78、80、82，及配線膜79、81和83，與相對應的凸塊電極90形成電氣連接。其結果，傳送閘極TG1 中的該源極、汲極區域，透過埋設配線23而與上位半導體電路層21C中相對應的光電二極體PD1 形成電氣連接。該MOS電晶體的另一n＋ 型區域76(源極、汲極區域)，透過形成於配線構造74內部之導電性接觸插塞78及未圖示之配線膜，而與相對應的重置電晶體TrRST 及放大電晶體TrAMP 形成電氣連接。傳送閘極TG2 ~TGn ，與傳送閘極TG1 具有相同構造。如所示，下位半導體電路層22C'內之傳送閘極TG1 ~TGn ，係透過埋設配線23，而分別與上位半導體電路層21C內之光電二極體PD1 ~PDn 形成電氣連接。
如上述，在圖16及圖17所示之第11實施形態之影像感測器2F，係運用第4實施形態之感測器電路1C(參照圖5)，其係將(k×m)個像素區塊12(各像素區塊12包含n個像素11)及(k×m)個埋設配線23，形成於上位半導體電路層21C中，且係將(k×m)組之傳送閘極群TG1 ~TGn 、(k×m)個重置電晶體TrRST 、(k×m)個放大電晶體TrAMP 、(k×m)組之選擇電晶體群TrSEL1 ~TrSELn 、(k×m)組之儲存用電容元件群CST1 ~CSTn 、及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn ，形成於下位半導體電路層22C'中，並且進一步的透過埋設配線23及凸塊電極90，使上位半導體電路層21C中之像素區塊12，與下位半導體電路層22C'中之傳送閘極TG1 ~TGn rAMP 彼此形成電氣連接。
又，在下位半導體電路層22C'的上方之主面(配線構造74的表面)，係藉由凸塊電極90與黏著劑91，而與上位半導體電路層21C的下方之主面(基板40的內面)成電氣及機械連接，因此，兩電路層21C與22C'構成二段之半導體積層構造(三維構造)。
因此，基於與上述第4實施形態之感測器電路1C之情形相同的理由，對所有像素11的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12的各像素11，只包含一個光電二極體，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11本身尺寸亦能縮小。特別是，能較上述第5實施形態~第10實施形態時要小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21C表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。特別是，能較上述第5實施形態~第10實施形態時要高。
再者，藉由以輸出控制訊號φOUT1 ~φOUTn 來控制輸出電晶體TrOUT1 ~TrOUTn 之方式，將訊號往行訊號線37輸出時之時點，與像素區塊12中傳送閘極TG1 ~TGn 及選擇電晶體群TrSEL1 ~TrSELn 的開閉之時點能彼此錯開，因此，相較於不具有儲存用電容元件CST1 ~CSTn 與輸出電晶體TrOUT1 ~TrOUTn 之情形，更能實施高速攝影，此亦為效果所在。
(第12實施形態)
圖18，係本發明第12實施形態之位址指定型影像感測器2G的實際構成之要部截面圖。該影像感測器2G係相當於，在上述第11實施形態之影像感測器2F(參照圖16及圖17)將下位半導體電路層22C'保持原狀，並將上位半導體電路層21C中的基板40予以上下逆向者。該影像感測器2G，與本發明第3觀點之位址指定型影像感測器相對應。
第12實施形態之影像感測器2G，由圖18可以了解，係使用微細的凸塊電極90與電氣絕緣性之黏著劑91，使上位半導體電路層21D與下位半導體電路層22D'成電氣及機械連接。下位半導體電路層21D'的構成，與第11實施形態之影像感測器2F的下位半導體電路層21C'相同。在該影像感測器2G，與上述第5~11實施形態不同而並未使用埋設配線23。
在上位半導體電路層21D中的基板40，與第11實施形態之影像感測器2F的上位半導體電路層21C上下逆向，配線構造47位在下側，基板40位在上側。外部光係貫穿基板40而照射在光電二極體PD1 ~PDn ，因此，基板40的厚度較第11實施形態之影像感測器2F時要薄。
在配線構造47的內部，形成有導電性接觸插塞58，其係分別與複數個n＋ 型區域42(用以構成光電二極體PD1 ~PDn )的各個表面形成電氣及機械連接；及複數個配線膜59，其係分別與其等導電性接觸插塞58形成電氣及機械連接。其等配線膜59係配置在配線構造47的表面附近，與對應的凸塊電極90形成電氣及機械連接。如所示，光電二極體PD1 ~PDn 係透過相對應的凸塊電極90，而與下位半導體電路層22D'中相對應的傳送閘極TG1 ~TGn 各形成電氣連接。
圖18所示之第12實施形態的影像感測器2G，因具有以上的構成，顯而易見，具有與第11實施形態之影像感測器2F所述者相同的效果。
(第13實施形態)
圖20，係本發明第13實施形態之感測器電路3的要部電路構成之電路圖。圖19，係使用該感測器電路3之位址指定型影像感測器的全體構成之功能方塊圖。該感測器電路3，與本發明第2觀點之感測器電路相對應。
圖19的影像感測器的全體構成，與圖1所示之位址指定型影像感測器僅有的相異點在於，設置有能貫穿同一行所屬之k個像素區塊12a之各重置線31。亦即，具備配置成(k×n)列m行之陣列狀之(k×n)×m個像素11a。在各像素區塊12a中，係將屬於同一行的n個像素11a彙整而以並聯方式連接於共通節點19(在圖19中並未表示。在圖20中與共通節點13a相對應)。
在各像素區塊12a中，形成有m條之重置線31，其係分別沿著像素陣列之對應行而延伸，並且貫穿該行所屬之像素區塊12a。在各重置線31中的各像素11a，分別與一個重置電晶體連接。換言之，對於像素區塊12a所屬之n個像素11a，分別設有重置電晶體TrRST1 ~TrRSTn 。放大電晶體TrAMP ，係對每一像素區塊12a設置一個。n個重置電晶體群TrRST1 ~TrRSTn ，係分別配置在相對應的像素區塊12a內的n個像素11a之內部，放大電晶體TrAMP 則是配置在相對應的像素區塊12a的外部。
各重置線31，係用以重置對應行所屬之k個像素區塊12a中的像素11a之訊號電荷。對於其等像素11a之重置用電壓VRST 的施加，係使用相對應的重置電晶體TrRST1 ~TrRSTn 來進行。各放大電晶體TrAMP ，係對於讀取自對應之像素區塊12a中的像素11a之訊號予以放大，然後送至相對應的行訊號線37。經各放大電晶體TrAMP 放大後之訊號，依序被送至相對應的行訊號線37。
除了像素11a及像素區塊12a的構成和重置線31的配置，其他則與圖1之構成相同，因而省略有關其等之說明。
以下，邊參照圖20，邊說明第13實施形態之感測器電路3、亦即用於構成方式如圖19所示之影像感測器之感測器電路。圖20，係第j行所屬的二個像素區塊12a(i,j)與12a(i＋1,j)的電路構成。
位於上方之像素區塊12(i,j)，包含屬於第j行之第[n×(i－1)＋1]列~第(n×i)列之像素11。位於下方的像素區塊12(i＋1,j)，包含屬於第j行之第[n×i＋1]列~第[n×(i＋1)]列之像素11。上述二個像素區塊12(i,j)與12(i＋1,j)，具有相同的構成，因此，在以下的說明中主要以上方的像素區塊12(i,j)來說明。
在像素區塊12a(i,j)中，包含n個像素11a。換言之，其包含：n個光電二極體PD1 ~PDn 、n個傳送閘極TG1 ~TGn 、及n個重置電晶體TrRST1 ~TrRSTn 。各像素11a，包含一個光電二極體、一個傳送閘極、及一個重置電晶體。傳送閘極TG1 ~TGn ，係分別由MOS電晶體所構成。重置電晶體TrRST1 ~TrRSTn ，亦是分別由MOS電晶體所構成。光電二極體PD1 ~PDn 的各陽極，連接於節點15(節點15，係傳送閘極TG1 ~TGn 中相對應者之其中一源極、汲極區域，與重置電晶體TrRST1 ~TrRSTn 中相對應者之其中一源極、汲極區域的連接點所在)，陰極則共同連接於既定電位(通常為接地電位)的端子或區域。重置電晶體TrRST1 ~TrRSTn 的另一源極、汲極區域，連接於重置用電壓源(重置電壓＝VRST )。傳送閘極TG1 ~TGn 各自之另一源極、汲極區域，共同連接於共通節點13a。如所示，像素區塊12a(i,j)中之n個像素11a，係並聯於該像素11a內之共通節點13a。
像素區塊12a(i,j)之共通節點13a，連接於相對應的放大電晶體TrAMP 之閘極。放大電晶體TrAMP ，係設置在像素區塊12a(i,j)的外側。放大電晶體TrAMP 的一源極、汲極區域，與直流電源(電源電壓＝Vcc)連接，另一源極、汲極區域(輸出側)，則與該像素區塊12(i,j)的輸出端子(亦即相對應的行訊號線37)連接。放大電晶體TrAMP 的輸出端子(輸出側之源極、汲極區域)，透過電阻R而與既定電位(通常為接地電位)的端子連接，構成了源極隨耦器形式之放大器。在節點15中有產生寄生電容，但在圖20中予以省略。
放大電晶體TrAMP 之輸出側的源極、汲極區域，與相對應的行訊號線37連接。因此，放大電晶體TrAMP 的輸出訊號，亦即n個光電二極體PD1 ~PDn 的時序(serial)輸出訊號，依序被送至相對應的CDS電路36。又，由CDS電路36被送往水平訊號線33時，係藉由水平掃描電路35的掃描而透過m個行選擇訊號38來選擇該行訊號線37，藉此而將該時序輸出訊號傳送至水平訊號線33。之後，被傳送至設在水平訊號線33的一端(在圖19係位於右端)之該影像感測器的輸出端子(未圖示)。
像素區塊12a(i,j)以外的所有像素區塊12a，與像素區塊12a(i,j)具有相同構成，因此，與上述相同，n個光電二極體PD1 ~PDn 之時序輸出訊號被傳送至該影像感測器的輸出端子。可藉此而進行待攝物體的攝影。
其次，針對於具備上述構成之感測器電路3之影像感測器的動作(從訊號電荷的產生、貯存，直到訊號的輸出為止)提出如下說明。
1.所有像素(所有光電二極體)之整體重置首先，使各個施加於MOS電晶體的閘極之傳送閘極控制訊號φT1 ~φTn 的邏輯狀態成為H(高)，使所有傳送閘極TG1 ~TGn 成為導通狀態(該MOS電晶體具有n個，其係指用以構成設置在所有像素11a的光電二極體PD1 ~PDn 之各傳送閘極TG1 ~TGn 、即第1閘極元件之電晶體)。
接著，在該狀態下，使共同施加於重置電晶體TrRST1 ~TrRSTn 的閘極之重置控制訊號φRST 的邏輯狀態成為H，使所有重置電晶體TrRST1 ~TrRSTn 成為導通狀態(該重置電晶體TrRST1 ~TrRSTn 係指，設置在各像素區塊12a內的像素11a的各重置電晶體)。其結果，既定的重置電壓VRST ，透過節點15，而整體同時施加於所有像素11a之光電二極體PD1 ~PDn 。如所示，所有像素11a係整體被重置，亦即進行「整體重置」。此時，所有放大電晶體TrAMP 的閘極之電壓亦被重置。
2.曝光(電荷貯存)其次，使施加於傳送閘極TG1 ~TGn 之傳送閘極控制訊號φT1 ~φTn 的邏輯狀態成為Low(L)，使所有傳送閘極TG1 ~TGn 成為斷開狀態。又，在此同時，使重置控制訊號φRST 的邏輯狀態成為L，所有重置電晶體TrRST1 ~TrRSTn 亦成為斷開狀態。
之後，在該狀態下將光照射在所有像素11a的光電二極體PD1 ~PDn ，使所有光電二極體PD1 ~PDn 整體產生、貯存訊號電荷。照射時間一般達到數百μ sec乃至數msec，非常的長。
在結束訊號電荷的產生、貯存之同時，使重置控制訊號φRST 的邏輯狀態成為H而使所有重置電晶體TrRST1 ~TrRSTn 整體成為導通狀態，且使傳送閘極控制訊號φT1 ~φTn 的邏輯狀態成為H而使所有傳送閘極TG1 ~TGn 成為導通狀態。待經過既定時間(例如1 μ sec)後，使重置控制訊號φRST 的邏輯狀態再度成為L而使所有重置電晶體TrRST1 ~TrRSTn 整體成為斷開狀態，並且在此同時，使所有傳送閘極控制訊號φT1 ~φTn 的邏輯狀態再度成為L而使所有傳送閘極TG1 ~TGn 成為斷開狀態。如此，將重置電壓VRST 暫時施加~所有共通節點13a(亦即所有放大電晶體TrAMP 的閘極)，以將所有放大電晶體TrAMP 的閘極電壓設定(重置)成既定之基準電壓。
3.訊號之讀取及其放大以上述方式而在所有光電二極體PD1 ~PDn 產生、貯存之電荷量，經下述方式而以電壓形式將等比於其之訊號由像素11a中讀取，進而放大。
亦即，首先藉垂直掃描電路34與水平掃描電路35來選擇一個像素區塊12a後，使該像素區塊12a中的n個傳送閘極控制訊號φT1 ~φTn 之邏輯狀態依序由L變成H，而使傳送閘極TG1 ~TGn 依序成為導通狀態。又，在將其等之導通狀態保持既定時間(例如0.1 μ sec)後，又依序使其等之邏輯狀態回到L。如此，來自該像素區塊12a中的所有光電二極體PD1 ~PDn 之訊號，遂依時序而於節點14讀取。在此期間，所有重置電晶體TrRST1 ~TrRSTn 被保持在斷開狀態。
以源極隨耦器形式而與節點13a連接之放大電晶體TrAMP ，由於其閘極與節點13a連接，因此，被讀取至節點13a之電壓訊號乃立刻由該放大電晶體TrAMP 放大。又，經放大後之訊號，從該放大電晶體TrAMP 的輸出端子側之源極、汲極區域往行訊號線37輸出。
在從該像素區塊12a中的n個像素11a(亦即光電二極體PD1 ~PDn )讀取訊號而予放大時，從讀取一個像素11a(例如光電二極體PD1 )之訊號並將其放大的這個動作結束開始算起，直到開始下一像素11a(例如光電二極體PD2 )之訊號讀取的這段期間，如上述，必須使用於該像素11a之重置電晶體TrRST1 成為導通狀態，以將重置電壓VRST 暫時施加~節點13a，將所有該節點13a(放大電晶體TrAMP 的閘極)設定(重置)在基準電位。原因在於，若不如此，恐怕之前的像素11a(例如光電二極體PD1 )之訊號的殘留影響會造成隨後像素11a(例如光電二極體PD2 )發生訊號誤差情形。
由於在該像素區塊12a中具有n個像素11a(n個光電二極體PD1 ~PDn )，因此，以傳送閘極控制訊號φT1 ~φTn 進行之讀取動作，次數共有n次；由放大電晶體TrAMP 進行之放大動作，次數共有n次；放大電晶體TrAMP 之重置動作，次數共有(n－1)次。
具體而言，例如，在最初先使該像素區塊12a之第1傳送閘極TG1 暫時成導通狀態，與訊號電荷(即貯存於第1光電二極體PD1 之訊號電荷)成比例之訊號遂於節點13a讀取。該訊號立即被放大電晶體TrAMP 所放大，然後將取得之放大訊號往行訊號線37傳送。接著，使得與該光電二極體PD1 連接的重置電晶體TrRST1 暫時成導通狀態，將重置電壓VRST 暫時施加在節點13a，而將所有放大電晶體TrAMP 的閘極(節點14)重置於基準電位。
之後，使該像素區塊12a中第2傳送閘極TG2 暫時成導通狀態，由節點13a來讀取與訊號電荷(即貯存於第2光電二極體PD2 之訊號電荷)成比例之訊號。該訊號立即被放大電晶體TrAMP 所放大，然後將得到的放大訊號往行訊號線37傳送。其次，使得與該光電二極體PD2 連接之重置電晶體TrRST2 暫時成導通狀態，將放大電晶體TrAMP 的閘極(節點14)重置於基準電位。接著，依序對第3光電二極體PD3 、第4光電二極體PD4 等重複上述之相同動作。最後，在針對第n光電二極體PDn 實施讀取動作與放大動作後，乃結束該像素區塊12a的處理。
在圖1的影像感測器中，與該像素區塊12a對應之放大電晶體TrAMP 的輸出端子為1個，因此，由該像素區塊12a中的所有光電二極體PD1 ~PDn 取得之n個訊號，係從該放大電晶體TrAMP 之輸出端子側的源極、汲極區域依時序輸出至行訊號線37。亦即，由該像素區塊12a所輸出之訊號，成為一條以隔著既定間隔方式來連結n個脈衝波形以供反映光電二極體PD1 ~PDn 的訊號電荷量(照射光之量)之時序訊號。
上述影像感測器(參照圖19)，合計有(k×m)個像素區塊12a，因此，在掃描所有像素11a的期間，上述動作係重複(k×m)次。
由該像素區塊12a所輸出之訊號，亦即是將n個脈衝以隔著既定間隔之方式而連結成的一條時序訊號，被送至周知的取樣及保持電路或A/D轉換電路，以進行既定之訊號處理。
現在實務上最快曝光速度(亦即最短的訊號電荷貯存期間)為(1/8000)秒(＝125 μ sec)。因此，對於(k×m)個像素區塊12a，若能以下述方式來設定n值(各像素區塊12a中的像素11a的總數)，就能使所有像素區塊12a所屬之像素11a(光電二極體PD1 ~PDn )的訊號電荷貯存(曝光)能實質上同時進行，亦即求出由重置電晶體TrRST1 ~TrRSTn 對節點13a(放大電晶體TrAMP 的閘極)的重置動作達到必要次數(亦即n次)時所需時間(總重置時間)，與該像素區塊12a中的所有像素11a(光電二極體PD1 ~PDn )送出之訊號被相對應的放大電晶體TrAMP 所放大時所需時間(總放大時間)之和，然後使該和之(k×m)倍之時間遠遠小於最短之訊號電荷貯存期間(＝125 μ sec)。換言之，所有像素11a之訊號電荷能實質上同時貯存(實質上同時曝光化)。
又，(k×m)個輸出時序訊號，係從所有像素區塊12a分別獨立輸出，因此，對於其等輸出時序訊號，能以並聯方式來進行類比、數位(A/D)轉換等處理。藉此，相較於習知的CMOS影像感測器，能有更高速的資料處理。此點亦有益於實質上同時曝光化的實現。
由上述動作可以了解，若以1訊框內來觀察，由各像素區塊12a所輸出之時序輸出訊號，若是越接近掃描時間的結束，相較於在該掃描期間初始時所產生、輸出者，其電荷貯存期間越長(儘管相當微量)。因此，若為了取得準確性更佳之影像資料、或為了具有大的n值，亦可在後段設有周知的電路，以供按照電荷貯存期間的變化來進行訊號修正。藉此，能抑制或避免受到電荷貯存期間的變動所影響。
由於可藉上述方式而實質同時曝光化，不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
再者，共通的放大電晶體TrAMP ，係以與各像素區塊12a對應之方式而設置在該像素區塊12a的外側，因此，在該像素區塊12a中的各像素11a，只需包含一個光電二極體與一個閘極元件(MOS電晶體)及一個重置電晶體(MOS電晶體)。因此，相較於在一個像素中除光電二極體尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，可實現較高的像素開口率(例如60%左右)。其像素開口率，與使用第1實施形態之感測器電路1(亦即僅包含一個光電二極體與一個閘極元件者)之影像感測器(參照圖1及圖2)相較，因為有重置電晶體，而呈對應之降低。
再者，在習知的CMOS影像感測器中，訊號處理係按照掃描線的數量而依時序進行，而必需有高速的A/D轉換電路，但在使用該第13實施形態之感測器電路3之影像感測器中，係將n值設定的較掃描線數量為小而能提高並聯程度，因而能容許各放大電晶體TrAMP 有較慢的時序輸出訊號之處理速度。因此，能使用構成方式更為簡單之A/D轉換電路，此亦為其效果所在。
又，來自n個光電二極體PD1 ~PDn 之n個輸出訊號，係以串聯之形態而由各放大電晶體TrAMP 輸出，因此，與各放大電晶體TrAMP 的輸出端子連接之下一段的配線會趨於簡單，此亦為其效果所在。
(第14實施形態)
圖21，係本發明第14實施形態之位址指定型影像感測器4的要部電路構成之電路圖；圖23，係表示該影像感測器4的實際構造之要部截面圖。該影像感測器4所使用之感測器電路，係在上述第13實施形態之感測器電路3(參照圖20)之放大電晶體TrAMP (該放大電晶體TrAMP 係以與各像素區塊12a成對應之方式而設置)的輸出側之源極、汲極區域，連接n個選擇電晶體TrSEL1 ~TrSELn (第2閘極元件)，使得放大後之n個光電二極體PD1 ~PDn 之n個輸出訊號，透過選擇電晶體TrSEL1 ~TrSELn 而以並聯方式輸出，係積層上位半導體電路層21E與下位半導體電路層22E而成二段之三維積層構造。該影像感測器4，與本發明第4觀點之影像感測器相對應，在其中所使用之感測器電路，與本發明第2觀點之感測器電路相對應。
影像感測器4的全體構成及動作，與圖19所示者相同，因而省略有關其等之說明。又，圖21之電路構成，係在圖20的第13實施形態之感測器電路3又追加n個選擇電晶體TrSEL1 ~TrSELn (第2閘極元件)者(其中並無儲存用電容元件與輸出電晶體)，因此，對於相同於圖20之要件係賦予相同符號並省略其說明。其中，在該影像感測器4中，在上位半導體電路層21E中所形成之各像素區塊12a的共通節點13a、與在下位半導體電路層22E中所形成之放大電晶體TrAMP 的閘極間，係使用周知的埋設配線23以達成彼此電氣連接，因此，在圖21中，追加了埋設配線23、該埋設配線23所產生之寄生電阻Ro 及寄生電容Co1 和Co2 。埋設配線23，對各像素區塊12a(亦即n個像素11a)設置有一個。
接著說明影像感測器4的實際構造。
由圖23可以了解，影像感測器4係使用埋設配線23、微細之凸塊電極90、及電氣絕緣性之黏著劑91，使上位半導體電路層21E與下位半導體電路層22E形成為機械及電氣連接。
在上位半導體電路層21E中，形成有(k×m)個像素區塊12a，亦即有(k×n)×m個像素11a。因此，在上位半導體電路層21E中包含：(k×n)×m個光電二極體(亦即有(k×m)組之光電二極體群PD1 ~PDn )；(k×n)×m個傳送閘極(亦即有(k×m)組之傳送閘極群TG1 ~TGn )；及(k×n)×m個重置電晶體(亦即有(k×m)組之重置電晶體群TrRST1 ~TrRSTn )。在上位半導體電路層21E中，進一步形成有(k×m)個埋設配線23。
在下位半導體電路層22E中，形成有(k×m)個放大電晶體TrAMP ；及(k×n)×m個選擇電晶體(亦即有(k×m)組之選擇電晶體群TrSEL1 ~TrSELn )。
在上位半導體電路層21E，係在p型的單晶矽基板40的表面區域，以既定圖案而形成元件分離絕緣膜41，藉此而將(k×n)×m個之元件區域形成並排之陣列狀，如同圖23之布局方式所示般。其等元件區域，分別與一個像素11a相對應。
在與像素區塊12a(i,j)對應之元件區域的內部，形成有n個光電二極體PD1 ~PDn ；n個傳送閘極TG1 ~TGn ；及n個重置電晶體TrRST1 ~TrRSTn 。以光電二極體PD1 為例，如圖23所示般，係由形成於p型基板40的n＋ 型區域42所構成(亦即p－n接合之光電二極體)。傳送閘極TG1 ，係由MOS電晶體所形成，其包含閘極44、及隔著該閘極44於其間並與n＋ 型區域42成為對向之n＋ 型區域43。傳送閘極TG1 ，因為光電二極體PD1 的n＋ 型區域42共用之故，傳送閘極TG1 的一源極、汲極區域，與光電二極體PD1 的陽極形成電氣連接。存在於閘極44與基板40的表面之間之閘極絕緣膜，在圖23已予省略。閘極44，係透過在基板40表面形成之配線構造47中的配線，而與相對應的讀取控制線32形成電氣連接。
重置電晶體TrRST1 ，係由MOS電晶體所形成，其包含：閘極49；及，隔著該閘極49於其間並與n＋ 型區域42成為對向之n＋ 型區域43a。重置電晶體TrRST1 ，由於光電二極體PD1 的n＋ 型區域42係為共用，重置電晶體TrRST1 的一源極、汲極區域，與光電二極體PD1 的陽極形成電氣連接。n＋ 型區域43a(源極、汲極區域)中，係透過未圖示之配線而有重置電壓VRST 之施加。
其他的光電二極體PD2 ~PDn 、傳送閘極TG2 ~TGn 、及重置電晶體TrRST2 ~TrRSTn ，分別與光電二極體PD1 、傳送閘極TG1 、及重置電晶體TrRST1 具有同樣的構成。
在配線構造47的內部，形成有：以既定圖案而形成之配線膜46；及，用以使傳送閘極TG1 ~TGn 之n個n＋ 型區域43與該配線膜46形成電氣連接之n個導電性接觸插塞45。在像素區塊12a(i,j)中的n個傳送閘極TG1 ~TGn ，係藉由其等接觸插塞45而分別與配線膜46形成電氣連接，因此，傳送閘極TG1 ~TGn 係並聯於共通節點13a。
在上位半導體電路層21E內的n＋ 型區域43，具有FD(浮置擴散)區域的功能，亦即，所具有之功能係，藉由光電轉換而將貯存於光電二極體PD1 ~PDn 之訊號電荷量轉換成電壓訊號。
在基板40中，形成有用以使元件分離絕緣膜41與基板40在上下方向(與基板40的主面正交之方向)貫穿之(k×m)個透孔，其形成位置位於，鄰接傳送閘極TG1 ~TGn 的n＋ 型區域(源極、汲極區域)43之元件分離絕緣膜41之重疊處。該透孔中與基板40接觸之部分，被絕緣膜24而覆蓋於其內壁之全面。在該透孔的內部(絕緣膜24的內側與元件分離絕緣膜41的內部)，充填著導電性材料，由該導電性材料而形成埋設配線23。該埋設配線23的上端，係由基板40(元件分離絕緣膜41)的表面外露，並與形成於配線構造47內部之導電性接觸插塞23a的下端連接。該導電性接觸插塞23a的上端，與形成於配線構造47內部之配線膜46連接。因此，埋設配線23透過導電性接觸插塞23a而與相對應的配線膜46形成電氣連接。其結果，像素區塊12a(i,j)之n個傳送閘極TG1 ~TGn 的n＋ 型區域(源極、汲極區域)43，如圖21之電路構成所示般，與相對應的埋設配線23有共通的電氣連接。各埋設配線23的下端，係由基板40的內面外露，在其下端與相對應的凸塊電極90形成機械及電氣連接。
在下位半導體電路層22E中，係在p型單晶矽基板60的表面區域，以既定圖案而形成元件分離絕緣膜61，藉此而形成既定數量之放大電晶體TrAMP 用的元件區域、及既定數量之選擇電晶體TrSEL1 ~TrSELn 用之元件區域。此處，以對應於一個像素區塊12a(i,j)之構成來說明。
放大電晶體TrAMP ，係由MOS電晶體所構成，其包含閘極65、及隔著該閘極65於其間而在兩側形成之一對n＋ 型區域(源極、汲極區域)64。閘極65係透過在配線構造74的內部形成之導電性接觸插塞71、配線膜72、導電性接觸插塞74a、及配線膜75，而與相對應的凸塊電極90形成電氣連接。其結果，放大電晶體TrAMP 的閘極，係透過對應的埋設配線23，而與上位半導體電路層21中相對應的共通節點13a(像素區塊12a(i,j))形成電氣連接(參照圖21)。又，一n＋ 型區域64(源極、汲極區域)，係透過形成於配線構造74內部之導電性接觸插塞69，而與形成於配線構造74內部之配線膜73形成電氣連接。另一n＋ 型區域64(源極、汲極區域)，係透過未圖示之配線而有電源電壓Vcc的施加。
n個選擇電晶體TrSEL1 ~TrSELn ，各由MOS電晶體所構成，其包含閘極67、及隔著該閘極67於其中而在兩側形成的一對n＋ 型區域(源極、汲極區域)66。一n＋ 型區域(源極、汲極區域)66，係透過在配線構造74的內部形成之導電性接觸插塞70及配線膜73，而與相對應的放大電晶體TrAMP 的一n＋ 型區域(源極、汲極區域)64形成電氣連接。閘極67係透過在配線構造74的內部形成之配線，而與輸出選擇線39形成電氣連接。在選擇電晶體TrSEL1 ~TrSELn 的閘極67，係透過相對應的輸出選擇線39而分別有既定的輸出選擇訊號φSEL1 ~φSELn 的施加。
如上述，在圖23所示之第14實施形態之影像感測器4，係運用圖21所示之感測器電路，其將(k×m)組之光電二極體群PD1 ~PDn 、(k×m)組之傳送閘極群TG1 ~TGn 、(k×m)組之重置電晶體群TrRST1 ~TrRSTn 、及(k×m)個埋設配線23，形成於上位半導體電路層21E中，且將(k×m)個放大電晶體TrAMP 與(k×m)組之選擇電晶體群TrSEL1 ~TrSELn 形成於下位半導體電路層22E中，並且透過埋設配線23及凸塊電極90，使上位半導體電路層21E中之像素區塊12a(傳送閘極群TG1 ~TGn )與下位半導體電路層22E中的放大電晶體TrAMP 彼此形成電氣連接。
又，在下位半導體電路層22E的上方之主面(配線構造74的表面)，係藉由凸塊電極90與黏著劑91，而與上位半導體電路層21E的下方之主面(基板40的內面)成電氣及機械連接，因此，兩電路層21E與22E構成二段之半導體積層構造(三維構造)。
因此，基於與上述第13實施形態之感測器電路3之情形相同的理由，對所有像素11a的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12a的各像素11a，只包含一個光電二極體、與一個閘極元件(MOS電晶體)及一個重置電晶體(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11a本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21E表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
(第15實施形態)
圖22，係本發明第15實施形態之位址指定型影像感測器4A的要部電路構成之電路圖；圖24，係表示該影像感測器4A的實際構造之要部截面圖。該影像感測器4A，係在上述第14實施形態之影像感測器電路4所使用的感測器電路(參照圖21)中，於n個選擇電晶體TrSEL1 ~TrSELn 的各輸出側，追加形成有儲存用電容元件CST1 ~CSTn 、及輸出電晶體TrOUT1 ~TrOUTn ，其係積層上位半導體電路層21E與下位半導體電路層22E'而成二段之三維積層構造。該影像感測器4A，與本發明第4觀點之影像感測器相對應。
由圖24可以了解，影像感測器4A係使用埋設配線23、微細之凸塊電極90、及電氣絕緣性之黏著劑91，使上位半導體電路層21E與下位半導體電路層22E'形成機械及電氣連接。
上位半導體電路層21E，與上述第14實施形態之影像感測器4(參照圖23)所述者具有相同構成，因此，係賦予相同於第14實施形態時之符號並省略其詳細說明。
下位半導體電路層22E'，與上述第14實施形態之影像感測器4的下位半導體電路層22E具有大致相同的構成，但僅有的相異點在於，追加形成有儲存用電容元件CST1 ~CSTn 、及輸出電晶體TrOUT1 ~TrOUTn 。亦即，在下位半導體電路層22E'，除了有(k×m)個放大電晶體TrAMP 、及(k×m)組之選擇電晶體群TrSEL1 ~TrSELn ，亦形成有(k×m)組之儲存用電容元件群CST1 ~CSTn 、及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn 。
如圖24所示般，在下位半導體電路層22E'中，在基板60的表面區域以既定圖案而形成元件分離絕緣膜61，藉此而形成既定數量之放大電晶體TrAMP 用之元件區域、既定數量之選擇電晶體TrSEL1 ~TrSELn 、儲存用電容元件CST1 ~CSTn 、及輸出電晶體TrOUT1 ~TrOUTn 用之元件區域。
放大電晶體TrAMP 的構成，與上述第14實施形態之影像感測器4(參照圖23)之情形相同，係由MOS電晶體所構成，其包含閘極65、及隔著該閘極65於其間而在兩側形成之一對n＋ 型區域(源極、汲極區域)64。放大電晶體TrAMP 的電氣連接，亦與第14實施形態之影像感測器4(參照圖21)之情形相同。
n個選擇電晶體TrSEL1 ~TrSELn ，分別與上述第14實施形態之影像感測器4時具有相同的構成，係由MOS電晶體所構成，其包含：閘極67；及，隔著該閘極67於其間而在兩側形成之一對n＋ 型區域(源極、汲極區域)66。又，儲存用電容元件CST1 ~CSTn 及輸出電晶體TrOUT1 ~TrOUTn ，係以圖24所示之電路構成方式而與該MOS電晶體連接。
例如，以選擇電晶體TrSEL1 而言，一n＋ 型區域(源極、汲極區域)66，係透過在配線構造74的內部形成之導電性接觸插塞70、69、及配線膜73，而與相對應的放大電晶體TrAMP 的一n＋ 型區域(源極、汲極區域)64形成電氣連接。閘極67係透過在配線構造74的內部形成之配線，而與輸出選擇線39形成電氣連接，而有輸出選擇訊號φSEL1 的施加。選擇電晶體TrSEL1 的另一n＋ 型區域(源極、汲極區域)66，連同以閘極67a為準時係位於其反側之n＋ 型區域66a，構成了具有儲存用電容元件CST1 功能之MOS電容器。該n＋ 型區域66a，連同閘極67b，以及以該閘極67b為準時係位在該n＋ 型區域66a的反側之n＋ 型區域66a，構成了作為輸出電晶體TrOUT1 功能之MOS電晶體。閘極67a與既定電位(通常為接地電位)的端子連接。閘極67b係透過未圖示之配線而與輸出控制線39a形成電氣連接，而有輸出控制訊號之φOUT1 之施加。
如所示，在一個元件區域內，形成有選擇電晶體TrSEL1 、儲存用電容元件CST1 、及輸出電晶體TrOUT1 。此點對於其他選擇電晶體TrSEL2 ~TrSELn 亦是相同。
如上述，在圖24所示之第15實施形態之影像感測器4，係運用圖22所示之感測器電路，其將(k×m)組之光電二極體群PD1 ~PDn 、(k×m)組之傳送閘極群TG1 ~TGn 、(k×m)組之重置電晶體群TrRST1 ~TrRSTn 、及(k×m)個埋設配線23，形成於上位半導體電路層21E中，且將(k×m)個放大電晶體TrAMP 、(k×m)組之選擇電晶體群TrSEL1 ~TrSELn 、(k×m)組之儲存用電容元件群CST1 ~CSTn 、及(k×m)組之輸出電晶體群TrOUT1 ~TrOUTn 形成於下位半導體電路層22E'中，並且透過埋設配線23及凸塊電極90，使上位半導體電路層21E中之傳送閘極群TG1 ~TGn 與下位半導體電路層22E'中的放大電晶體TrAMP 彼此形成電氣連接。
又，在下位半導體電路層22E'的上方之主面(配線構造74的表面)，係藉由凸塊電極90與黏著劑91，而與上位半導體電路層21E的下方之主面(基板40的內面)成電氣及機械連接，因此，兩電路層21E與22E'構成二段之半導體積層構造(三維構造)。
因此，基於與上述第13實施形態之感測器電路3之情形相同的理由，對所有像素11a的訊號電荷能實質上同時貯存(實質上同時曝光化)，且不會發生習知的CMOS影像感測器之影像失真情形，可對高速移動之待攝物體進行攝影。
又，像素區塊12a的各像素11a，只包含一個光電二極體、與一個閘極元件(MOS電晶體)及一個重置電晶體(MOS電晶體)，因此，相較於在一個像素中除光電二極體外尚包含三個或四個MOS電晶體之習知的CMOS影像感測器，能實現較高的像素開口率(例如達60%左右)，且像素11a本身尺寸亦能縮小。
再者，由於相較於習知的CMOS影像感測器具有較高的像素開口率，因此，在上位半導體21E表面之受光區域(各光電二極體的開口部分)的總面積相對於攝影區域的總面積之比例，能因而提高。
再者，藉由以輸出控制訊號φOUT1 ~φOUTn 來控制輸出電晶體TrOUT1 ~TrOUTn 之方式，將訊號往行訊號線37輸出時之時點，與像素區塊12a中傳送閘極TG1 ~TGn 及選擇電晶體群TrSEL1 ~TrSELn 的開閉之時點能彼此錯開，因此，相較於第14實施形態之影像感測器，更能實施高速攝影，此亦為效果所在。
(第16實施形態)
上述第5~第12實施形態之位址指定型影像感測器2~2G與第14及第15實施形態之位址指定型影像感測器4及4A，均是將上位及下位的二個半導體電路層予以積層而成為二層構造，然而，本發明之影像感測器並不侷限為二層構造。亦可以是將三層或四層以上之半導體電路層予以積層而構成者。以下提出一說明例，該例係由上位、中位、下位之三層的半導體電路層所構成。
圖28，係本發明之第16實施形態之位址指定型影像感測器2H的要部電路構成圖；圖29，係同一影像感測器2H的實際構造之要部截面圖。該影像感測器2H，係使用上述第3實施形態之感測器電路1B(參照圖4)者，其與使用該感測器電路1B的第5實施形態之二段的三維積層構造之影像感測器2(參照圖6及圖8)間，雖然具有大致相同的構成，但不同之處在於，其係將上位半導體電路層21F、中位半導體電路層22Fa、及下位半導體電路層22Fb予以積層而構成之三段的三維積層構造。該影像感測器2H，與本發明第2觀點之影像感測器相對應。
上位半導體電路層21F的構成，與上述第5實施形態之影像感測器2的上位半導體電路層21(參照圖8)所述者相同。
在影像感測器2中於下位半導體電路層22形成的(k×m)組之重置電晶體TrRST1 ~TrRSTn 、及(k×m)個放大電晶體TrAMP ，被形成於中位半導體電路層22Fa。上位半導體電路層21F中的各像素區塊12，與中位半導體電路層22Fa中相對應的重置電晶體TrRST1 ~TrRSTn 及放大電晶體TrAMP ，係透過在上位半導體電路層21F中所形成之相對應的埋設配線23，而使彼此形成電氣連接。
在影像感測器2中於下位半導體電路層22形成的(K×M)組之選擇電晶體TrSEL1 ~TrSELn ，係形成於下位半導體電路層22Fb中。中位半導體電路層22Fa中的各放大電晶體TrAMP ，與下位半導體電路層22Fb中相對應的選擇電晶體TrSEL1 ~TrSELn 間，係透過在中位半導體電路層22Fa中所形成之相對應的埋設配線23'而使彼此形成電氣連接。
接著，邊參照圖29邊說明影像感測器2H的實際構造。
上位半導體電路層21F的構成，與上述第5實施形態之影像感測器2的上位半導體電路層21(參照圖8)所述者相同，因而對於相對應的要件乃賦予相同符號並省略其說明。
中位半導體電路層22Fa，與影像感測器2的下位半導體電路層22的構造(參照圖8)相似，係在p型單晶矽基板60的表面區域以既定圖案而形成元件分離絕緣膜61，藉此而形成既定數量之重置電晶體TrRST 用之元件區域、及既定數量之放大電晶體TrAMP 用的元件區域。
重置電晶體TrRST 如圖29所示般，係由MOS電晶體所構成，其包含閘極63、及隔著該閘極63於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)62。閘極63係透過形成於基板60表面之配線構造74中的配線，而與相對應的重置線31形成電氣連接。一n＋ 型區域62(源極、汲極區域)，係透過形成於配線構造74內部之導電性接觸插塞68、配線膜72、導電性接觸插塞74a、及配線膜75，與相對應的凸塊電極90形成電氣連接。其結果，重置電晶體TrRST 之一源極、汲極區域，係透過相對應的埋設配線23，而與上位半導體電路層21F中相對應的共通節點13(像素區塊12(i,j))形成電氣連接(參照圖6)。另一n＋ 型區域62(源極、汲極區域)，則透過未圖示之配線而有重置電壓VRST 之施加。
放大電晶體TrAMP 係由MOS電晶體所構成，其包含：閘極65；及，隔著該閘極65於其間而形成於兩側之一對n＋ 型區域(源極、汲極區域)64。閘極65係透過形成於配線構造74內部之導電性接觸插塞71、配線膜72、導電性接觸插塞74a、及配線膜75，而與相對應的凸塊電極90形成電氣連接。其結果，放大電晶體TrAMP 的閘極，係透過相對應的埋設配線23，而與上位半導體電路層21中相對應的共通節點13(像素區塊12(i,j))形成電氣連接(參照圖6)。又，一n＋ 型區域64(源極、汲極區域)，係透過形成於配線構造74內部之導電性接觸插塞69、配線膜73、及導電性接觸插塞23a，而與形成於下位半導體電路層22FB之導電性插塞23'形成電氣連接。另一n＋ 型區域64(源極、汲極區域)，則透過未圖示之配線而有電源電壓Vcc的施加。
下位半導體電路層22Fb，係在p型單晶矽基板60'的表面區域以既定圖案形成元件分離絕緣膜61'，藉此而形成既定數量之選擇電晶體TrSEL1 ~TrSELn 用的元件區域。選擇電晶體TrSEL1 ~TrSELn 各由MOS電晶體所構成，其包含閘極67、及隔著該閘極67於其間而在兩側形成的一對n＋ 型區域(源極、汲極區域)66。一n＋ 型區域(源極、汲極區域)66，係透過在配線構造74'的內部形成之導電性接觸插塞70、配線膜72a、導電性接觸插塞74a'、及配線膜75'，而與相對應的凸塊電極90'形成電氣連接。因此，該n＋ 型區域(源極、汲極區域)66，係透過凸塊電極90'與中位半導體電路層22Fa內的導電性插塞23'，而與相對應的放大電晶體TrAMP 的一n＋ 型區域(源極、汲極區域)64形成電氣連接。另一n＋ 型區域(源極、汲極區域)66，連接於該影像感測器2H中相對應的輸出端子。閘極67係透過在配線構造74'的內部形成之配線，而與輸出選擇線39形成電氣連接。在選擇電晶體TrSEL1 ~TrSELn 的閘極67，各透過相對應的輸出選擇線39而有既定的輸出選擇訊號φSEL1 ~φSELn 的施加。
第16實施形態之影像感測器2H，雖具有上述所示之實際構造，但其動作及效果與上述第5實施形態之影像感測器2(參照圖6及圖8)之情形相同。因此而省略有關其等之說明。
(儲存用電容元件的構成例)
圖25~圖27，係在上述實施形態所使用之儲存用電容元件的構成例。在其等之圖中所示者，係設置在選擇電晶體TrSEL1 與輸出電晶體TrOUT1 之間的儲存用電容元件CST1 。
圖25(a)的儲存用電容元件CST1 ，係在p型矽基板60的內部，具有以連結電容元件CST1 側的n＋ 區域66(其係用以形成選擇電晶體TrSEL1 )、及電容元件CST1 側的n＋ 區域66a(其係用以形成輸出電晶體TrOUT1 )之方式而形成之n＋ 區域66b。若將逆向偏壓施加至基板60與n＋ 區域66b之間，可產生p－n接合電容，因而，能以其作為儲存用電容元件CST1 來使用。
圖25(b)的儲存用電容元件CST1 ，係在形成選擇電晶體TrSEL1 之n＋ 區域66與形成輸出電晶體TrOUT1 的n＋ 區域66a之間，具有透過閘極絕緣膜(未圖示)而在p型矽基板60的上方形成之閘極67a。若將電源電壓Vcc施加於閘極67a，可在基板60的表面區域產生n型或n＋ 型的反轉層L，因而能以其作為儲存用電容元件CST1 來使用。此為典型的MOS電容器，係在上述各實施形態所使用者。
圖26(a)的儲存用電容元件CST1 ，係在形成選擇電晶體TrSEL1 的n＋ 區域66與形成輸出電晶體TrOUT1 的n＋ 區域66a之間，具有透過閘極絕緣膜(未圖示)而在p型矽基板60的上方形成之閘極67a。在基板60的內部，已去除用以形成選擇電晶體TrSEL1 的電容元件CST1 側之n＋ 區域66、及用以形成輸出電晶體TrOUT1 的電容元件CST1 側之n＋ 區域66a。用以形成選擇電晶體TrSEL1 之閘極67的電容元件CST1 側的端部，係透過絕緣膜(未圖示)而被載置於閘極67a的上方。同樣的，用以形成輸出電晶體TrOUT1 的閘極67b之電容元件CST1 側的端部，係由閘極67的相反側透過絕緣膜(未圖示)而被載置於閘極67a之上方。
若將電源電壓Vcc施加於閘極67a，與圖25(b)的情形相同，係在基板60的表面區域產生n型或n＋ 型之反轉層，因而能將其作為儲存用電容元件CST1 來使用。此時，該反轉層在閘極67側之端部，係作為選擇電晶體TrSEL1 用的n型區域或n＋ 型區域之功能。又，該反轉層在閘極67b側之端部，係作為輸出電晶體TrOUT1 用的n型區域或n＋ 型區域之功能。此為MOS電容器的變形例。
圖26(b)的儲存用電容元件CST1 ，在選擇電晶體TrSEL1 的閘極67與輸出電晶體TrOUT1 的閘極67b之間，具有透過閘極絕緣膜(未圖示)而在p型矽基板60的上方形成之閘極67a。在基板60的內部，已經去除用以形成選擇電晶體TrSEL1 之電容元件CST1 側的n＋ 區域66、及用以形成輸出電晶體TrOUT1 的電容元件CST1 側之n＋ 區域66a。閘極67a的一端部，係透過絕緣膜(未圖示)而被載於用以形成選擇電晶體TrSEL1 的閘極67之上；另一端部，係透過絕緣膜(未圖示)而被載於用以形成輸出電晶體TrOUT1 的閘極67b之上。
若將電源電壓Vcc施加於閘極67a，與圖25(b)的情形相同，係在基板60的表面區域產生n型或n＋ 型之反轉層，因而能將其作為儲存用電容元件CST1 來使用。此時，該反轉層在閘極67側之端部，係作為選擇電晶體TrSEL1 用的n型區域或n＋ 型區域之功能。又，該反轉層在閘極67b側之端部，係作為輸出電晶體TrOUT1 用的n型區域或n＋ 型區域之功能。此亦為MOS電容器的變形例。
圖27的儲存用電容元件CST1 ，係在基板60的內部，去除了用以形成選擇電晶體TrSEL1 的電容元件CST1 側之n＋ 區域66、及用以形成輸出電晶體TrOUT1 的電容元件CST1 側之n＋ 區域66a。取而代之的是，在選擇電晶體TrSEL1 的閘極67與輸出電晶體TrOUT1 的閘極67b之間，有形成n＋ 型區域66b。選擇電晶體TrSEL1 的閘極67，被配置在n＋ 型區域66與n＋ 型區域66b之間；輸出電晶體TrOUT1 的閘極67b，被配置在n＋ 型區域66a與n＋ 型區域66b之間。
在閘極67與67b之上，透過閘極絕緣膜(未圖示)而形成具有T型截面構造之電容元件67aa。該電容元件67aa，具有電容元件的CST1 功能，其構成中包含：截面呈大略T型之下位電極67aa1；在下位電極67aa1的上方形成之絕緣膜67aa2；及，在絕緣膜67aa2的上方形成之上位電極67aa3。下位電極67aa1的下端，通過閘極67及67b之間往下方延伸而與n＋ 型區域66b的表面接觸。上位電極67aa3，有適當的閘極電壓Vc(0~Vcc)之施加。
如所示，儲存用電容元件CST1 可具有各種方式之構成。
(變形例)
上述第1~第16之實施形態，係本發明之具體化示例，因此，本發明並不侷限於其等實施形態，在不脫離本發明要旨的情況下當然能有各種變形。例如，上述實施形態的絕大部分，係分別使用凸塊電極與埋設配線而使上位半導體電路層與下位半導體電路層彼此形成電氣連接、或是使上位半導體電路層與中位半導體電路層、中位半導體電路層與下位半導體電路層彼此形成電氣連接，但本發明並不侷限於此。亦可如上述第12實施形態所示般，使用凸塊電極與配線膜而使上位半導體電路層與下位半導體電路層彼此形成電氣連接。要點在於，只要是使用能使上位半導體電路層與下位半導體電路層彼此形成電氣連接之構造，則可使用任意形式。
再者，在上述實施形態的絕大部分，係由上位半導體電路層與下位半導體電路層構成的二層之積層構造，其係將像素陣列的周邊電路(垂直掃描電路34、水平掃描電路35等)形成於上位半導體電路層或下位半導體電路層，但本發明並不侷限於此。亦可將像素陣列的周邊電路形成於其他半導體電路層內部，然後將該半導體電路層連接於下位半導體電路層的內面。此點對於由上位半導體電路層、中位半導體電路層、及下位半導體電路層所構成之三層的積層構造或四層以上的積層構造，亦同樣適用。
上述實施形態中，對於有複數個像素之像素區塊，係分別設有一個埋設配線，但本發明並不侷限於此。當然亦可對於1個像素即設有1個埋設配線。例如，若使各埋設配線的直徑(或一邊)為1~0.5 μm左右，即可實現此點。
上位半導體電路層與下位半導體電路層，亦可各由單一之半導體晶圓來形成，亦可由複數個半導體晶片來形成。換言之，亦可將擬於該半導體電路層中形成的電路元件，整體形成於單一半導體晶圓的內部，亦可分割的形成於複數個半導體晶片的內部。
1、1A、1B、1C．．．感測器電路
2、2A、2B、2C、2D、2E、2F、2G、2H．．．位址指定型影像感測器
3．．．感測器電路
4、4A．．．位址指定型影像感測器
11、11a．．．像素
12、12a．．．像素區塊
13、13a．．．共通節點
14、15．．．節點
21、21A、21B、21C、21D、21E、21F．．．上位半導體電路層
22Fa．．．中位半導體電路層
22、22'、22A、22A'、22B、22B'、22C、22C'、22D'、22E、22E'、22Fb．．．下位半導體電路層
23、23'．．．埋設配線
23a、23a'．．．導電性接觸插塞
24、24'．．．絕緣膜
31．．．重置線
32．．．讀取控制線
33．．．水平訊號線
34．．．垂直掃描電路
35．．．水平掃描電路
36．．．CDS電路
37．．．行訊號線
38．．．行選擇訊號
39．．．輸出選擇線
39a．．．輸出控制線
39a．．．輸出控制線
40．．．p型矽基板
41．．．元件分離絕緣膜
42、43．．．n＋ 型區域
44．．．閘極
45．．．導電性接觸插塞
46．．．配線膜
47．．．配線構件
48．．．n＋ 型區域
49．．．閘極
50．．．導電性接觸插塞
52．．．n＋ 型區域
53．．．閘極
54、55．．．導電性接觸插塞
56、57．．．配線膜
58．．．導電性接觸插塞
59．．．配線膜
60、60'．．．p型矽基板
61、61'．．．元件分離絕緣膜
62、64、66、66a、66b．．．n＋ 型區域
63、65、67、67a、67b．．．閘極
67aa．．．電容元件
68、69、70、71．．．導電性接觸插塞
72、72a、73．．．配線膜
74、74'．．．配線構造
74a、74a'．．．導電性接觸插塞
75、75'．．．配線膜
76．．．n＋ 區域
77．．．閘極
78、80、82．．．導電性接觸插塞
79、81、83．．．配線膜
90、90'．．．凸塊電極
91、91'．．．電氣絕緣性黏著劑
PD1 ~PDn ．．．光電二極體
TG1 ~TGn ．．．傳送閘極
TrRST 、TrRST1 ~TrRSTn ．．．重置電晶體
TrAMP ．．．放大電晶體
TrSEL1 ~TrSELn ．．．選擇電晶體
R．．．電阻器
CST 、CST1 ~CSTn ．．．儲存用電容元件
Ro ．．．寄生電阻
Csn 、Co1 、Co2 ．．．寄生電容
圖1係使用本發明之第1實施形態之感測器電路的位址指定型影像感測器全體構成之功能方塊圖。
圖2係本發明之第1實施形態之感測器電路的要部電路構成圖，表示第j行所屬的二個像素區塊之電路構成。
圖3係本發明之第2實施形態之感測器電路的要部電路構成圖(與圖2同樣之圖)。
圖4係本發明之第3實施形態之感測器電路的要部電路構成圖(與圖2同樣之圖)。
圖5係本發明之第4實施形態之感測器電路的要部電路構成圖(與圖2同樣之圖)。
圖6係本發明之第5實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖7係本發明之第6實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖8係本發明之第5實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖9係本發明之第6實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖10係本發明之第7實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖11係本發明之第7實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖12係本發明之第8實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖13係本發明之第9實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖14係本發明之第9實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖15係本發明之第10實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖16係本發明之第11實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖17係本發明之第11實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖18係本發明之第12實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖19係使用本發明之第13實施形態之感測器電路的位址指定型影像感測器全體構成之功能方塊圖。
圖20係本發明之第13實施形態之感測器電路的要部電路構成圖，表示第j行所屬的二個像素區塊之電路構成。
圖21係本發明之第14實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖22係本發明之第15實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖23係本發明之第14實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖24係本發明之第15實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖25(a)、(b)係用於本發明之位址指定型影像感測器之儲存用電容元件的構成例之要部截面圖。
圖26(a)、(b)係用於本發明之位址指定型影像感測器之儲存用電容元件的另一構成例之要部截面圖。
圖27係用於本發明之位址指定型影像感測器之儲存用電容元件的另一構成例之要部截面圖。
圖28係本發明之第16實施形態之位址指定型影像感測器的要部電路構成之電路圖。
圖29係本發明之第16實施形態之位址指定型影像感測器的實際構造之要部截面圖。
圖30(a)係習知的CMOS(位址指定型)影像感測器的一般電路構成之概念圖；(b)係該影像感測器的訊號電荷之貯存期間之概念圖。
圖31係習知的CMOS(位址指定型)影像感測器的要部電路構成之電路圖。
圖32係習知的CMOS(位址指定型)影像感測器的實際構造之要部截面圖。
圖33(a)係習知的CCD(電荷傳送型)影像感測器的一般電路構成之概念圖；(b)係該影像感測器的訊號電荷之貯存期間之概念圖。
圖34(a)係以CCD(電荷傳送型)影像感測器來攝影高速旋轉的扇葉時所得到的影像之概念圖；(b)係以習知的CMOS(位址指定型)影像感測器來攝影同一扇葉時所得到的影像之概念圖。
11．．．像素
12．．．像素區塊
1B．．．感測器電路
13．．．共通節點
14．．．節點
31．．．重置線
PD1 ~PDn ．．．光電二極體
TG1 ~TGn ．．．傳送閘極
TrSEL1 ~TrSELn ．．．選擇電晶體
TrAMP ．．．放大電晶體
Csn ．．．寄生電容
TrRST ．．．重置電晶體
R．．．電阻

Claims (10)

  1. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點；重置電晶體，連接於各該像素區塊之共通節點，用以重置該像素區塊內之複數個該像素；以及放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號；在各該像素區塊中，各像素包含：光電轉換元件，對應照射光來產生訊號電荷；以及第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3以後之半導體電路層中；除了複數個該光電轉換元件外，亦將複數個該第1閘極元件形成於該第1半導體電路層中，而將複數個該放大電晶體與複數個重置電晶體形成於該第2或第3以後之半導體電路層中。
  2. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該 像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點；重置電晶體，連接於各該像素區塊之共通節點，用以重置該像素區塊內之複數個該像素；以及放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號；在各該像素區塊中，各像素包含：光電轉換元件，對應照射光來產生訊號電荷；以及第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3以後之半導體電路層中；除了複數個該光電轉換元件外，亦將複數個該第1閘極元件及複數個重置電晶體形成於該第1半導體電路層中，而將複數個該放大電晶體形成於該第2或第3以後之半導體電路層中。
  3. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點； 重置電晶體，連接於各該像素區塊之共通節點，用以重置該像素區塊內之複數個該像素；以及放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號；在各該像素區塊中，各像素包含：光電轉換元件，對應照射光來產生訊號電荷；以及第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3以後之半導體電路層中；該放大電晶體具有與該放大電晶體對應之該像素區塊中之像素總數相等數量之輸出端，且在該等輸出端分別連接第2閘極元件(選擇電晶體)；除了複數個該光電轉換元件外，亦將複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體形成於該第1半導體電路層中，而將複數個該第2閘極元件(選擇電晶體)形成於該第2或第3以後之半導體電路層中。
  4. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點； 重置電晶體，連接於各該像素區塊之共通節點，用以重置該像素區塊內之複數個該像素；以及放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號；在各該像素區塊中，各像素包含：光電轉換元件，對應照射光來產生訊號電荷；以及第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，形成於構成該三維積層構造之第2或第3以後之半導體電路層中；僅將複數個該光電轉換元件係形成於該第1半導體電路層中，複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體，係形成於該第2或第3以後之半導體電路層中。
  5. 如申請專利範圍第1至4項中任一項之位址指定型影像感測器，其在使所有該像素整體產生、貯存訊號電荷之前，使用所有該重置電晶體對所有該像素整體進行重置，在各該像素區塊，與該像素所貯存之訊號電荷對應之訊號，係透過對應之該共通節點依時序被讀取後，傳送至相對應之該放大電晶體。
  6. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該 像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點而構成；以及放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號；在各該像素區塊中，各該像素包含：光電轉換元件，對應照射光來產生訊號電荷；第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；以及重置電晶體，連接於該光電轉換元件與第1閘極元件之連接點，以執行該像素之重置；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，係形成於構成該三維積層構造之第2或第3以後之半導體電路層中；除了複數個該光電轉換元件外，亦將複數個該第1閘極元件形成於該第1半導體電路層中，而將複數個該放大電晶體與複數個重置電晶體形成於該第2或第3以後之半導體電路層中。
  7. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點而構成；以及 放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號；在各該像素區塊中，各該像素包含：光電轉換元件，對應照射光來產生訊號電荷；第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；以及重置電晶體，連接於該光電轉換元件與第1閘極元件之連接點，以執行該像素之重置；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，係形成於構成該三維積層構造之第2或第3以後之半導體電路層中；除了複數個該光電轉換元件外，亦將複數個該第1閘極元件及複數個重置電晶體形成於該第1半導體電路層中，而將複數個該放大電晶體形成於該第2或第3以後之半導體電路層中。
  8. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點而構成；以及放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號； 在各該像素區塊中，各該像素包含：光電轉換元件，對應照射光來產生訊號電荷；第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；以及重置電晶體，連接於該光電轉換元件與第1閘極元件之連接點，以執行該像素之重置；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，係形成於構成該三維積層構造之第2或第3以後之半導體電路層中；該放大電晶體具與該放大電晶體對應之該像素區塊中之像素總數相等數量之輸出端，且在該等輸出端分別連接第2閘極元件(選擇電晶體)；除了複數個該光電轉換元件外，亦將複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體形成於該第1半導體電路層中，而將複數個該第2閘極元件(選擇電晶體)形成於該第2或第3以後之半導體電路層中。
  9. 一種具有三維積層構造之位址指定型影像感測器，具有配置成陣列狀之複數個像素，且藉位址指定來選擇各該像素，其特徵在於，具備：複數個像素區塊，係將複數個該像素以既定數量並聯於共通節點而構成；以及放大電晶體，連接於複數個該像素區塊之各共通節點，用以放大由該像素區塊內之複數個該像素所送出之訊號； 在各該像素區塊中，各該像素包含：光電轉換元件，對應照射光來產生訊號電荷；第1閘極元件，設置在該光電轉換元件與像素區塊之共通節點間之路徑；以及重置電晶體，連接於該光電轉換元件與第1閘極元件之連接點，以執行該像素之重置；至少將該光電轉換元件形成於構成該三維積層構造之第1半導體電路層中，而將該第1閘極元件、該重置電晶體、及該放大電晶體，係形成於構成該三維積層構造之第2或第3以後之半導體電路層中；僅將複數個該光電轉換元件係形成於該第1半導體電路層中，複數個該第1閘極元件、複數個該重置電晶體、及複數個該放大電晶體，係形成於該第2或第3以後之半導體電路層中。
  10. 如申請專利範圍第6至9項中任一項之位址指定型影像感測器，其在使所有該像素整體產生、貯存訊號電荷之前，使用所有該重置電晶體對所有該像素整體進行重置，在各該像素區塊，與該像素所貯存之訊號電荷對應之訊號，係透過對應之該共通節點依時序被讀取後，傳送至相對應之該放大電晶體。
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