JP2004335582A

JP2004335582A - 光電変換装置

Info

Publication number: JP2004335582A
Application number: JP2003126474A
Authority: JP
Inventors: Yuichiro Yamashita; 雄一郎山下; Tetsuya Itano; 哲也板野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-05-01
Filing date: 2003-05-01
Publication date: 2004-11-25

Abstract

【課題】光電変換装置の開口率の上昇を可能とする。
【解決手段】半導体基体に２次元状に画素が配列されて設けられ、画素を選択するトランジスタのゲートに接続される選択線１０１、画素を初期化するトランジスタのゲートに接続される初期化線１０２及び画素の光電変換素子からの信号を転送するトランジスタのゲートに接続される転送線１０３のうちの少なくとも二線は、多結晶半導体を含む第一の導電体と、第一の導電体上に絶縁層を介して形成される多結晶半導体を含む第二の導電体との積層構成で、二線が半導体基体の面の鉛直方向から見て少なくとも一部が重なり合うように設けられている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、光電変換装置に係わり、特に半導体基体に、光電変換素子、該光電変換素子からの信号を転送する転送手段、転送された信号を増幅する増幅手段、該増幅手段から出力信号を出力するための選択手段と、該増幅手段に転送された信号を初期化する初期化手段とを備えた画素又は単位画素を２次元状に配置し、一配列方向に配された複数の画素は共通の出力線に接続され、また該一配列方向と異なる他の配列方向に配された複数の画素の前記選択手段、前記初期化手段、前記転送手段はそれぞれ共通の選択線、共通の初期化線、共通の転送線に接続されている光電変換装置に関する。
【０００２】
【従来の技術】
デジタルスチルカメラ、デジタルビデオカメラなどのアプリケーションにおいて、従来はＣＣＤが入力デバイスとして多く用いられているが、近年ＣＭＯＳイメージセンサと呼ばれる画像入力デバイスが開発、製品化されている。ＣＭＯＳイメージセンサは、ＣＣＤが必要としたような特別なプロセスではなく、ＣＭＯＳロジックを製造するプロセスを流用することができ、結果としてローコスト化を図れるという利点をもつ。
【０００３】
従来技術としては、特許文献１等にあるように、行方向に配列された画素に共通に接続された選択線、リセット線、転送線がそれぞれ積層されておらず、少なくとも選択線と転送線が金属配線により構成されているＣＭＯＳイメージセンサが挙げられる。
【０００４】
【特許文献１】
特開２００１−９４０８６公報
【０００５】
【発明が解決しようとする課題】
しかし、ＣＭＯＳイメージセンサはＣＭＯＳプロセスを流用することによる画質低下という課題を有している。画質低下の原因は画素あたりに閉める開口部の割合（開口率）が低いということ、および開口面積に対して開口部から光電変換部（たとえばシリコン上のフォトダイオードが光電変換部ならば、そのシリコン表面）までの距離が大きくなるということがあげられる。ＣＭＯＳイメージセンサの課題を図７を用いて説明する。
【０００６】
図１３は、ＣＭＯＳセンサの一画素の一例をレイアウトした際に上面から見た図である。画素を制御するための画素選択線５０１、画素リセット線５０２、転送線５０３がそれぞれ行ごとに配置される。画素選択線５０１は画素内の選択トランジスタのゲート５０４に接続され、画素リセット線５０２は画素内のリセットトランジスタのゲート５０５に接続され、転送線５０３は画素内の転送ゲート５０６に接続される。５０７は光電変換部であり、ここではフォトダイオードである。５０８は浮遊拡散部、５０９は光電変換結果を増幅するアンプ部のゲート、５１０はアンプの増幅結果を伝播する垂直出力線である。画素の選択トランジスタに供給される電圧は、不図示の上方向に隣接する画素のリセットトランジスタに電圧を供給する電源から供給される。また図１３に示す、リセットトランジスタに電圧を供給する電源は不図示の下方向に隣接する画素の選択トランジスタにも電圧を供給している。
【０００７】
ＣＭＯＳイメージセンサは、通常のＣＭＯＳプロセスを用いており、画素選択線５０１、画素リセット線５０２、転送線５０３はそれぞれ同一層上のポリシリコン、もしくはアルミニウムを用いて構成されている。同一層上に並ぶことから、理論上縦方向に取れる開口サイズの最大値ＬＡは、画素の縦方向の大きさをＬＹ、配線幅をＬＷ（各配線幅は等しいとする）、配線間隔をＬＳ１，ＬＳ２（ここでは、ＬＳ１＝ＬＳ２＝ＬＳとする）とすると、
ＬＡ＝ＬＹ − ３×ＬＷ − ２×ＬＳ … 式（１）
となる。
【０００８】
いかに画素設計を最適化しても、画素の縦方向の開口サイズはこの式（１）によって支配されてしまい、ＬＷ＝０．６μｍ，ＬＳ＝０．６μｍとすると、たとえば３．３μｍ角の画素を構成しようとすると縦方向の開口は０．３μｍしか取れなくなってしまい、マイクロレンズを用いてもほとんど光を取り込むことができなくなってしまう。
【０００９】
本開口率の問題に関してＣＭＯＳプロセスの多層金属配線を用いた解決法も取られている。ＣＭＯＳロジックプロセスで用いられているような多層金属配線を導入し、配線５０１〜５０３を多層にして配置することで式（１）の制限を免れることができる。ただし、多層金属配線、およびあわせて導入が必要となるＣＭＰ技術などによりマイクロレンズからシリコン表面までの距離がふえ、結果として集光効率の悪化につながってしまう。また、プロセス工程数もふえ、画素あたりのコンタクトホール・ビアホールなどの増加によりプロセスの難度も増加することが、プロセスコストそのものの増加、また、歩留まりの悪化などによるコストの増加につながるという課題がある。
【００１０】
そこで、本発明においては、式１によって定められる開口サイズの上限をさらに増加させることを目的とする。また、その際に金属配線層の多層化を用いることなしに、マイクロレンズからシリコン表面までの距離の増加、プロセスコストの増加、歩留まりの低化などを防ぐことを目的とする。また本発明においても読み出し速度が減少させないことを目的とする。
【００１１】
【課題を解決するための手段および作用】
本発明の光電変換装置は、少なくとも、半導体基体に、光電変換素子、該光電変換素子からの信号を転送する転送手段、転送された信号を増幅する増幅手段、該増幅手段から出力信号を出力するための選択手段と、該増幅手段に転送された信号を初期化する初期化手段とを備えた画素を２次元状に配置し、一配列方向に配された複数の画素は共通の出力線に接続され、また該一配列方向と異なる他の配列方向に配された複数の画素の前記選択手段、前記初期化手段、前記転送手段はそれぞれ共通の選択線、共通の初期化線、共通の転送線に接続されている光電変換装置において、
前記選択線、前記初期化線及び前記転送線のうちの少なくとも二線は、多結晶半導体を含む第一の導電体と、該第一の導電体上に絶縁層を介して形成される多結晶半導体を含む第二の導電体との積層構成で、該二線が前記半導体基体の面の鉛直方向から見て少なくとも一部が重なり合うように設けられていることを特徴とする。かかる本発明の光電変換装置によれば、選択線、初期化線、転送線のうちの少なくとも二つを積層することにより、開口率の上昇が可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【００１３】
（実施形態１）
図１は本発明の実施形態１の光電変換装置の画素を上面から多層にわたって透視した平面図、図２は等価回路図である。
【００１４】
本実施形態の光電変換装置は、図１に示すように、上方向に隣接する画素の画素リセット線１０２″と図１に図示された画素の画素選択線１０１とが重なっており、また下方向に隣接する画素の画素選択線１０１′と図１に図示された画素の画素リセット線１０２とが重なっている。すなわち、本実施形態では、隣接する画素どうしで画素リセット線と画素選択線が重なって配されている。
【００１５】
図１において、１０１、１０２、１０３はそれぞれ行ごとに共通に配置された画素選択線、画素リセット（画素初期化）線、転送線である。１０１′、１０２″は下方向に配された画素の画素選択線、上方向に配された画素の画素リセット（画素初期化）線である。画素選択線１０１は画素内の画素選択トランジスタのゲート１０４、画素リセット（画素初期化）線１０２は画素リセットトランジスタのゲート１０５、転送線１０３は転送トランジスタのゲート１０６に異なる材料を介さずに直接接続され、各配線は各ゲートと同一の材料で形成されている。１０７は列ごとに共通に配置される出力線である。また、１０９は半導体層中に構成される光電変換部であり、ここではシリコンのｎ形基板もしくはｎウェル中に形成されたｐ形不純物層で形成されるフォトダイオードで構成されている。図１においては遮光膜は省略しているが、光電変換部１０９以外を覆う形で形成されている。
【００１６】
１１０は光電変換結果の光電荷をうけ、その光電荷に応じた出力を増幅して出力線１０７に伝える増幅手段となる増幅トランジスタのゲートであり、増幅手段はフローティングディフュージョン（浮遊拡散部）１１１の電圧を受けてソースフォロアアンプによって出力する回路で構成される。１１２は増幅手段のための電源配線であり、遮光膜に接続されている。１１３はフローティングディフュージョン１１１とリセットトランジスタのドレイン１１４を接続するための配線である。
【００１７】
図３（ａ）〜（ｃ）は、図１の各部の断面図であり、図３（ａ）は図１のＡ−Ａ′の断面図、図３（ｂ）は図１のＢ−Ｂ′の断面図、図３（ｃ）は図１のＣ−Ｃ′の断面図である。図１と同様の部位には同じ番号を付している。また図１の画素選択線１０１′、画素リセット線１０２は省略されている。２０１はフィールド分離を行うための絶縁膜、２０２は基体であり、ここではｐ型のシリコン基板、もしくはｐ型のシリコン基板にドープされたウェルである。２０３は埋め込み型フォトダイオードであり、ここではｐ型半導体層で上面をほぼ覆われ、基体２０２と接するｎ型半導体で構成されている。遮光膜１０８は光電変換部１０９以外を覆うように構成されている。
【００１８】
画素選択線１０１は画素リセット線１０２の上に重なるように配置されており、ここではポリシリコン（多結晶シリコン）で形成されている。それら二つの間の絶縁膜は、たとえば画素リセット線のポリシリコンの表面を酸素雰囲気中で再酸化することで構成される。なお配線抵抗を低く抑えるために画素選択線１０１をポリシリコンと、例えば、チタン、タングステン、アルミニウム等の金属との化合物で構成することも可能である。画素選択線１０１、画素リセット線１０２、転送線１０３の配線のうちどのような二線を重ね合わせるからは後述するように適宜決められる。
【００１９】
それぞれのトランジスタのゲート部１０４、１０５、１０６は、例としてそれぞれゲート酸化膜２０６を介して基板と結合しており、ＭＯＳトランジスタを構成している。ここでトランジスタはＭＯＳトランジスタには限定されず、バイポーラトランジスタ、ＪＦＥＴなども適応され得る。
また、２０５は高濃度にドープされたｎ層であり、ＭＯＳトランジスタのソースおよびドレインを形成している。２０４_１は画素リセットトランジスタのゲート、２０４_２は画素選択トランジスタのゲート、２０４_３は増幅手段となるトランジスタのゲートである。
【００２０】
さらに、この画素の回路構成および駆動方法はよく知られたフォトダイオードを完全に空乏化させて後に蓄積動作を開始するＣＭＯＳセンサと同等である。このＣＭＯＳセンサは埋め込み型フォトダイオードのｎ型半導体領域２０３に蓄積された信号電荷を完全に浮遊拡散領域（フローティングディフュージョン）１１１に転送させた後に次の信号電荷の蓄積動作を開始するものである。
【００２１】
ここで、従来例と同様、理論上縦方向に取れる開口サイズの最大値ＬＡを求めると、画素の縦方向の大きさをＬＹ、配線幅をＬＷ、配線間隔をＬＳとすると、
ＬＡ＝ＬＹ − ２×ＬＷ − ＬＳ・・・式（２）
となり、同一設計ルールを用いると配線幅と配線間隔を足した分だけ縦方向の開口サイズを大きくできることとなる。なお、ここで、本実施形態では、隣接する画素どうしで画素選択線と画素リセット線とが重なるので、画素どうしの一部が重複していると言え、一画素の縦方向の開口サイズは、図１の画素選択線１０１′と画素リセット線１０２、又は画素選択線１０１と画素リセット線１０２″を除いたサイズとなる（ここでは、画素選択線１０１と画素リセット線１０２″を除いたサイズをＬＹとしている。）。
【００２２】
従来はＬＳ＝ＬＷ＝０．６の設計ルールを用いて３．３μｍ角の画素を設計した際は０．３μｍの開口しか確保できなかったが、本実施形態によれば１．５μｍもの開口を確保することができる。
【００２３】
また、本実施形態においては、出力線１０７はアルミニウムを主とした金属膜をエッチングすることで形成される例を挙げており、前記金属膜、および遮光膜はＣＭＰによって平坦化された絶縁膜の上に形成されている。ＣＭＰを用いることで上部配線層のいっそうの微細化、および遮光膜によって定義される開口部の辺の高さが均一になることによる光入射角依存性の解消という効果を得ることができる。
【００２４】
ただし、ＣＭＰによって平坦化されなくとも開口の増加という一方の効果は同様に得ることができる。たとえば光入射角依存性が問題とならないようなアプリケーションにおいては、ＣＭＰプロセスを排除することでプロセスにかかるコストを低減するという効果を代わりに得ることができる。
【００２５】
また、ＣＭＰを行う層、行わない層の組み合わせでデバイスを実現してもよい。たとえば列出力線１０７を形成する際にはＣＭＰを導入し、遮光層を形成する際にはＣＭＰを導入しない。ポリシリコンで形成される下地などに比較しても第一の金属層のパターンは十分単純であり、ＣＭＰを用いなくとも層間絶縁膜のリフロー技術で十分に遮光膜の平坦性が確保できる場合は２度目のＣＭＰを省略できる。このことで光入射角依存性の解消、列出力線などの微細化などの効果とともに、ＣＭＰプロセスを一度省略することによるコスト低減の効果を合わせて得ることができる。
【００２６】
また、逆に列出力線などはＣＭＰを用いない層間絶縁膜上に形成し、最後の遮光膜のみをＣＭＰを用いた層間絶縁膜上に形成するという方法によっても、光入射角依存性の解消、およびコスト低減の効果を得ることができる。ただしこの場合列出力線のパターニングにおける微細化という効果を得ることはできない。
【００２７】
さらに、図１においてはリセット線１０２，１０２″と転送線１０３を第一の層のポリシリコン、選択線１０１，１０１′を第二の層のポリシリコンで形成し、かつリセット線１０２，１０２″の上にそれぞれ選択線１０１′，１０２を積層する構成を例としている。本発明の効果はもちろんこの構成に限定されない。従来平面的にレイアウトされていた行方向の配線を２層ポリシリコン技術を用いて配置するのが本発明の思想であり、その観点から考えるとどの配線をどの層に配置するか、どの配線とどの配線を積層するかは限定事項にはならない。設計事項として以下の事柄を考慮しながらどの層をどの様に配置するかを決定し、適切なレイアウトを行えばよい。
【００２８】
（１）積層された二つの配線は積層されていないもう一つの配線に比べて配線容量が大きくなり、駆動に時間を要する。
【００２９】
（２）上層のポリシリコンによって形成されるトランジスタのゲート酸化膜の界面の制御、および膜厚の制御は、初期のポリシリコンの層のそれらに比較して困難であり、ゲート酸化膜質の低下が起こりやすい。設計者は上記二つの事柄を主に考慮しながら設計することで、いかなる場合でも本発明の効果を得ることができる。
【００３０】
（実施形態２）
図４は、本発明の実施形態２の光電変換装置の画素を上面から多層にわたって透視した平面図、図５は図４のＣ−Ｃ′の断面図である。図１、図２と同様の部位には同じ番号を付している。図５において、図４の画素選択線１０１′、画素リセット線１０２は省略されている。本実施形態の光電変換装置は、実施形態１の光電変換装置と異なり、選択用ＭＯＳトランジスタのゲートと増幅用トランジスタのゲートが重なり合っている。
【００３１】
図４及び図５において、３０１は第一層のポリシリコンで形成される増幅用トランジスタのゲート１１０が画素選択トランジスタのゲート１０４で一部覆われるように構成されている。
【００３２】
この構成により、実施形態１で必要となっていた上記二つのトランジスタのゲート間スペースをさらに小さくすることができ、実施形態１の効果をさらに微細な画素において得ることができるようになった。
【００３３】
ここでは選択用ＭＯＳトランジスタが上部に配置されているが、逆に選択用ＭＯＳが下部に配置されてもよい。増幅の特性を考えると望ましくは増幅用ＭＯＳトランジスタが第一のポリシリコンで形成されるべきであるが、実施形態１においてたとえば選択線を第一のポリシリコンで形成するような設計を行った場合、増幅用ＭＯＳトランジスタは第二のポリシリコンで形成せざるを得ない。この場合でも本発明の本実施形態の効果を同様に得ることができる。
【００３４】
また、従来、水平方向のシェーディングを解消する目的として、基板の電位を固定するために行方向に水平な方向の画素を結ぶような基板電位配線を接続する場合があった。本発明においてはそのような配線は開口率を低下させる要因になることから完全に排除し、効果として開口率を向上させている。
【００３５】
ここでポリシリコン層間の絶縁膜は従来の２層ポリシリコンプロセスと同様に下の層のポリシリコンを酸化したものを用いるのが望ましい。ポリシリコンの周囲に選択的に酸化膜を形成することができるからである。ただし、ポリシリコンの層の間に要求される信頼性，積層される配線間の配線容量、フォトダイオード部に入射する光が要求する光学特性などの設計パラメータに応じて、ポリシリコン同士の層間膜に酸化膜、窒化膜、酸化膜と窒化膜の混合膜、酸化膜と窒化膜の積層膜などを用いても良い。また、その他別な絶縁膜を導入しても良い。また本実施形態では支持母体は基板２０２としたが、この基板はたとえば通常のシリコンでも良く、たとえばＳＯＩ基板などでも良い。また同様の積層配線が導入できるのであればほかの材料を用いても同様に本発明の効果をえることができる。
【００３６】
なお、本実施形態の選択用ＭＯＳトランジスタのゲートと増幅用トランジスタのゲートとを重なり合わせる構成は以下に説明する実施形態３及び４等の他の実施形態にも適用することができる。
【００３７】
（実施形態３）
図６は、本発明の実施形態３の光電変換装置の画素を上面から多層にわたって透視した平面図、図７は等価回路図である。図１、図２と同様の部位には同じ番号を付している。
【００３８】
本実施形態の光電変換装置は、図７に示すように、二つの光電変換部、二つの光電変換部からの電荷をフローティングディフュージョンに転送する二つの転送トランジスタ、フローティングディフュージョンと入力部が接続される一つの増幅トランジスタ、一つの選択トランジスタ、一つのリセットトランジスタから単位セルが構成される。単位セルは二つ光電変換部を有するので実質的に二つの画素を構成し、二つの画素の増幅トランジスタ、選択トランジスタ、リセットトランジスタが共通化されたものととらえることができる。
【００３９】
図６に示すように、下方向に隣接する単位セルのリセット線１０２′と図６に図示された単位セルの選択線１０１とが重なっており、また上方向に隣接する単位セルの選択線１０１″と図６に図示された単位セルのリセット線１０２とが重なっている。１０６ａ，１０６ｂは光電変換部１０９ａ，１０９ｂからの電荷を転送する転送トランジスタのゲート、１０３ａ，１０３ｂは光電変換部１０９ａ，１０９ｂからの電荷を転送する転送トランジスタの転送線である。ここでは、ゲート１０６ａ，１０６ｂは転送線１０３ａ，１０３ｂの一部で構成される。
【００４０】
本実施形態の光電変換装置において、理論上縦方向に取れる開口サイズの最大値ＬＡを求めると、画素（単位セルの半分）の縦方向の大きさをＬＹ、配線幅をＬＷ、配線間隔をＬＳとすると、
ＬＡ＝ＬＹ − １．５×ＬＷ − ０．５ＬＳ・・・式（３）
となり、実施形態１の構成と比べてさらに縦方向の開口サイズを大きくできることとなる。
【００４１】
ここでは、選択線とリセット線とを重ねる例を示したが、実施形態１と同様に他の配線を重ねることもできる。
【００４２】
（実施形態４）
以上説明した実施形態１〜３の光電変換装置は、隣接する画素又は単位セルどうしで配線が重なって配されている例を示したが、本実施形態では、一つの画素内で配線が重なっている例を示す。
【００４３】
図８は、本発明の実施形態３の光電変換装置の画素を上面から多層にわたって透視した平面図、図９は等価回路図である。図１、図２と同様の部位には同じ番号を付している。
【００４４】
図８においては選択線１０１と転送線１０３を第一の層のポリシリコン、画素リセット線１０２を第二の層のポリシリコンで形成し、かつ転送線１０３上にリセット線１０２を積層する構成としている。
【００４５】
ここで、実施形態１と同様に、理論上縦方向に取れる開口サイズの最大値ＬＡを求めると、画素の縦方向の大きさをＬＹ、配線幅をＬＷ、配線間隔をＬＳとすると、
ＬＡ＝ＬＹ − ２×ＬＷ − ＬＳ・・・式（４）
となり、実施形態１と同様に、従来例と比べて同一設計ルールを用いると配線幅と配線間隔を足した分だけ縦方向の開口サイズを大きくできることとなる。
【００４６】
本実施形態では、一つの画素内で配線が重なっている例を示したが、一つの単位セル内で配線が重なっている実施形態も勿論可能である。この場合、実施形態３で示した単位セル内で転送線１０３ａ又は１０３ｂ上にリセット線１０２を積層し、上下に隣接する単位セルの選択線１０１″及びリセット線１０２′がない構成となる。
【００４７】
またここでは、転送線とリセット線とを重ねる例を示したが、実施形態１と同様に他の配線を重ねることもできる。
【００４８】
（実施形態５）
図１０は、本発明の光電変換装置の信号読みだし系を示す説明図である。なお本実施形態では遅延素子が設けられていることが従来の信号読みだし系と異なる。複数の画素４０１は行列状、ここでは５行３列のマトリックス上に配置され、同じ列の画素は選択的に垂直線４０２に接続されている。それら垂直線４０２は、第一の記憶手段となる遅延素子４０３〜４０５を介して第二の記憶手段となる記憶素子４０６〜４０８に接続されている。記憶素子はおのおの選択スイッチ４０９〜４１１を介して水平線４１２に接続され、水平線４１２はバッファを介して出力ノード４１３に接続される。ここで、前記記憶素子としては酸化膜容量等の容量素子を用いることが可能である。また遅延素子としては、ＣＣＤデバイス、或いは容量素子とスイッチを用いたサンプルホールド手段等を用いることが可能である。
【００４９】
図１１（ｂ）は、図１０の信号読みだし系の動作の説明図である。図１１（ａ）は、比較のため示した従来の信号読みだし系の動作の説明図である。
【００５０】
図１１（ａ）に示すように、ｎ番目の行の画素が選択された後、画素アクセス５０１期間においてその行につながるすべての画素が選択的に垂直線４０２に接続することで活性化する。従来のＣＭＯＳセンサにおいては遅延素子による遅延機能が無いので、そのままその後画素の値が出力線４０２を介して記憶素子４０６〜４０８に、あるタイミングで保持される。
【００５１】
その後水平信号転送期間５０２において、シフトレジスタなどを用いて順次選択スイッチ４０９〜４１１が水平線４１２に接続され、各列のデータがシリアルに出力される。
【００５２】
ここで上述した本実施形態の光電変換装置の画素においては、配線が積層構成をとるために画素アクセス期間５０１が従来のＣＭＯＳセンサに比較して大きくなりがちである。したがって後述する駆動方法を採ることが望ましい。以下その駆動方法を図１１（ｂ）を用いて説明する。
【００５３】
ｎ＋１行目の行の画素が画素アクセス期間５０３において垂直線４０２に読まれている間、ｎ行目のデータが保持機能を有する記憶素子４０６〜４０８を選択スイッチ４０９〜４１１により順次に水平線４１２に接続することで出力される（水平信号転送期間５０４）。画素アクセス期間５０３において遅延機能を有する遅延素子４０３〜４０５にて垂直線４０２のデータをあるタイミングで保持する。水平信号転送期間が終了した後、ｎ＋２行目の画素アクセス期間が始まる間での間（転送期間５０５）に、遅延素子４０３〜４０５が保持しているデータを記憶素子４０６〜４０８に転送する。その後ｎ＋１行目の水平信号転送期間（５０４）とｎ＋２行目の画素アクセス期間に入る。
【００５４】
このように次の行の画素にアクセスしながら現在の行の水平信号転送を行うことで、実効的な読み出し速度の向上につながった。とくに本実施形態の光電変換装置の画素構造においては画素アクセス期間が従来のＣＭＯＳセンサなどに比較して大きくなることからも、この新規読み出し方法は特に効果を発揮する。
【００５５】
図１０の回路図ではアナログ的出力を仮定しているが、たとえば出力直前にＡＤ変換しても同様の効果が得られる。また、各列ごとにＡＤ変換器を搭載し、画素アクセス期間内でＡＤ変換し、水平信号転送期間においてデジタルデータを転送しても同様の効果が得られる。また、各列ごとにＡＤ変換器を搭載する場合、たとえば遅延機能に入力されるデータをＡＤ変換しても同様の効果が得られ、またたとえば保持機能から出力されるデータをＡＤ変換しても同様の効果が得られる。好ましくは遅延機能に入力される前にＡＤ変換し、遅延機能、保持機能で生ずるアナログ的ノイズの影響を受けないことが望ましい。具体的には、図１０において、記憶素子４０６〜４０８にそれぞれアナログ・デジタル変換手段を接続する、複数の記憶素子をある単位ごとにまとめ、各単位ごとにマルチプレクサに接続し、このマルチプレクサにアナログ・デジタル変換手段を接続する例が挙げられる。
【００５６】
またＡＤ変換器は各列ごとに持つことは無く、複数列に一つ持たせても同様の効果が得られる。その場合には合わせてＡＤ変換器のチップ内の総面積が減少し、チップサイズの縮小などの効果もえられる。その場合には画素アクセス期間を時分割し、当該行の水平信号転送が始まる前までにすべての列の画素のＡＤ変換を終了させなくてはならないことは言うまでもない。
【００５７】
次に上記光電変換装置を用いた撮像システムについて説明する。図１２に基づいて、本発明の光電変換装置をスチルカメラに適用した場合の一例について詳述する。
【００５８】
図１２は本発明の光電変換装置を“スチルビデオカメラ”に適用した場合を示すブロック図である。
【００５９】
図１２において、１１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１１０２は被写体の光学像を本発明の光電変換装置となる固体撮像素子１１０４に結像させるレンズ、１１０３はレンズ１１０２を通った光量を可変するための絞り、１１０４はレンズ１１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１１０６は固体撮像素子１１０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１１０７はＡ／Ｄ変換器１１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１１０８は固体撮像素子１１０４、撮像信号処理回路１１０５、Ａ／Ｄ変換器１１０６、信号処理部１１０７に、各種タイミング信号を出力するタイミング発生部、１１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１１０は画像データを一時的に記憶するためのメモリ部、１１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１１２は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１１３は外部コンピュータ等と通信するためのインターフェース部である。
【００６０】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【００６１】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１１０６などの撮像系回路の電源がオンされる。
【００６２】
それから、露光量を制御するために、全体制御・演算部１１０９は絞り１１０３を開放にし、固体撮像素子１１０４から出力された信号はＡ／Ｄ変換器１１０６で変換された後、信号処理部１１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１１０９で行う。
【００６３】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１１０９は絞りを制御する。
【００６４】
次に、固体撮像素子１１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００６５】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１１０４から出力された画像信号はＡ／Ｄ変換器１１０６でＡ−Ｄ変換され、信号処理部１１０７を通り全体制御・演算１１０９によりメモリ部に書き込まれる。その後、メモリ部１１１０に蓄積されたデータは、全体制御・演算部１１０９の制御により記録媒体制御Ｉ／Ｆ部１１１１を通り半導体メモリ等の着脱可能な記録媒体１１１２に記録される。又外部Ｉ／Ｆ部１１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００６６】
また、上記のシステム内の、センサからのデータを処理する後処理手段群が、たとえばセンサと同一の基板上の作成されても同様の効果をえることができる。またたとえば異なる基板上に作成されても同様の効果をえることができる。同一上の基板に実装することでＩＣの部品点数を減らし、実装、部品コストを削減する効果をあわせてえることができ、また異なる基板上に実装することでセンサへもれこむ後処理手段回路からのノイズの低減、後処理手段部のＩＣの歩留まり向上などの効果を得ることができる。
【００６７】
また、本発明の実施形態においては、フィールド酸化膜下のチャネル形成を防止するための不純物層、金属配線層を形成する前のバリアメタル層、最上位層に形成されるパッシベーション膜など、実際の半導体においてはほぼ必須といえるさまざまな要素を省略している。また、本発明においてレイアウトは概念の説明にとどめ、配線間スペースやコンタクトサイズなどの制約事項は無視している。実際の設計においては製造プロセスが要求するデザインのガイドラインを守って設計する必要があることは言うまでも無い。
【００６８】
また、実施形態５においては、画素のリセットノイズの除去方法、各画素の増幅アンプの固定パターンおよび１／ｆノイズ除去方法、周辺に必須となる垂直、水平シフトレジスタ、タイミング発生部などのさまざまな必須要素、必須駆動方法などを省略している。これは本発明の要素を際立たせるために意図的に行っていることであり、それら従来から通常用いられている必須要素、必須駆動方法などを本発明と組み合わせても本発明の効果は同様に得ることができることは言うまでもない。
【００６９】
以上本発明の実施形態について説明したが、本発明の好適な実施の態様は以下に説明する態様である。
【００７０】
（実施態様１）少なくとも、半導体基体に、光電変換素子、該光電変換素子からの信号を転送する転送手段、転送された信号を増幅する増幅手段、該増幅手段から出力信号を出力するための選択手段と、該増幅手段に転送された信号を初期化する初期化手段とを備えた画素を２次元状に配置し、一配列方向に配された複数の画素は共通の出力線に接続され、また該一配列方向と異なる他の配列方向に配された複数の画素の前記選択手段、前記初期化手段、前記転送手段はそれぞれ共通の選択線、共通の初期化線、共通の転送線に接続されている光電変換装置において、
前記選択線、前記初期化線及び前記転送線のうちの少なくとも二線は、多結晶半導体を含む第一の導電体と、該第一の導電体上に絶縁層を介して形成される多結晶半導体を含む第二の導電体との積層構成で、該二線が前記半導体基体の面の鉛直方向から見て少なくとも一部が重なり合うように設けられていることを特徴とする光電変換装置。
【００７１】
かかる実施態様１の光電変換装置によれば、選択線、初期化線、転送線のうちの少なくとも二つを積層することにより、開口率の上昇が可能となる。
【００７２】
（実施態様２）少なくとも、半導体基体に、光電変換素子、該光電変換素子からの信号を転送する転送手段、転送された信号を増幅する増幅手段、該増幅手段から出力信号を出力するための選択手段と、該増幅手段に転送された信号を初期化する初期化手段とを備えた画素を２次元状に配置し、一配列方向に配された複数の画素は共通の出力線に接続され、また該一配列方向と異なる他の配列方向に配された複数の画素の前記選択手段、前記初期化手段、前記転送手段はそれぞれ共通の選択線、共通の初期化線、共通の転送線に接続されている光電変換装置において、
前記他の配列方向に配された一画素列の、前記選択線、前記初期化線及び前記転送線のうちの少なくとも一線と、該一画素列と隣接する他の画素列の、前記選択線、前記初期化線及び前記転送線のうちの少なくとも一線との少なくとも二線は、多結晶半導体を含む第一の導電体と、該第一の導電体上に絶縁層を介して形成される多結晶半導体を含む第二の導電体との積層構成で、該二線が前記半導体基体の面の鉛直方向から見て少なくとも一部が重なり合うように設けられていることを特徴とする光電変換装置。
【００７３】
（実施態様３）少なくとも、半導体基体に、複数の光電変換素子、該複数の光電変換素子からの信号をそれぞれ転送する複数の転送手段、転送された信号を増幅する増幅手段、該増幅手段から出力信号を出力するための選択手段と、該増幅手段に転送された信号を初期化する初期化手段とを備えた単位セルを２次元状に配置し、一配列方向に配された複数の単位セルは共通の出力線に接続され、また該一配列方向と異なる他の配列方向に配された複数の単位セルの前記選択手段、前記初期化手段、前記複数の転送手段はそれぞれ共通の選択線、共通の初期化線、複数の共通の転送線に接続されている光電変換装置において、
前記選択線、前記初期化線及び複数の前記転送線のうちの少なくとも二線は、多結晶半導体を含む第一の導電体と、該第一の導電体上に絶縁層を介して形成される多結晶半導体を含む第二の導電体との積層構成で、該二線が前記半導体基体の面の鉛直方向から見て少なくとも一部が重なり合うように設けられていることを特徴とする光電変換装置。
【００７４】
（実施態様４）少なくとも、半導体基体に、複数の光電変換素子、該複数の光電変換素子からの信号をそれぞれ転送する複数の転送手段、転送された信号を増幅する増幅手段、該増幅手段から出力信号を出力するための選択手段と、該増幅手段に転送された信号を初期化する初期化手段とを備えた単位セルを２次元状に配置し、一配列方向に配された複数の単位セルは共通の出力線に接続され、また該一配列方向と異なる他の配列方向に配された複数の単位セルの前記選択手段、前記初期化手段、前記複数の転送手段はそれぞれ共通の選択線、共通の初期化線、複数の共通の転送線に接続されている光電変換装置において、
前記他の配列方向に配された一単位セル列の、前記選択線、前記初期化線及び前記転送線のうちの少なくとも一線と、該一単位セル列と隣接する他の単位セル列の、前記選択線、前記初期化線及び前記転送線のうちの少なくとも一線との少なくとも二線は、多結晶半導体を含む第一の導電体と、該第一の導電体上に絶縁層を介して形成される多結晶半導体を含む第二の導電体との積層構成で、該二線が前記半導体基体の面の鉛直方向から見て少なくとも一部が重なり合うように設けられていることを特徴とする光電変換装置。
【００７５】
（実施態様５）前記転送手段、前記選択手段、前記初期化手段はそれぞれ絶縁ゲート型トランジスタからなり、前記転送手段、前記選択手段、前記初期化手段の絶縁ゲート型トランジスタのゲートはそれぞれ前記転送線、前記選択線、前記初期化線と同一の材料で形成され、かつ、
前記転送手段の絶縁ゲート型トランジスタのゲートと前記転送線、前記選択手段の絶縁ゲート型トランジスタのゲートと前記選択線、前記初期化手段の絶縁ゲート型トランジスタのゲートと前記初期化線は異なる材料を介さずに接続されることを特徴とする実施態様１から４のいずれかに記載の光電変換装置。
【００７６】
かかる実施態様５の光電変換装置によれば、加えて選択手段と選択線、初期化手段と初期化線、転送手段と転送線を接続するコンタクトホールなどを省略でき、さらに開口率の上昇が可能となる。
【００７７】
（実施態様６）前記光電変換素子の光電変換部以外への光を遮光する遮光膜を有し、前記選択線、前記初期化線、前記転送線はおのおの前記第一の導電体又は前記第二の導電体で構成され、前記出力線は前記第二の導電体上に配される第三の導電体で構成され、前記遮光膜は前記第三の導電体上に配される第四の導電体で構成されることを特徴とする実施態様１から４のいずれかに記載の光電変換装置。
【００７８】
かかる実施態様６の光電変換装置によれば、加えて、不必要な光が増幅手段やフローティングディフュージョン（浮遊拡散部）に入り込むことを防ぐことができ、画質の向上が可能となる。
【００７９】
（実施態様７）前記増幅手段及び前記選択手段は電界効果型トランジスタで構成され、かつ前記遮光膜は前記増幅手段の電界効果型トランジスタのドレインもしくは前記選択手段の電界効果型トランジスタのドレインに接続されることを特徴とする実施態様６に記載の光電変換装置。
【００８０】
かかる実施態様７の光電変換装置によれば、加えて、さらに遮光膜を電源配線として用いることができ、必要な配線を遮光と兼用することでさらに開口率の向上につながる。
【００８１】
（実施態様８）前記第三の導電体が堆積される絶縁層がＣＭＰにより平坦化されていることを特徴とする実施態様６に記載の光電変換装置。
【００８２】
かかる実施態様８の光電変換装置によれば、加えて、出力線が堆積されるべき層の凹凸がＣＭＰで極小化でき、出力線の精度の高い加工による歩留まり向上、開口率向上につながる。
【００８３】
（実施態様９）前記第四の導電体が堆積される絶縁層がＣＭＰにより平坦化されていることを特徴とする実施態様７又は８に記載の光電変換装置。
【００８４】
かかる実施態様９の光電変換装置によれば、加えて、たとえば遮光膜の形成する開口部の形成する多角形の辺のシリコン面からの高さの差による入射角依存性が問題となるような場合にＣＭＰを導入することでその高さをそろえることができ、それによって入射角依存性を解決することができる。
【００８５】
（実施態様１０）前記増幅手段及び前記選択手段はそれぞれ絶縁ゲート型トランジスタを有し、前記増幅手段の絶縁ゲート型トランジスタのゲートと前記選択手段の絶縁ゲート型トランジスタのゲートとが絶縁層を介して重なるように積層化されていることを特徴とする実施態様１〜９のいずれかに記載の光電変換装置。
【００８６】
かかる実施態様１０の光電変換装置によれば、選択トランジスタと増幅トランジスタのゲート間のマージンを極小化することができ、画素サイズの微細化が可能となる。
【００８７】
（実施態様１１）前記半導体基体側から見て前記増幅手段の絶縁ゲート型トランジスタのゲートを下部に配し、前記選択線の絶縁ゲート型トランジスタのゲートを上部に配置したことを特徴とする実施態様１０に記載の光電変換装置。
【００８８】
かかる実施態様１１の光電変換装置によれば、増幅トランジスタのゲートを下に置くことにより、増幅トランジスタのゲート酸化膜界面の品質を可能な限り最良に保つことが可能であり、これによってノイズの低い増幅が可能となる。
【００８９】
（実施態様１２）前記画素において、前記出力線、前記選択線、前記初期化線、前記転送及び画素に電力を供給するための電源線のみを配したことを特徴とする実施態様１〜１１のいずれかに記載の光電変換装置。
【００９０】
かかる実施態様１２の光電変換装置によれば、加えて、従来必要となっていた電源配線をなくすことで、更なる開口率の向上を見込むことができる。
【００９１】
（実施態様１３）積層化された配線間の層間絶縁材料は、前記半導体基体側から見て下部に位置する配線の材料の酸化物、窒化物もしくは酸化物と窒化物との混合化合物からなることを特徴とする実施態様１〜１２のいずれかに記載の光電変換装置。
【００９２】
かかる実施態様１３の光電変換装置によれば、加えて、現在の半導体工程で用意に導入できる製造プロセスを導入することで、コストと信頼性の両面において利点を得ることができる。
【００９３】
（実施態様１４）積層化された配線間の層間絶縁膜は、主として前記半導体基体側から見て下部の配線が酸化されたもので構成されていることを特徴とする実施態様１〜１３のいずれかに記載の光電変換装置。
【００９４】
かかる実施態様１４の光電変換装置によれば、加えて、下部の配線層の材料自身によって生成される絶縁膜を層間膜として用いることができ、さらにその上に導電体を堆積させることができることから、高さの上昇を最小限に抑えることができる。
【００９５】
（実施態様１５）前記第一の導電体および第二の導電体の材料は主に多結晶シリコンであることを特徴とする実施態様１〜１４のいずれかに記載の光電変換装置。
【００９６】
かかる実施態様１５の光電変換装置によれば、加えて、とくに自身を酸化するものとしては現在もっとも信頼性の高い多結晶シリコン（ポリシリコン）を用いることで、高い信頼性と低いコストを実現することができる。
【００９７】
（実施態様１６）前記第一の導電体の材料は多結晶シリコンであり、前記第二の導電体の材料は多結晶シリコンと金属の化合物であることを特徴とする１〜１５のいずれかに記載の光電変換装置。
【００９８】
かかる実施態様１６の光電変換装置によれば、加えて、第二の導電体で形成される配線の抵抗を低く抑えることができ、高速駆動が可能となる。
【００９９】
（実施態様１７）前記光電変換装置はシリコンを主とする基板上に形成されることを特徴とする実施態様１〜１６のいずれかに記載の光電変換装置。
【０１００】
かかる実施態様１７の光電変換装置によれば、ポリシリコンと洗浄、熱体制などで親和性のあるシリコン基板を用いることで、低コストの製造が可能となる。
【０１０１】
（実施態様１８）すくなくとも、複数の前記出力線にそれぞれ接続される複数の第一の記憶手段、前記複数の遅延手段にそれぞれ接続される複数の第二の記憶手段を有することを特徴とする実施態様１〜１７のいずれかに記載の光電変換装置。
【０１０２】
かかる実施態様１８の光電変換装置によれば、画素の制御に比較的時間がかかる本発明においても、従来とほぼ変わらないフレームレートを確保することができる。
【０１０３】
（実施態様１９）前記複数の第二の記憶手段に記憶された内容を選択的に読みだす選択手段が、前記複数の第二の記憶手段に接続されていることを特徴とする実施態様１８に記載の光電変換装置。
【０１０４】
かかる実施態様１９の光電変換装置によれば、加えて、記憶手段から直接アナログ値を読み出すことが可能となり、アナログ信号を要求するシステムに対して親和性を保つことができる。
【０１０５】
（実施態様２０）前記複数の第二の記憶手段は、それぞれアナログ・デジタル変換手段が接続されることを特徴とする実施態様１８に記載の光電変換装置。
【０１０６】
かかる実施態様２０の光電変換装置によれば、加えて、デジタル信号を要求するシステムに対して親和性を保つことができる。
【０１０７】
（実施態様２１）前記複数の第二の記憶手段は、ある単位ごとにまとめられ、各単位ごとに接続されるマルチプレクス手段を介してアナログ・デジタル変換手段が接続されることを特徴とする実施態様１８に記載の光電変換装置。
【０１０８】
かかる実施態様２１の光電変換装置によれば、ＡＤ変換器を数列に一つで共有することで、センサの面積自身を実施態様１９の光電変換装置に比較して減少させながらデジタル信号を出力することができる。
【０１０９】
（実施態様２２）実施態様１８〜２１のいずれかに記載の光電変換装置の有する画素は前記他の配列方向に配された一列の複数の画素からなる画素群ごとに走査され、該画素群から出力される信号が前記複数の第一の記憶手段に保持されるとともに、前記複数の第二の記憶手段に保持された信号が出力され、前記複数の第二の記憶手段に保持された信号が出力された後に、前記第複数の第一の記憶手段に保持された信号が前記複数の第二の記憶手段に転送されることを特徴とする光電変換装置の駆動方法。
【０１１０】
かかる実施態様２２の光電変換装置の駆動方法によれば、画素の制御に比較的時間がかかる本発明においても、従来とほぼ変わらないフレームレートを確保することができる駆動方法を提供することができる。
【０１１１】
（実施態様２３）すくなくとも光を導入する光学系、実施態様１〜２１のいずれかに記載の光電変換装置、該光電変換装置の出力を処理する後処理手段からなることを特徴とする撮像システム。
【０１１２】
かかる実施態様２３の撮像システムによれば、デジタルカメラなどの撮像システムにおいても本発明の光電変換装置のすべての作用効果を得ることができる。
【０１１３】
（実施態様２４）前記後処理手段は前記光電変換装置と同一の半導体基板上に形成されることを特徴とする実施態様２３に記載の撮像システム。
【０１１４】
かかる実施態様２４の撮像システムによれば、要求される後処理手段をすべて一つのＩＣ上に収めることによって、チップ数の低減、ひいては実装コストの低減を図ることができる。
【０１１５】
（実施態様２５）前記後処理手段は前記光電変換装置と別の半導体基板上に形成されることを特徴とする実施態様２３に記載の撮像システム。
【０１１６】
かかる実施態様２５の撮像システムによれば、ノイズの生みやすいデジタルＩＣと本発明にかかる光電変換装置を搭載したＩＣを完全に分離することでノイズの低い光電変換装置を実現することができる。
【０１１７】
【発明の効果】
以上説明したように、本発明によれば光電変換装置の開口率の上昇が可能となる。その際に金属配線層の多層化を用いることなしに、マイクロレンズからシリコン表面までの距離の増加、プロセスコストの増加、歩留まりの低化などを防ぐことができる。また信号読み出し速度が減少させない駆動方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の光電変換装置の画素を上面から多層にわたって透視した平面図である。
【図２】実施形態１の光電変換装置の等価回路図である。
【図３】（ａ）〜（ｃ）は、図１の各部の断面図である。
【図４】本発明の実施形態２の光電変換装置の画素を上面から多層にわたって透視した平面図である。
【図５】図４のＣ−Ｃ′線の断面図である。
【図６】本発明の実施形態３の光電変換装置の画素を上面から多層にわたって透視した平面図である。
【図７】実施形態３の光電変換装置の等価回路図である。
【図８】本発明の実施形態４の光電変換装置の画素を上面から多層にわたって透視した平面図である。
【図９】実施形態４の光電変換装置の等価回路図である。
【図１０】本発明の光電変換装置の信号読みだし系を示す説明図である。
【図１１】図１０に係る信号読みだし系の動作の説明図である。
【図１２】本発明の光電変換装置をスチルビデオカメラに適用した場合を示すブロック図である。
【図１３】ＣＭＯＳセンサの一画素の一例をレイアウトした際に上面から見た図である。
【符号の説明】
１０１画素選択線
１０２画素リセット線
１０３転送線
１０４画素選択トランジスタのゲート
１０５画素リセットトランジスタのゲート
１０６転送トランジスタのゲート
１０７出力線
１０８遮光膜
１０９光電変換部
１１０増幅手段
１１１フローティングディフュージョン（浮遊拡散部）
１１２電源
１１３配線
２０１絶縁膜
２０２基体（ｐ型基板もしくはｐ型ウェル）
２０３埋め込み型フォトダイオード（ｎ型半導体）
２０４_１画素リセットトランジスタのゲート
２０４_２画素選択トランジスタのゲート
２０４_３増幅手段となるトランジスタのゲート
２０５高濃度ドープｎ層
２０６ゲート酸化膜

Claims

少なくとも、半導体基体に、光電変換素子、該光電変換素子からの信号を転送する転送手段、転送された信号を増幅する増幅手段、該増幅手段から出力信号を出力するための選択手段と、該増幅手段に転送された信号を初期化する初期化手段とを備えた画素を２次元状に配置し、一配列方向に配された複数の画素は共通の出力線に接続され、また該一配列方向と異なる他の配列方向に配された複数の画素の前記選択手段、前記初期化手段、前記転送手段はそれぞれ共通の選択線、共通の初期化線、共通の転送線に接続されている光電変換装置において、
前記選択線、前記初期化線及び前記転送線のうちの少なくとも二線は、多結晶半導体を含む第一の導電体と、該第一の導電体上に絶縁層を介して形成される多結晶半導体を含む第二の導電体との積層構成で、該二線が前記半導体基体の面の鉛直方向から見て少なくとも一部が重なり合うように設けられていることを特徴とする光電変換装置。