JP2011204797A - 固体撮像装置とその製造方法、及び電子機器 - Google Patents

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Abstract

【課題】裏面照射型における光電変換部の面積効率の向上、外乱ノイズ低減を図った固体撮像装置及びその製造方法、並びにかかる固体撮像装置を備えたカメラなどに適用される電子機器を提供するものである。
【解決手段】固体撮像装置は、光電変換部ＰＤと基板表面側に形成された画素トランジスタＴｒとからなり、基板裏面側を前記光電変換部の受光面３５とした複数の画素を有する。さらに、基板表面側に在って光電変換部ＰＤ上に重ねて配置された受動素子あるいは能動素子となる素子３９を有する。
【選択図】図２

Description

本発明は、固体撮像装置とその製造方法、及びこの固体撮像装置を備えたカメラ等に適用される電子機器に関する。
固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の固体撮像装置が知られている。このＣＭＯＳ固体撮像装置は、電源電圧が低く、低消費電力のため、デジタルスチルカメラ、デジタルビデオカメラ、さらにカメラ付き携帯電話などの各種携帯端末機器、等に使用されている。
ＣＭＯＳ固体撮像装置における画素には，光を受光する光電変換部であるフォトダイオードと信号を出力する複数の画素トランジスタが含まれる。通常、出力信号はフローティングディフージョン(ＦＤ)と呼ばれるシリコン基板内の不純物拡散層に蓄積され，増幅トランジスタで増幅されて出力される。
近年，イメージセンサのダイナミックレンジを拡大する技術として，フローティングディフージョン（ＦＤ）の他に容量素子を基板内に形成し，容量素子にも電荷を蓄積する技術が提案されている。この技術は、画素の中にフォトダイオードと信号を出力する複数の画素トランジスタさらには電荷蓄積用の容量素子を設けたもので，非特許文献１、２に開示されている。
図１８に、非特許文献２に示す前記容量素子を付加した画素のレイアウトを示す。このＣＭＯＳ固体撮像装置では、１つの画素１１１内にフォトダイオードＰＤと複数の画素トランジスタである転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、列選択トランジスタＴｒ４、容量選択トランジスタＴｒ５が形成される。Ｔは転送ゲート電極、ＦＤはフローティングディフージョン、Ｓは容量選択ゲート電極、Ｒはリセットゲート電極、ＳＦは増幅ゲート電極、Ｘは列選択ゲート電極を示す。さらに、電荷蓄積用の容量素子１１２が形成される。容量素子１１２は、その１端がリセットトランジスタＴｒ２と容量選択トランジスタＴｒ５の共通のソース・ドレイン領域１１３に接続され、他端が接地あるいは電源ＶＤＤに接続される。列選択トランジスタＴｒ４の一方のソース・ドレイン領域１１４に垂直信号線（図示せず）が接続される。
また一方、ＣＭＯＳ固体撮像装置の高感度化のために半導体基板の表面側に配線を形成し，半導体基板の裏面側から光を入射させて撮像できるようにした裏面照射型のＣＭＯＳ固定撮像装置が知られている（例えば特許文献１、２、３参照）。この裏面照射型のＣＭＯＳ固体撮像装置の場合、特許文献１の図４に示すように、半導体基板表面の配線層はフォトダイオードへの入射光を考慮することなく，フォトダイオード直上にも配置することが可能となる。
さらに，近年、ＣＭＯＳ固体撮像素子チップとロジックＬＳＩチップを三次元的に積層したモジュールが,例えば特許文献４、５などに開示されている。本技術はＡＤ変換機やメモリを搭載したチップの上に固体撮像素子チップを、バンプ接続を用いて積層し，小型化を図ったものである。
図１９に、複数の画素が２次元アレイ状に配列された撮像領域を有する第１の半導体チップ１１６と、ロジック回路が形成された第２の半導体チップ１１７とを積層したＣＭＯＳ固体撮像装置１１５を示す。第２の半導体チップ１１７には、メモリ１１８、アナログデジタル変換器（以下Ａ／Ｄ変換器という）等が形成され、第１の半導体チップ１１６が積層される領域１１９、その他の回路が形成されている。
なお、光電変換部を透過した光を反射して再度光電変換部に入射させるようにしたＣＭＯＳ固体撮像素子も特許文献６などに開示されている。
特許第４１２３４１５号公報 特開２００３−３１７８５号公報 特開２００６−２４５４９９号公報 特開２００２−４４５２７号公報 特開２００６−４９３６１号公報 特開２００８−１４７３３３号公報
ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス，第４７巻，第７号，第５３９０〜第５３９５頁（２００８）（Japanese Journal of Applied Physics, vol.47, No. 7, pp．5390-5395, (2008)） テクニカル・ダイジェスト・オブ・VLSI・サーキット・テクノロジー，第１８０〜第１８１頁（２００９）(Technical Digest of VLSI Circuit Technology, pp. 180-181, (2009))
前述の図１８に示す容量素子１１２を付加した画素のレイアウトを有する固体撮像装置では、１画素内で容量素子１１２が占める面積が非常に大きい。一般にフォトダイオードと信号を出力する複数の画素トランジスタからなる画素のサイズは世代が進むに従って微細化されてきている。その一方で、受光感度を上げるためにはフォトダイオードの面積を大きくする必要がある。そのような状況の中で，図１８に示したような画素を有する固体撮像装置では、１画素内に容量素子１１２を配置する必要があるために相対的にフォトダイオードＰＤの面積を縮小せざるを得ず，受光感度が低減してしまう問題がある。さらには容量素子１１２を新たに形成するためのプロセスが必要となる。
また、図１９に示したような半導体チップ１１６、１１７を積層させる固体撮像装置においては、ＡＤ変換器などロジック回路が形成された第２の半導体チップ１１７からの雑音によるクロストークや、光入射による雑音が発生する懼れがある。例えば、ロジック回路の第２の半導体チップ１１７において、トランジスタで発生するホットキャリアによる発光が固体撮像素子の第１の半導体チップ１１６のフォトダイオードに入射することによる雑音が発生する。
本発明は、上述の点に鑑み、裏面照射型における光電変換部の面積効率の向上、外乱ノイズ低減を図った固体撮像装置及びその製造方法を提供するものである。
本発明は、かかる固体撮像装置を備えたカメラなどに適用される電子機器を提供するものである。
本発明に係る固体撮像装置は、光電変換部と基板表面側に形成された画素トランジスタとからなり、基板裏面側を光電変換部の受光面とした複数の画素と、基板表面側に在って光電変換部上と重なるように配置された受動素子あるいは能動素子となる素子を有する。
本発明の固体撮像装置では、裏面照射型に構成される。そして、基板表面側に在って光電変換部と重なるように固体撮像装置の構成要素である一部の受動素子あるいは能動素子が配置されるので、光電変換部の面積を広げることができる。撮像領域を有する第１の半導体チップと、ロジック回路が形成された第２の半導体チップを積層した構成では、第２の半導体チップからの雑音によるクロストークや、光入射による雑音等の外乱ノイズが低減される。
本発明に係る固体撮像装置の製造方法は、半導体基板に、光電変換部と基板表面側の画素トランジスタとからなり、基板裏面側を光電変換部の受光面とした複数の画素を形成する工程を有する。さらに、基板表面側に、光電変換部と重なるように配置された受動素子あるいは能動素子となる素子を形成する工程とを有する。
本発明の固体撮像装置の製造方法では、基板裏面側を受光面として、基板表面側に光電変換部と重なるように配置した受動素子あるいは能動素子を形成する工程を有するので、光電変換部の面積を広げることができる。また、上記第１及び第２の半導体チップを積層した構成では、第２半導体チップからの外乱ノイズが遮蔽できる第１の半導体チップを形成できる。
本発明に係る電子機器は、固体撮像装置と、前記固体撮像装置のフォトダイオードに入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は、光電変換部と基板表面側に形成された画素トランジスタとからなり、基板裏面側を光電変換部の受光面とした複数の画素と、基板表面側に、光電変換部と重なるように配置された受動素子あるいは能動素子とを有する。
本発明の電子機器では、上述の本発明固体撮像装置を備えるので、固体撮像装置において、光電変換部の面積を広げることができ、また上記第１及び第２の半導体チップを積層した構成としたとき、第２半導体チップからの外乱ノイズを低減できる。
本発明に係る固体撮像装置によれば、光電変換部の面積効率の向上、外乱ノイズ低減を図った領域面照射型の固体撮像装置を提供することができる。
本発明に係る固体撮像装置の製造方法によれば、光電変換部の面積効率の向上、外乱ノイズ低減を図った領域面照射型の固体撮像装置を製造することができる。
本発明に係る電子機器によれば、固体撮像装置において光電変換部の面積効率の向上、外乱ノイズ低減を図ることができる。従って、高品質のカメラなどの電子機器を提供することができる。
本発明の各実施の形態に適用される固体撮像装置の一例を示す概略構成図である。 本発明に係る固体撮像装置の第１実施の形態を示す要部の概略断面図である。 第１実施の形態の要部の概略断面図である。 第１実施の形態の要部の概略平面図である。 本発明に係る固体撮像装置の第２実施の形態を示す要部の概略断面図であ 本発明に係る固体撮像装置の第２実施の形態を示す要部の概略平面図である。 第２実施の形態の単位画素の等価回路図である。 本発明に係る固体撮像装置の第３実施の形態を示す要部の概略平面図である。 本発明に係る固体撮像装置の第４実施の形態の説明に供する固体撮像装置の回路構成図である。 本発明に係る固体撮像装置の第６実施の形態を示す要部の概略平面図である。 本発明に係る固体撮像装置の第７実施の形態を示す要部の概略断面図である。 本発明に係る固体撮像装置の第８実施の形態を示す要部の概略構成図である。 Ａ〜Ｅ 本発明の第９実施の形態に係る固体撮像装置の製造方法を示す製造工程図である。 第９実施の形態に係る製造方法で得られた固体撮像装置の概略構図図である。 Ａ〜Ｃ 本発明の第１１実施の形態に係る固体撮像装置の製造方法を示す製造工程図である。 第１１実施の形態に係る製造方法で得られた固体撮像装置の概略構図図である。 本発明の第６実施の形態に係る電子機器の概略構成図である。 従来の固体撮像装置の一例を示す概略構成図である。 従来の固体撮像装置の他の例を示す概略構成図である。
以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例）
３．第２実施の形態（固体撮像装置の構成例）
４．第３実施の形態（固体撮像装置の構成例）
５．第４実施の形態（固体撮像装置の構成例）
６．第５実施の形態（固体撮像装置の構成例）
７．第６実施の形態（固体撮像装置の構成例）
８．第７実施の形態（固体撮像装置の構成例）
９．第８実施の形態（固体撮像装置の構成例）
１０．第９実施の形態（固体撮像装置の製造方法例）
１１．第１０実施の形態（固体撮像装置の製造方法例）
１２．第１１実施の形態（固体撮像装置の製造方法例）
１３．第１２実施の形態（電子機器の構成例）
＜１．ＣＭＯＳ固体撮像装置の概略構成例＞
図１に、本発明の各実施の形態に適用されるＭＯＳ固体撮像装置の一例の概略構成を示す。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に光電変換部を含む複数の画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。また、画素２としては、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有したいわゆる画素共有の構造を適用することができる。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４トランジスタ、あるいは選択トランジスタを省略した３トランジスタで構成することができる。
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８など、いわゆるロジック回路を有して構成される。
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走する。そして、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
＜２．第１実施の形態＞
［固体撮像装置の構成例］
図２〜図４に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第１実施の形態を示す。図２は複数の画素が２次元アレイ状に配列された撮像領域の単位画素に相当する領域の概略構成、図３は図２の要部の概略断面構造、図４は図３の概略平面図、すなわち概略平面レイアウトをそれぞれ示す。
第１実施の形態に係る固体撮像装置２１は、第１導電型のシリコン半導体基板２２に第２導電型の半導体ウェル領域２３が形成され、この半導体ウェル領域２３に基板表面から深さ方向に光電変換部となるフォトダイオードＰＤが形成される。本例では第１導電型をｎ型とし、第２導電型をｐ型とする。フォトダイオードＰＤは、ｎ型半導体領域２４と基板表面側の暗電流抑制を兼ねるｐ型半導体領域２０を有して構成される。ｐ型半導体ウェル領域２３の表面側には、フォトダイオードＰＤの信号電荷を読み出すための読み出し回路を構成する複数の画素トランジスタＴｒが形成される。本例では、複数の画素トランジスタＴｒが、転送トランジスタＴｒ１，リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４の４トランジスタで構成される。
転送トランジスタＴｒ１は、フォトダイオードＰＤと、フローティングディフージョン部ＦＤとなるｎ型半導体領域２５と、転送ゲート電極３１を有して形成される。リセットトランジスタＴｒ２は、一対のｎ型ソース・ドレイン領域２６、２７と、リセットゲート電極３２を有して形成される。増幅トランジスタＴｒ３は、一対のｎ型ソース・ドレイン領域２７、２８と、増幅ゲート電極３３を有して形成される。選択トランジスタＴｒ４は、一対のｎ型ソース・ドレイン領域２８、２９と、選択ゲート電極３４を有して形成される。
図示しないが、フローティングディフージョン部ＦＤは、後述の配線を介して増幅ゲート電極３３及びリセットトランジスタＴｒ２の実質ソース領域となるｎ型ソース・ドレイン領域２６に接続される。リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３のそれぞれ実質ドレイン領域となるｎ型ソース・ドレイン領域２７は、電源ＶＤＤに接続される。選択トランジスタＴｒ４の実質ソース領域となるｎ型ソース・ドレイン領域２９は、垂直信号線に接続される。隣合う画素間、あるいは単位画素内では素子分離領域４０により分離される。
これらフォトダイオードＰＤ、複数の画素トランジスタＴｒ１〜Ｔｒ４は、半導体基板２２内に、いわゆるフロントエンドプロセスを用いて形成される。
一方、半導体基板２２の表面上に、層間絶縁膜３６を介して複数層の配線３７を形成した多層配線層３８が形成される。本例では、２層の配線３７が形成される。この多層配線層３８は、いわゆるバックエンドプロセスを用いて形成される。符号５０は、所要の画素トランジスタと所要の配線とを接続する接続導体を示す。
そして、本実施の形態では、基板表面側に在ってフォトダイオードＰＤ上に重なる受動素子あるいは能動素子となる素子３９が形成される。受動素子は、多層配線層３８の層間絶縁膜３６及び配線３７を利用して同時に形成される。受動素子としては、画素内あるいは周辺回路側の容量素子、抵抗素子、インダクタンス素子などがある。能動素子は、バックエンドプロセスで形成される配線３７、層間絶縁膜３６などを用いて形成される。能動素子としては、画素を構成する画素トランジスなどがある。トランジスタは例えば薄膜トランジスタで形成することができる。
バックエンドプロセスが完了した後、半導体基板２２の表面側に例えばシリコン基板などによる支持基板９０が接合され、半導体基板２２が裏面から研磨されて薄膜化される。フォトダイオードＰＤの近傍まで薄膜化された基板裏面が受光面３５として形成される。フォトダイオードＰＤの受光面３５に臨む界面には、暗電流抑制用のｐ型半導体領域８９が形成される。受光面３５側には、絶縁膜９４を介してカラーフィルタ９１、オンチップレンズ９２が形成されて、本実施の形態の裏面照射型の固体撮像装置２１が完成される。なお、ｐ型半導体領域８９、オンチップレンズ９２を省略して構成することもできる。
第１実施の形態に係る固体撮像装置２１によれば、フォトダイオードＰＤの直上に重なるようにバックエンドプロセスを用いて、受動素子あるいは能動素子などの素子３９が配置されるので、画素のフォトダイオードＰＤの面積効率を向上することができる。フォトダイオードＰＤの面積効率の向上により高感度化されるので、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
＜３．第２実施の形態＞
［固体撮像装置の構成例］
図４〜図５に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第２実施の形態を示す。図５は前述の図３に対応するように、複数の画素が２次元アレイ状に配列された撮像領域の単位画素に相当する領域の要部の概略断面構造、図６はその概略平面図、すなわち概略平面レイアウトをそれぞれ示す。
先ず、図７を参照して本実施の形態における単位画素の等価回路の一例を説明する。本例に係る単位画素４１は、光電変換部となるフォトダイオードＰＤと、５つの画素トランジスタとから構成される。５つの画素トランジスタは、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、列選択トランジスタＴｒ４及び容量選択トランジスタＴｒ５から構成される。ここでは、これら画素トランジスタＴｒ１〜Ｔｒ５として、例えばｎチャネルのＭＯＳトランジスタが用いてられる。
フォトダイオードＰＤは、転送トランジスタＴｒ１に接続される。転送トランジスタＴｒ１は、フローティングディフージョン部ＦＤを介して容量選択トランジスタＴｒ５に接続される。フォトダイオードＰＤで光電変換され、ここに蓄積された信号電荷（ここでは、電子）は、転送トランジスタＴｒ１のゲートに転送パルスφＴが与えられることによってフローティングディフージョン部ＦＤに転送される。
容量選択トランジスタＴｒ５は、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び列選択トランジスタＴｒ４からなる直列回路に接続される。フローティングディフージョン部ＦＤは、増幅トランジスタＴｒ３のゲートに接続される。リセットトランジスタＴｒ２と増幅トランジスタＴｒ３のドレインすなわち共通のソース・ドレイン領域は、電源ＶＤＤが接続される。選択トランジスタのソースは垂直信号線９に接続される。さらに、容量選択トランジスタＴｒ５とリセットトランジスタＴｒ２との接続中点と電源ＶＤＤとの間に電荷蓄積用の容量素子４２が接続される。容量選択トランジスタＴｒ５の容量選択ゲートには容量選択パルスφＳが印加され、リセットトランジスタＴｒ２のリセットゲートにはリセットパルスφＲが印加され、列選択トランジスタＴｒ４の列選択ゲートには列選択パルスφＸが印加される。
ここでは、容量選択トランジスタＴｒ５のソース（転送トランジスタＴｒ１のドレイン）がフローティングディフージョン部ＦＤとして構成される。フォトダイオードＰＤからフローティングディフージョン部ＦＤへの信号電荷の転送に先立って、リセットゲート及び容量選択ゲートにそれぞれリセットパルスφＲ及び容量選択パルスφＳが与えられる。これによって、フローティングディフージョン部ＦＤの電位及び電荷蓄積用の容量素子４２の容量がリセットされる。列選択トランジスタＴｒ４のゲートに列選択パルスφＸが与えられることによってオン状態となり、画素が選択される。
強い光を受光したとき、フォトダイオードＰＤから溢れた電荷は、転送トランジスタＴｒ１及び容量選択トランジスタＴｒ５のチャネル下のポテンシャルバリアを越えてフローティングディフージョン部ＦＤと容量素子４２に蓄積される。この時飽和していない光電子はフォトダイオードＰＤに蓄積されたままである。蓄積終了後，容量選択トランジスタＴｒ５がオフになり，フローティングディフージョン部ＦＤと容量素子４２に蓄積された信号電荷が分割される。この時にフローティングディフージョン部ＦＤのトランジスタのばらつきに起因するノイズを含んだ信号電荷を読み出す。次に転送トランジスタＴｒ１をオンすることでフォトダイオードＰＤに蓄積された信号電荷をフローティングディフージョン部ＦＤに転送する。転送終了後，転送トランジスタＴｒ１をオフにし，フローティングディフージョン部ＦＤの信号を読み出す。この信号は上記のノイズと信号を足し合わせたものとなる。次に転送トランジスタＴｒ１及び容量選択トランジスタＴｒ５をオンにし，全ての電荷をフローティングディフージョン部ＦＤと容量素子４２に集めその信号を読み出す。このように複数回読み出された信号電荷は増幅トランジスタＴｒ３を通じて電荷電圧変換され、列選択トランジスタＴｒ４を介して垂直信号線９に画素信号として出力されることになる。
なお、単位画素の等価回路は上例に限らず、他の等価回路を採用することもできる。
第２実施の形態に係る固体撮像装置４４は、前述と同様に、第１導電型のシリコン半導体基板２２に第２導電型の半導体ウェル領域２３が形成され、この半導体ウェル領域２３に基板表面から深さ方向に光電変換部となるフォトダイオードＰＤが形成される。本例では第１導電型をｎ型とし、第２導電型をｐ型とする。フォトダイオードＰＤは、ｎ型半導体領域２４と基板表面側の暗電流抑制を兼ねるｐ型半導体領域２５を有して構成される。ｐ型半導体ウェル領域２３の表面側に複数の画素トランジスタが形成される。本例では、複数の画素トランジスタが、図６の等価回路で示すように、転送トランジスタＴｒ１，リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４の４トランジスタで構成される。
これらフォトダイオードＰＤ、複数の画素トランジスタＴｒ１〜Ｔｒ４は、半導体基板２２内に、いわゆるフロントエンドプロセスを用いて形成される。
一方、半導体基板２２の表面上に、層間絶縁膜３６を介して複数層の配線３７を形成した多層配線層３８が形成される。本例では、２層の配線３７が形成される。この多層配線層３８は、いわゆるバックエンドプロセスを用いて形成される。
そして、本実施の形態では、基板表面側に在ってフォトダイオードＰＤ上に重なる受動素子となる容量素子４２が形成される。この容量素子４２は、フォトダイオードＰＤから漏れた電荷を蓄積するための電荷蓄積用の容量素子である。この容量素子４２は、多層配線層３８の層間絶縁膜３６及び配線３７を利用して同時に形成される。配線３７は、例えばＣｕ、Ａｌ、Ｗ等の金属配線で形成することができる。本例の配線３７は、Ｃｕ配線３７Ａとその上下面に形成したバリアメタル３７Ｂとで形成される。バリアメタル３７ＢはＣｕの拡散を防止すると共に、光を透過させないメタルで形成される。容量素子４２は、第１層の配線３７と層間絶縁膜３６と第２層の配線３７とにより形成される。配線３７が３層以上有する場合には、フォトダイオードＰＤに近い２層の配線３７及びその間の層間絶縁膜３６を用いて容量素子４２を形成することが、フォトダイオードＰＤから漏れた電荷を容量素子４２までの転送を容易にする点で、望ましい。
層間絶縁膜３６は、シリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）などの他に、ハフニウムやタンタルなどを含む所謂高誘電体膜を用いることができる。特に、容量素子４２を形成する部分の層間絶縁膜３６を高誘電体膜で形成し、その他の層間絶縁膜３６を低誘電率のシリコン酸化膜、シリコン酸窒化膜などで形成することができる。容量素子４２としては、高誘電体膜を用いることにより、単位面積当たりの容量を増やすことができる。
バックエンドプロセスが完了した後、図示しないが、層間絶縁膜３６上に例えばシリコン基板などによる支持基板が接合され、半導体基板２２が裏面から研磨されて薄膜化される。フォトダイオードＰＤの近傍まで薄膜化された基板裏面が受光面３５として形成される。フォトダイオードＰＤの受光面３５に臨む界面には、暗電流抑制用のｐ型半導体領域が形成される。受光面３５側には、カラーフィルタ、オンチップレンズが形成されて、本実施の形態の裏面照射型の固体撮像装置が完成される。
その他の構成は、前述の第１実施の形態で説明したと同様であるので、図５、図６において、図３、図４と対応する部分には同一符号を付して、重複説明を省略する。
第２実施の形態に係る固体撮像装置４４によれば、単位画素４１を構成する電荷蓄積用の容量素子４２を、フォトダイオードＰＤの直上に多層配線層３８を利用して配置するので、画素のフォトダイオードＰＤの面積効率を向上することができる。フォトダイオードＰＤ上に金属配線を用いて容量素子４２を形成するので、図５の破線で示すように、裏面から照射されフォトダイオードＰＤを透過した光Ｌが容量素子４２の電極（金属の配線３７）で反射され、再びフォトダイオードＰＤに入射される。これによって、光の利用効率を向上することができる。フォトダイオードＰＤの面積効率の向上により高感度化されるので、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
本実施の形態によれば、容量素子４２のレイアウト面積を増やすことなく、容量値は電極となる配線３７のサイズと層間絶縁膜３６の膜厚で自由に設定することができる。層間絶縁膜３６による容量素子４２の誘電体膜を、高誘電体膜で形成するときは、谷面積当りの容量値を増やすことができる。このような電荷蓄積用の容量素子４２を有することにより、飽和信号量を大きくとることができ、ダイナミックレンジを拡大した固体撮像装置を提供することができる。
なお、容量素子４２を構成する２層の配線３７としては、両者共に金属配線とする組み合わせ、一方が金属配線で他方がポリシリコン配線とする組み合わせ、両者共にポリシリコン配線とする組み合わせで構成することができる。
＜４．第３実施の形態＞
［固体撮像装置の構成例］
図８に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第３実施の形態を示す。図８は、複数の画素が２次元アレイ状に配列された撮像領域の単位画素に相当する領域の概略平面図、すなわち概略平面レイアウトを示す。
第３実施の形態に係る固体撮像装置４６は、フォトダイオードＰＤ上に、これに重なるように所謂櫛歯型電極を有する容量素子４２を配置して構成される。すなわち、多層配線層３８における同層、例えば第１層の配線３７を利用して、容量素子４２の一対の相対向する櫛歯状電極４７Ａ及び４７Ｂを形成し、この櫛歯電極４７Ａ及び４７Ｂと、その間の層間絶縁膜３６（図示せず）とにより、容量素子４２を構成する。その他の構成は、第１実施の形態で説明したと同様であるので、図８において、図４と対応する部分には同一符号を付して、重複説明を省略する。
第３実施の形態に係る固体撮像装置４６によれば、フォトダイオードＰＤの直上に同一層の配線３７を利用して形成した櫛歯状電極４７Ａ及び４７Ｂを有する櫛歯型の容量素子４２が配置される。これにより、第２実施の形態で説明したと同様に、フォトダイオードＰＤの面積効率の向上により高感度化されるので、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。また、電荷蓄積用の容量素子４２を有することにより、飽和信号量を大きくとることができ、ダイナミックレンジを拡大した固体撮像装置を提供することができる。
＜５．第４実施の形態＞
［固体撮像装置の構成例］
図９に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第４実施の形態を示す。図９は、本実施の形態に係る固体撮像装置の模式的な等価回路を示す。第４実施の形態に係る固体撮像装置４８は、図９に示すように、フォトダイオードＰＤと複数の画素トランジスタを有する画素２が２次元アレイ状に配列されて成る。複数の画素トランジスタは、前述と同様に、転送トランジスタ及びリセットトランジスタを含めて代表して示した増幅トランジスタ５２と選択トランジスタとなるスイッチング素子５３を有した４トランジスタで構成される。本例では、２次元アレイ状に配列された画素２の出力を列毎に読み出し、Ａ／Ｄ変換器５４でデジタル信号として出力している。なお、各画素２は、垂直駆動回路４からの駆動信号により、水平ライン毎に駆動され、垂直信号線９を通して出力される。Ａ／Ｄ変換器５４からの画素信号は、水平駆動回路６からの信号によりスイチング素子５５がオンして、水平信号線１０を通じて出力される。
そして、本実施の形態では、Ａ／Ｄ変換器５４に含まれる容量素子を、前述の図５、図８で示すような配線３７と層間絶縁膜３６を用いた容量素子で形成し、この容量素子をフォトダイオードＰＤ上に配置して構成される。その他の構成は、前述したと同様であるので、重複説明を省略する。
第４実施の形態に係る固体撮像装置４８によれば、Ａ／Ｄ変換器５４に含む容量素子をフォトダイオードＰＤ上に配置することにより、いわば周辺回路の占有面積が減る分、フォトダイオードＰＤの面積効率を向上することができる。また、Ａ／Ｄ変換器を別の半導体チップに形成するときは、固体撮像装置４８を有する半導体チップのサイズをより小さくすることができる。従って、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
第４実施の形態では、Ａ／Ｄ変換器に含まれる容量素子を、フォトダイオードＰＤの直上に配置した例を示した。その他、例えば信号処理回路を構成する相関二重サンプリング回路（ＣＤＳ）に含まれる容量素子をフォトダイオードＰＤの直上に配置した構成とすることもできる。この構成においても、第４実施の形態で説明したと同様の効果を奏する。
［第４実施の形態の変形例］
本変形例に係る固体撮像装置は、図示しないが、Ａ／Ｄ変換器を画素毎に設け、各Ａ／Ｄ変換器の容量素子が、対応するＡ／Ｄ変換器の領域上に層間絶縁膜３６及び配線３７を利用して配置される。一方、図５、図８に示すような層間絶縁膜３６及び配線３７を利用して形成した電荷蓄積用の容量素子４２が、各フォトダイオードＰＤ上に配置される。その他の構成は、前述と同様であるので、重複説明を省略する。
本変形例に係る固体撮像装置によれば、画素毎のＡ／Ｄ変換器の容量素子がＡ／Ｄ変換器の領域上に夫々配置されるので、フォトダイオードＰＤの面積効率を向上し、感度特性を向上することができる。よって、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
＜６．第５実施の形態＞
［固体撮像装置の構成例］
本発明に係る第５実施の形態の固体撮像装置、すなわち裏面照射型の固体撮像装置は、図示しないが、各画素のフォトダイオードＰＤ上に、グローバルシャッタ動作に必須である電荷を保持するための容量素子を配置して構成される。グローバルシャッタ動作する固体撮像装置では、電荷蓄積期間の途中で、全ての画素のフォトダイオードＰＤに蓄積された電荷を同時に排出して、残りの電荷蓄積期間に蓄積された電荷を保持する素子が必須となる。本実施の形態では、この電荷保持用の素子として図５、図８で示す容量素子で構成する。この容量素子は、フォトダイオードＰＤとフローティングディフージョン部ＦＤの間に接続され、メモリとして作用する。その他の構成は、前述と同様であるので、重複説明を省略する。
第５実施の形態に係る固体撮像装置によれば、グローバルシャッタ動作が可能になると共に、フォトダイオードＰＤの面積効率を向上することができる。従って、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
＜７．第６実施の形態＞
［固体撮像装置の構成例］
図１０に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第６実施の形態を示す。図１０は、複数の画素が２次元アレイ状に配列された撮像領域の単位画素に相当する領域の要部の概略平面図、すなわち概略平面レイアウトを示す。
第６実施の形態に係る固体撮像装置５７は、フォトダイオードＰＤ上に、これに重なるように受動素子となるインダクタンス素子５８及び／又は抵抗素子５９を配置して構成される。インダクタンス素子５８、抵抗素子５９は、前述の配線３７、例えば同層の配線３７により形成される。インダクタンス素子５８、抵抗素子５９は、例えば、フォトダイオードＰＤの出力を読み出す回路で使用することができる。インダクタンス素子５８、抵抗素子５９は、周辺回路あるいは画素内のインダクタンス素子、抵抗素子とすることができる。その他の構成は、第１実施の形態で説明したと同様であるので、図１０において、図４と対応する部分には同一符号を付して、重複説明を省略する。なお、上記インダクタンス素子５８としては、インダクタンス特性を上げるために、銅配線の周りをＮｉＦｅ等の磁性体で囲んだミネートインダクタンス素子を用いることもできる。配線３７で受動素子となる各種素子を形成するので、通常半導体装置では用いないような磁性膜ＡＦｅｘＯｙ（Ａは、Ｍｎ、Ｃｏ、Ｎｉ、Ｃｕ，Ｚｎ、ｂａ、Ｓｒ、Ｐｂ、Ｙなど）を上記インダクタンス素子５８に使うこともできる。
第６実施の形態に係る固体撮像装置５７によれば、フォトダイオードＰＤの直上にフォトダイオードＰＤの出力を読み出す回路で使用するインダクタンス素子５８及び／又は抵抗素子５９が配置されるので、フォトダイオードＰＤの面積効率を向上し、感度特性を向上することができる。よって、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
＜８．第７実施の形態＞
［固体撮像装置の構成例］
図１１に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第６実施の形態を示す。図１１は、複数の画素が２次元アレイ状に配列された撮像領域の単位画素に相当する領域の要部の概略断面構造を示す。
第７実施の形態に係る固体撮像装置６１は、フォトダイオードＰＤ上に、これに重なるように能動素子であるトランジスタ６２を配置して構成される。このトランジスタ６２は、バックエンドプロセスで形成した薄膜トランジスタで形成することができる。この薄膜トランジスタ６２は、例えば多結晶シリコンあるいは非晶質シリコン等の半導体薄膜６３とゲート絶縁膜（例えばゲート酸化膜）６４と、ゲート電極６５を有し、半導体薄膜６３にソース領域及びドレイン領域を形成して構成される。ゲート電極６５は金属配線で形成してもよく、あるいはポリシリコンで形成することもできる。半導体薄膜６３は、シリコン以外に例えばＺｎＯ等の化合物半導体薄膜を用いることもできる。薄膜トランジスタ６２は、フォトダイオードＰＤの出力を読み出す回路で使用するトランジスタ、すなわち画素トランジスタとすることができる。画素トランジスタとした場合は、転送トランジスタＴｒ１を除く他のトランジスタの一部あるいは全部、例えば４トランジスタであればリセットトランジスタＴｒ２，増幅トランジスタ、選択トランジスタから選ばれたトランジスタとすることができる。
この薄膜トランジスタ６２の上方に層間絶縁膜を介して複数層の配線３７が形成される。その他の構成は、第１実施の形態で説明したと同様であるので、図１１において、図３と対応する部分には同一符号を付して、重複説明を省略する。
第７実施の形態に係る固体撮像装置６１によれば、フォトダイオードＰＤの直上に薄膜トランジスタ６２で形成した画素トランジスタの一部あるいは全部を配置することで、フォトダイオードＰＤの面積効率を向上し、感度特性を向上することができる。よって、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
＜９．第８実施の形態＞
［固体撮像装置の構成例］
図１２に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第８実施の形態を示す。図１２は、本実施の形態の固体撮像装置を模式的に示す概略構成図である。
第８実施の形態に係る固体撮像装置６７は、複数の画素が２次元アレイ状に配列された撮像領域を含む第１の半導体チップ６８と、少なくともロジック回路を含む第２の半導体チップ６９とが半田バンプなどにより接続されて３次元的に積層合体されて成る。第１の半導体チップ６８は、裏面照射型のＣＭＯＳ固体撮像素子を含む所謂センサチップである。第２の半導体チップ６９は、周辺回路を構成する例えばメモリＬＳＩ、ロジックＬＳＩ、Ａ／Ｄ変換器などを含む所謂ロジックチップである。
第１の半導体チップ６８は、撮像領域にフォトダイオードＰＤ及び複数の画素トランジスタからなる複数の画素が２次元アレイ状に配列される。基板表面側には層間絶縁膜３６を介して複数層の配線３７が形成される。受光面３５となる基板裏面側にカラーフィルタ７１及びオンチップレンズ７２が形成される。第２の半導体チップ６９は、半導体基板７２にメモリＬＳＩ７４、Ａ／Ｄ変換器７５、ロジックＬＳＩなどが形成される。第２の半導体チップ６９は、薄膜化された第１の半導体チップ６８の支持基板の役割を担っている。
本実施の形態では、受光面３５とは反対の基板表面に、フォトダイオードＰＤに重なるように、バックエンドプロセスの配線を用いて前述した能動素子あるいは受動素子となる回路素子７６が形成される。能動素子としては、前述と同様にトランジスタ、例えば画素トランジスタとすることができる。受動素子としては、前述と同様に容量素子、例えば電荷蓄積用の容量素子、あるいはＡ／Ｄ変化器、相関二重サンプリング回路などに含む容量素子とすることができる。また、受動素子としては、前述と同様にインダクタンス素子及び／又は抵抗素子とすることができる。
センサチップ及びロジックチップの積層構成では、ロジックＬＳＩから発生するノイズが固体撮像素子に影響を与える所謂ロストークや、ロジックＬＳＩ等に含まれるトランジスタでホットキャリアにより発生した光が固体撮像素子に入射してノイズとなる。
しかし、第８実施の形態に係る固体撮像素子６７によれば、受光面３５とは反対の基板表面側にフォトダイオードＰＤに重なるように能動素子あるいは受光素子による素子７６が形成される。この素子７６により、フォトダイオードＰＤへの第２の半導体チップ６９で発生する電気的ノイズ及び光学的ノイズ等の外乱ノイズを遮蔽することができる。このとき、能動素子、受動素子で用いる金属は、光の反射率の高いものとすることにより、上記遮蔽をより確実にする。表１に、それぞれの波長の光に対する金属の反射率を示す。
Figure 2011204797
表１に示すように、全ての波長の光に対して反射率が高いＡｇ、Ａｌ、Ｒｈなどが能動素子あるいは受動素子の材料として好適である。
第８実施の形態の固体撮像素子６７では、特に、受動素子を金属配線を利用して形成し、フォトダイオードＰＤに重なるように配置するときは、製造工程を増やすことなく、より確実に外乱ノイズを遮蔽することができる。また、フォトダイオードＰＤの面積効率を向上し、感度特性を向上することができる。よって、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を提供することができる。
＜１０．第９実施の形態＞
［固体撮像素子の製造方法例］
図１３Ａ〜Ｄに、本発明の第９実施の形態に係る固体撮像装置の製造方法を示す。先ず、図１３Ａに示すように、第１導電型、例えばｎ型のシリコン半導体基板２２に周知の不純物イオン注入法と熱拡散により第２導電型、例えばｐ型の半導体ウェル領域２３を形成し、素子分離領域４０を形成する。半導体基板２２はエピタキシャル成長層を含むものでもよい。
また半導体ウェル領域２３は異なる導電型のものを同一基板上に形成してもよい。すなわち、ｎ型半導体基板にｐ型半導体ウェル領域を形成し、このｐ型半導体ウェル領域中にｎ型半導体ウェル領域を形成することができる。あるいは、その逆のｐ型半導体基板にｎ型半導体ウェル領域を形成し、このｎ型半導体ウェル領域中にｐ型半導体ウェル領域を形成することができる。素子分離領域４０はシリコン熱酸化膜あるいは堆積したシリコン酸化膜を含むもの，あるいは不純物拡散層を利用したものでも良い。
次に，図１３Ｂに示すように、半導体ウェル領域２３にｎ型半導体領域２４とその表面のｐ型半導体領域２０を形成してフォトダイオードＰＤを形成する。また、フォトダイオードＰＤに隣接するように、半導体ウェル領域２３にフローティングディフージョン部ＦＤとなるｎ型半導体領域２５を含む画素トランジスタを構成する他のｎ型ソース・ドレイン領域を形成する。半導体領域２３、２４、２５等は、イオン注入法や熱拡散法などにより形成する。さらに画素トランジスタのゲート絶縁膜３０、ゲート電極３１を形成する。ゲート絶縁膜３０、ゲート電極３１は、化学的薄膜堆積法およびリソグラフィ技術、ドライエッチング技術などにより形成する。ゲート絶縁膜３０はシリコン酸化膜，及びこれに窒素を含むもの，さらにはハフニウム，タンタルなどを含む材料で形成してもよい。さらにゲート電極３１は、ポリシリコン，あるいはシリサイド，金属で形成してもよい。周辺回路形成領域では、ＣＭＯＳトランジスタを構成するｎ型ソース・ドレイン領域、ｐ型ソース・ドレイン領域、ゲート絶縁膜、ゲート電極を形成する。画素トランジスタを含むＭＯＳトランジスタのソース・ドレイン領域はゲート電極形成後に形成してもよい。
以上のように所謂フロントエンド工程を終えた後に、所謂バックエンド工程に入る。すなわち、図１３Ｃに示すように、層間絶縁膜３６を化学的気相堆積法により形成し、層間絶縁膜３６に、例えばｎ型半導体領域２５とのコンタクトを取るためのコンタクト孔８１をドライエッチングによって形成する。このコンタクト孔８１に例えばタングステンなどの金属からなる接続導体５０を埋め込む。この際，スパッタ法による金属薄膜堆積の後に化学的機械的研磨によって平坦化することで，層間絶縁膜３６に形成したコンタクト孔８１の中にのみ金属薄膜を残して接続導体５０を形成すことができる。
次に、層間絶縁膜を介して複数層の配線を形成してなる多層配線層を形成し、このとき、配線を利用してフォトダイオードＰＤ上に重なるように前述したような受動素子あるいは能動素子となる素子を形成する。受動素子としては、前述した容量素子、インダクタンス素子、抵抗素子などである。能動素子としては、前述した画素トランジスタである。
本例では、図１３Ｄに示すように、第１のバリアメタル３７Ｂ１、配線３７Ａ、第２のバリアメタル１３７Ｂ２からなる金属層をスパッタ法などで形成し，リソグラフィとドライエッチング法によりパターニングする。このパターニングにより、容量素子となる一方の電極８３を含む第１層の配線３７１を形成する。
次に、図１３Ｅに示すように、同様の工程により、層間絶縁膜３６、この層間絶縁膜３６上の容量素子となる他方の電極８４を含む第２層の配線３７２を形成する。第１層の配線による電極８３と、第２層の配線による電極８４と、その間の層間絶縁膜３６とにより受動素子である容量素子８８を形成する。容量素子８８はフォトダイオードＰＤ上に形成する。本例では、多層配線層８６として２層の配線３７１及び３７２の構成としたが、さらに３層以上の配線を配置した構造とすることもできる。容量素子８８としては、画素内の電荷蓄積用の容量素子、Ａ／Ｄ変換器の容量素子、あるいは相関二重サンプリング回路の容量素子等とすることができる。
これ以後は、図１４に示すように、多層配線層８６上に例えばシリコン基板等による支持基板９０を接合し、半導体基板２２の裏面側から化学機械研磨法等で研磨して薄膜化する。薄膜化した基板裏面に暗電流抑制用のｐ型半導体領域８９、さらに絶縁膜９３を介してカラーフィルタ９１、オンチップレンズ９２等を形成して目的の裏面照射型の固体撮像装置を得る。
なお、本実施例では第1層の配線３７１と第２層の配線３７２で容量素子８８を形成したが、それ以外の層の配線で形成することもできる。
第９実施の形態に係る固体撮像装置の製造方法によれば、基板表面側にフォトダイオードＰＤと重なるように容量素子８８形成することにより、フォトダイオードＰＤの面積効率が向上し、高感度化を図った裏面照射型の固体撮像装置を製造することができる。従って、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を製造することができる。
＜１１．第１０実施の形態＞
［固体撮像装置の製造方法例］
本発明の第１０実施の形態に係る固体撮像装置の製造方法は、図示しないが、第９実施の形態において、例えば第１層の配線３７１を利用して、受動素子であるインダクタンス素子及び／又は抵抗素子を形成する。その他の工程は、第９実施の形態と同様であるので重複説明を省略する。これにより、フォトダイオードＰＤ上にインダクタンス素子及び／又は抵抗素子は配置された目的の裏面照射型の固体撮像装置を得る。なお、第２層以降の配線を利用してインダクタンス素子及び／又は抵抗素子を形成することもできる。
第１０実施の形態に係る固体撮像装置の製造方法によれば、フォトダイオードＰＤ上に受動素子であるインダクタンス素子及び／又は抵抗素子を形成することにより、フォトダイオードＰＤの面積効率が向上し、高感度化を図った裏面照射型の固体撮像装置を製造することができる。従って、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を製造することができる。
＜１２．第１１実施の形態＞
［固体撮像装置の製造方法例］
図１５Ａ〜Ｃに、本発明の第１１実施の形態に係る固体撮像装置の製造方法を示す。本実施の形態は、フォトダイオードＰＤ上に能動素子、本例では薄膜トランジスタを配置した固体撮像装置の製造方法例である。本実施の形態では、前述の第９実施の形態と同様に図１３Ａ〜図１３Ｃの工程により、層間絶縁膜３６までを形成する。ここまでの工程の説明は重複するので省略する。
次に、図１５Ａに示すように、化学的気相堆積法やスパッタ法により，多結晶シリコン膜あるいはアモルファスシリコン膜等を堆積した後，リソグラフィ法とドライエッチング法によっては薄膜トランジスタの能動層である半導体薄膜６３を形成する。この半導体薄膜６３はフォトダイオードＰＤ上に形成する。
次に、図１５Ｂに示すように、半導体薄膜上にゲート絶縁膜６４を介してゲート電極６５を形成する。この際、多結晶シリコンあるいはアモルファスシリコンによる半導体薄膜６３は、必要な不純物をイオン注入法や熱拡散法などにより添加しトランジスタ動作を行えるようにしておく。このようにして、画素トランジスタとなる薄膜トランジスタ６２を形成する。
次に、図１５Ｃに示すように、層間絶縁膜３６を介して複数層の配線３７を配置した多層配線層８６を形成する。配線３７の構成は、図１３で説明したと同じようなバイメタルを有する構成とすることができる。
これ以後は、図１４で説明したと同様に、多層配線層８６上に例えばシリコン基板等による支持基板９０を接合し、半導体基板２２の裏面側から化学機械研磨法等で研磨して薄膜化する。薄膜化した基板裏面に暗電流抑制用のｐ型半導体領域８９、さらに絶縁膜を介してカラー７フィルタ９１、オンチップレンズ９２等を形成して、図１６に示す目的の裏面照射型の固体撮像装置を得る。
第１１実施の形態に係る固体撮像装置の製造方法によれば、基板表面側にフォトダイオードＰＤと重なる画素トランジスタ６２を形成することにより、フォトダイオードＰＤの面積効率が向上し、高感度化を図った裏面照射型の固体撮像装置を製造することができる。従って、画素の微細化、高集積化を可能にし、高品位の固体撮像装置を製造することができる。
上述の固体撮像装置の製造方法は、第１〜第８実施の形態の固体撮像装置の製造に適用できる。
上述の実施の形態に係るＣＭＯＳ固体撮像装置の画素は、１つのフォトダイオードと複数の画素トランジスタ、例えば４トランジスタ、３トランジスタからなる単位画素（非共有タイプ）を適用できる。あるいは複数のフォトダイオードに１つの画素トランジスタ部を共有させた共有画素（共有タイプ）を適用できる。
なお、上述の実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｎ型、第２導電型をｐ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域あるいは半導体領域の導電型を逆にし、ｐ型が第１導電型，ｎ型が第２導電型となる。
＜１３．第１２実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
図１７に、本発明に係る電子機器の一例としてカメラに適用した第１２実施の形態を示す。本実施の形態に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施も形態のカメラ１０１は、固体撮像装置１０２と、固体撮像装置１０２の受光センサ部に入射光を導く光学系１０３と、シャッタ装置１０４を有する。さらに、カメラ１０１は、固体撮像装置１０２を駆動する駆動回路１０５と、固体撮像装置１０２の出力信号を処理する信号処理回路１０６とを有する。
固体撮像装置１０２は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）１０３は、被写体からの像光（入射光）を固体撮像装置１０２の撮像面上に結像させる。これにより、固体撮像装置１０２内に、一定期間信号電荷が蓄積される。光学系１０３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置１０４は、固体撮像装置１３２への光照射期間及び遮光期間を制御する。駆動回路１０５は、固体撮像装置１３２の転送動作及びシャッタ装置１０４のシャッタ動作を制御する駆動信号を供給する。駆動回路１０５から供給される駆動信号（タイミング信号）により、固体撮像装置１０２の信号転送を行う。信号処理回路１０６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
第１２実施の形態に係るカメラなどの電子機器によれば、固体撮像装置１０２において、前記したようにフォトダイオードＰＤの面積効率を向上、外乱ノイズ低減を図ることができる。従って、高品質のカメラなどの電子機器を提供することができる。
２１、４６、４８，５７、６１、６７・・固体撮像装置、２２・・半導体基板、２３・・半導体ウェル領域、ＰＤ・・フォトダイオード、３６・・層間絶縁膜、３７・・配線、３８・・多層配線層、３９・・受動素子あるいは能動素子となる素子、Ｔｒ・・画素トランジスタ、９０・・支持基板、９１・・カラーフィルタ、９２・・オンチップレンズ、４２・・容量素子、５８・・インダクタンス素子、５９・・抵抗素子、６２・・薄膜トランジスタ、６８・・第１の半導体チップ、６９・・第２の半導体チップ、１０１・カメラ

Claims (15)

  1. 光電変換部と基板表面側に形成された画素トランジスタとからなり、基板裏面側を前記光電変換部の受光面とした複数の画素と、
    前記基板表面側に在って前記光電変換部上に重ねて配置された受動素子あるいは能動素子となる素子と
    を有する固体撮像装置。
  2. 前記受動素子は、前記基板表面側に配置された配線と層間絶縁膜を利用して形成された容量素子である
    請求項１記載の固体撮像装置。
  3. 前記容量素子は、前記光電変換部から転送された電荷を蓄積するための容量素子である
    請求項２記載の固体撮像装置。
  4. 前記容量素子は、アナログ／デジタル変換回路を構成する容量素子である
    請求項２記載の固体撮像装置。
  5. 前記受動素子は、インダクタンス素子または／及び抵抗素子である
    請求項１に記載の固体撮像装置。
  6. 前記能動素子は、トランジスタ素子である
    請求項１記載の固体撮像装置。
  7. 前記トランジスタ素子は、前記画素トランジスタである
    請求項６記載の固体撮像装置。
  8. 前記複数の画素が２次元アレイ状に配列された撮像領域を含む第１の半導体チップと、
    少なくともロジック回路を含む第２の半導体チップとを有し、
    前記第１及び第２の半導体チップが積層されている
    請求項１記載の固体撮像装置。
  9. 半導体基板に、光電変換部と基板表面側の画素トランジスタとからなり、基板裏面側を前記光電変換部の受光面とした複数の画素を形成する工程と、
    前記基板表面側に在って前記光電変換部上に重ねて配置された受動素子あるいは能動素子となる素子を形成する工程と
    を有する固体撮像装置の製造方法。
  10. 前記複数の画素を形成する工程の後に、基板表面上に層間絶縁膜を介して複数層の配線を形成し、前記配線と層間絶縁膜を利用して前記受動素子を形成する工程を有する
    請求項９記載の固体撮像装置の製造方法。
  11. 前記受動素子は、容量素子である
    請求項１０記載の固体撮像装置の製造方法。
  12. 前記受動素子は、インダクタンス素子または／及び抵抗素子である
    請求項１０記載の固体撮像装置の製造方法。
  13. 前記複数の画素を形成する工程の後に、基板表面上に能動素子を形成する工程と、層間絶縁膜を介して複数層の配線を形成する工程を有する
    請求項９記載の固体撮像装置の製造方法。
  14. 前記能動素子は、トランジスタ素子である
    請求項１３記載の固体撮像装置の製造方法。
  15. 固体撮像装置と、
    前記固体撮像装置のフォトダイオードに入射光を導く光学系と、
    前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
    前記固体撮像装置は、請求項１乃至８のいずれかに記載の固体撮像装置で構成される
    電子機器。
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