TWI415249B - 空乏模式之電荷捕捉快閃裝置 - Google Patents
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- TWI415249B TWI415249B TW098144279A TW98144279A TWI415249B TW I415249 B TWI415249 B TW I415249B TW 098144279 A TW098144279 A TW 098144279A TW 98144279 A TW98144279 A TW 98144279A TW I415249 B TWI415249 B TW I415249B
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- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 238000003860 storage Methods 0.000 claims abstract description 24
- 108091006146 Channels Proteins 0.000 claims description 110
- 230000005641 tunneling Effects 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 230000002829 reductive effect Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 2
- 238000009933 burial Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 25
- 230000000903 blocking effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 63
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 23
- 238000000034 method Methods 0.000 description 20
- 230000008569 process Effects 0.000 description 10
- 238000013500 data storage Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 8
- 230000002269 spontaneous effect Effects 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- SEOYNUHKXVGWFU-UHFFFAOYSA-N mu-oxidobis(oxidonitrogen) Chemical group O=NON=O SEOYNUHKXVGWFU-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 4
- YMWUJEATGCHHMB-UHFFFAOYSA-N Dichloromethane Chemical compound ClCCl YMWUJEATGCHHMB-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 229910000420 cerium oxide Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 150000002736 metal compounds Chemical class 0.000 description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 3
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 3
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 3
- 229910052684 Cerium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229940119177 germanium dioxide Drugs 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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Description
本發明係關於電荷捕捉記憶裝置，包含使用於一NAND快閃組態的電荷捕捉記憶裝置。
快閃記憶體為一種非揮發積體電路記憶體；傳統快閃記憶體係採用浮動閘極記憶胞。隨著記憶裝置之密度提升，浮動閘極記憶胞之間逾加靠近，儲存在相鄰浮動閘極中的電荷交互影響即造成問題，因此形成限制，使得採用浮動閘極之快閃記憶體密度無法提升。另一種快閃記憶體所使用之記憶胞稱為電荷捕捉記憶胞，其採用電荷捕捉層取代浮動閘極。電荷捕捉記憶胞係利用電荷捕捉材料，不會如浮動閘極造成個別記憶胞之間的相互影響，並且可以應用於高密度的快閃記憶體。
典型的電荷儲存記憶胞包含一場效電晶體(FET)結構，其中包含由通道所分隔之源極與汲極，以及藉由介電材料堆疊而與通道分離的閘極。其中該介電材料包含穿隧介電層、電荷儲存層、與阻障介電層。較早的傳統設計如SONOS裝置，其中源極、汲極與通道形成於矽基材(S)上，穿隧介電層則由氧化矽(O)之上，電荷儲存層由氮化矽形成(N)，阻障介電層由氧化矽(O)形成，而閘極則為多晶矽(S)。此種SONOS裝置可採行多種習知的偏壓技術，利用電子穿隧進行程式化，或者利用電洞穿隧、電子釋放來進行抹除。
電荷捕捉記憶胞的研究方向之一為NAND型的結構。舉例而言，相關研究有Shin e. al.,“A Highly Reliable SONOS-type NAND Flash Memory Cell with Al2
O3
or Top Oxide”IEDM,2003(MANOS)以及Shin et al.,“A Novel NAND-type MONOS Memory using 63nm Process Technology for a Multi-Gigabit Flash EEPROMs”,IEEE 2005.。
在NAND型結構中，記憶胞排成序列，所以讀取資料之電流可流經一系列之記憶胞。此穿越記憶胞之路徑限制電流之大小與速度，也同時影響完成讀取操作之效率。
本案之發明人曾參與電荷捕捉記憶體之研究，其係使用能帶加工(bandgap engineered)電荷捕捉技術，稱為BE-SONOS。BE-SONOS記憶胞之多種實施例可參見美國專利7,426,440B2(Lue)以及美國專利公開號2007/0029625(Lue et al.)。BE-SONOS之特色為可以在相對低電場之情況下阻止電荷穿隧，而可以在中高電場情況下致能非常有效率的穿隧。BE-SONOS具有耐用與穩定之特性。同時，以下兩篇文獻亦曾建議在鰭式場效電晶體(FinFET)非揮發記憶體中使用BE-SONOS技術：美國專利公開號2008/0087946(Hsu et al.)與美國專利公開號2008/0087942(Hsu et al.)
電荷捕捉裝置的常見問題之一，即是相較於浮動閘極NAND快閃而言，記憶區間通常向上朝向正的VT
偏移，並因為此種設計需要較高的通過閘極電壓，造成電路設計之困難。已有採用如高功函數閘極與其他技術來使得抹除狀態的記憶區間為負值，然而，此在較高臨界階級操作之傾向仍然會造成問題。
因此產生需求，希望提供一種可以提升NAND結構之效能，並且容易製作的介電電荷捕捉記憶胞。
本發明揭露一種積體電路記憶裝置，包含電荷捕捉記憶胞，其設置類似於finFET組態，並具有一摻雜之埋藏通道區域，可供空乏模式操作。因此，對n通道記憶胞而言，該埋藏通道具有n型之摻雜物，以為記憶胞建立一通常為「開啟」之狀態。位於該埋藏通道之上的電荷捕捉結構可儲存電荷，以誘發一個或多個高臨界電壓狀態，其具有正臨界電壓VT
，具有負臨界電壓VT
(例如通常為開啟)之低臨界狀態。該結構可利用「無接面」組態完成，其中該埋藏通道區域延伸作為跨越複數記憶胞之連續區域，而不會干擾具有較高摻雜濃度的源極/汲極區域。替代地，可採用源極/汲極區域區域。由於埋藏通道之設計，在傳統介電電荷捕捉記憶胞中，臨界電壓VT
向上偏移之狀態會被補償。因此，此處所揭露之記憶胞可適用於NAND結構之快閃記憶體。
此處揭露之基本記憶裝置包含為於基材上的複數半導體線，該些半導體線包含摻雜之埋藏通道區域，其可供空乏模式運作。一儲存結構位於該些半導體線之上，包含位於該鰭狀物之通道區域上的穿隧絕緣層、位於該穿隧絕緣層上的電荷儲存層、以及位於該電荷儲存層上的阻障絕緣層。複數字元線位於該儲存結構之上，並跨越半導體線之通道區域，其中複數個記憶胞位於該字元線與該半導體線之複數個交叉點上。在靠近之基材中，即類似finFET之實施例，基材包含一半導體主體以及複數半導體線，該些半導體線包含鰭狀物部分之末端***，並延伸至該半導體主體之外。利用與該埋藏通道區域導電性質相反之摻雜，該鰭狀物之***與基材隔絕。在另一實施例中，該些半導體線可藉由絕緣結構或其他方式與該基材隔絕。
此處揭露之記憶胞包含NAND記憶胞，其包含一半導體鰭狀物，自基材延伸，並具有一末端***，其中該鰭狀物包含沿著該末端***(位於其上和/或於該***之一側或雙側)之一埋藏通道區域。該埋藏通道摻雜n型摻雜物，可供空乏模式運作。複數記憶胞閘極(例如字元線之一部分)設置於該沿著鰭狀物末端***之埋藏通道區域上，該複數閘極包含第一記憶胞閘極以及最後記憶胞閘極。介電電荷捕捉位置係位於超過一個(例如16與32)的記憶胞閘極之下。電荷捕捉位置包含多層穿隧絕緣結構，一電荷儲存層設置於該穿隧絕緣結構之上，以及一阻障絕緣層設置於該電荷儲存層之上。一串選擇閘極設置於該鰭狀物之末端***之上，並與該第一記憶胞閘極具有間隔，亦在該鰭狀之末端***之上有一p型通道區域。
通道絕緣結構可為能帶加工之絕緣體，藉以供抹除模式之電洞穿隧之用。能帶加工之絕緣體之特性為包含複數材料之組合，以在靠近通道區域之表面處建立相對低的價帶能階，同時在該通道區域之該表面不到2nm之一第一距離處具有一增加之價帶能階，以及在該通道區域之該表面大於該第一距離之一第二距離處具有一降低之價帶能階。依據一種能帶加工絕緣體之實施例，材料之組合包含一厚度小於2nm之氧化矽底層、厚度小於2.5nm之氮化矽中層、以及厚度小於2.5nm之氧化矽頂層。
本發明之其他目的與優點將詳述於下列圖式、實施方式與申請專利範圍。
以下參照圖式第1圖至第7圖說明本發明之詳細實施方式。
第1圖為沿著半導體主體之鰭狀物所繪示的剖面示意圖，其中該半導體主體具有四個串列的記憶胞，其位於鰭狀物與字元線15、16、17、18之交叉點。該鰭狀物與基材10的最近邊緣耦合，在此實施例中基材為P型。鰭狀物的末端***具有埋藏通道(buried-channel)區域11。其摻雜可以供空乏模式操作。因此，n型通道記憶胞中，埋藏通道區域11具有n型之摻雜。典型之n型通道摻雜大約為5x1017
cm-3
至1x1018
cm-3
，而n型通道之深度大約為30nm。埋藏通道11藉由於鰭狀物頸部之更高摻雜的隔絕區域12而與p型基材10隔絕。複數條字元線15、16、17、18係為層間介電物20所覆蓋。字元線15、16、17、18較佳地由p+型多晶矽形成，或者其他具有相對高功函數之材料，以降低抹除飽和階層。資料儲存結構(例如19)形成於字元線15、16、17、18與埋藏通道區域11之間，因此記憶胞可形成於交叉點上。在此實施例中，資料儲存結構為ONONO結構，其中包含位於埋藏通道區域表面之多層穿隧絕緣層(ONO)，氮化矽電荷捕捉層、以及氧化矽阻障層。電荷儲存結構較佳實施例之更多細節可參照第6圖及稍後之說明。第一圖中，閘極之長度標示為L，其可對應於字元線之寬度，在較佳實施例中為極小之尺寸；代表性的閘極長度為30nm至100nm之間。雖然儲存結構(例如19)在圖中繪示為分別的堆疊，但在其他實施例中，儲存結構亦可為連續的覆蓋層。
第2圖為複數半導體主體之鰭狀物的剖面示意圖，其在本實施例中包含四個鰭狀物10-1、10-2、10-3與10-4。在所示範例中，鰭狀物亦稱為主體接觸(body-tied)，其最近邊緣係與下方基材10整合。鰭狀物的頸部區域12具有p+型之摻雜，藉此抑制寄生裝置形成於基材10上的鰭狀物之間。如圖所示，字元線15位於電荷儲存結構19之上。絕緣溝槽21、22、23分隔個別鰭狀物10-1、10-2、10-3與10-4。第二圖中，鰭狀物寬度標示為W，在較佳實施例中其寬度極小，大約在30nm至50nm之間。埋藏通道區域之厚度標示為tch，其大約為30nm。絕緣溝槽之厚度標示為t-STI，其大約為300nm。P型絕緣區域12之厚度大約為180nm數量级，其延伸至絕緣溝槽表面以外之厚度t2約為30nm，而其位於絕緣溝槽表面以下之厚度則以t3表示。採用n型摻雜物的埋藏通道區域中，代表性的摻雜濃度為1017
cm3
至1018
cm3
，而絕緣區域的代表性摻雜濃度則約為2x1018
cm3
。
在另一替代實施例中，可以利用一絕緣層將鰭狀物與基材隔絕，以形成與基材10分隔的半導體線。
第3圖提供NAND結構之快閃記憶陣列的電路佈局架構圖，其中包含前述之埋藏通道裝置。在此電路佈局中，垂直排列於第1圖中的半導體線10-1、10-2、10-3與10-4為第3圖中線段1a至1b的剖面圖。第2圖則為第3圖中線對2a至2b的剖面圖。
複數字元線WL1至WL32重疊於複數鰭狀物之上，其中字元線W32、W31與W30係編號為15、16、17，其對應於類似第1圖與第2圖之結構。記憶胞60形成於字元線W32與半導體線10-2的交叉點。第3圖繪示一串列選擇線SSL25與位於複數字元線WL1至WL32相對側的地線選擇線GSL26。在較佳實施例中，位於SSL25以及GSL26之下的通道區域為p型，因此在鰭狀物與SSL25、GSL26之交叉點(例如圖示元件61、62)的電晶體係以增強模式運作，其具有正的臨界電壓VT
。半導體線藉由介層孔(未顯示)與上方(或下方)的位元線與地線分別耦合於SSL25與GSL26相對側。
在製作過程中，額外的遮罩(包括區域30、31)可用於分隔SSL與GSL線之下的通道區域與記憶胞中建立埋藏通道區域的n型摻雜，同時可允許閘極氧化物之形成，其結構(異於資料儲存結構19)，例如可為單層氧化矽或其他閘極絕緣物。亦可能在SSL與GSL電晶體中使用閘極氧化物，其結構與他種實施例中的資料儲存結構相同。在SSL/GSL電晶體中使用p型摻雜可為串列選擇電晶體維持相對高的臨界電壓VT
。
第4圖為另一實施例之半導體線剖面圖，其利用源極/汲極摻雜，在閘極40、41、42之間的埋藏通道區域37形成接面44、45，以加強半導體線的導電性。如第1圖所示實施例，具有本體接觸的鰭狀物包含頸部區域36，該頸部區域36具有p+型摻雜以分隔該埋藏通道區域37與下方的基材35。然而，如第1圖所述之無接面結構，某些實施例中無須使用該植入，因為該埋藏通道區域之導電性已經足供NAND記憶胞之高效能操作。
具有本體接觸的鰭狀物場效電晶體(body-tied finFET)結構，可依據美國專利公開號2008/0087942來製作，其名稱為「Vertical Channel Memory and Manufacturing Method Thereof and Operating Method Using the Same」，本文提供為參考。依據一種製程實施例，可先提供一基材，然後將一第一氮化矽層形成於氮化矽之上。該基材之設置，係為p型基材配合n型通道裝置，而n型基材配合p型通道裝置。在另一實施例中，可在基材與第一氮化矽層之間形成一氧化矽墊層。利用微影製程形成圖案於第一氮化矽層之上，舉例而言，可在基材上定義氮化矽之線條，而這些線條係相對於鰭狀物之遮罩。較佳實施例中，這些氮化矽線條係利用非等向蝕刻之方式或其他方式修整，以形成更多窄線條。稍後，以氮化矽線條為蝕刻幕罩，將基材蝕刻以形成複數鰭狀物，其在末端***部分具有氧化物墊之線條與氮化矽。將氮化矽填充沈積於***部分之間，填充鰭狀物之間一部份的溝槽，但不要完全填滿。此時可採用沈積與回蝕刻之製程。同時，氧化物墊與氮化矽之線條由鰭狀物之末端***部分移除。在另一實施例中，可保留鰭狀物之末端***部分的氧化物墊，為接近末端***部分之鰭狀物的側壁定義為通道區域。在下一步驟中，資料儲存結構係由沈積一系列的覆蓋層所形成，其包含氧化矽、氮化矽、ONONO氧化矽，並覆蓋複數鰭狀物。字元線材料層(例如多晶矽)形成於ONONO覆蓋層之上，接著蝕刻該字元線層以定義字元線，該字元線跨越複數鰭狀物，並由此在交叉點上建立複數記憶胞。
為造成更明顯的摻雜特性，可藉由形成ONONO覆蓋層之前的植入步驟，或者在沈積氧化物墊與第一氮化矽層形成以前另外在矽磊晶、薄膜成長製程中採用臨場摻雜，即可以延著鰭狀物末端***部分的淡摻雜結構形成n型埋藏通道區域。在另一實施例中，可先形成ONONO覆蓋層，再進行摻雜。在形成ONONO覆蓋層後進行植入，通道摻雜物所使用的熱預算較低，同時亦具有較佳之摻雜特性。
第5圖為兩個NAND串列之示意圖，其製作方法如下。第一串列藉由SSL線所控制的SSL電晶體75耦合至位元線BL-1。記憶胞76-1至76-N係以串聯方式耦合，其為對應之字元線WL1至WLN所控制。地線選擇電晶體77將記憶胞76-1至76-N的埋藏通道區域耦合至源極線SL。記憶胞86-1至86-N形成第二串列，其藉由SSL電晶體85與位元線BL-2耦合。地線選擇電晶體87將第二NAND串列與源極線SL耦合。
NAND快閃記憶體之運作係藉由「全部讀取」串聯之裝置串列，例如裝置75、76-1至76-N、77，以讀取由記憶胞76-1至76-N中選定的一記憶胞。使用本發明之埋藏通道，即可讓埋藏通道發揮埋藏位元線之功能，以延著串列將電壓分派到各記憶胞，同時降低通過閘極的電壓(例如低於5V)。由此，程式化與讀取干擾之特性均可提升。此外，在某些實例中，無須採用如第4圖所示之額外源極/汲極接面。
程式化偏壓安排如圖所示，可產生並施加於如第6圖所示之積體電路結構。該程式化偏壓無須利用到複雜的自發程式化禁止方法。自發為量子井與接合點摻雜的複雜方程式，並受到接合點漏電流之嚴重影響。設計裝置時，要藉由調整量子井與接合點之特徵，來達成記憶胞效能與自發表現之間的平衡，具有相當之難度。因此，非如先前技術中所述的自發技術(其必須採用深空乏以利自發)，在埋藏通道裝置中可以輕易地提升位元線電位，因為其中所有的n型通道均共同連結。因此，為程式化記憶胞，例如記憶胞76-7，程式化電壓係加諸於字元線WL7，例如約為16V至20V之正向偏壓，施加時間約為200μs。位元線BL-1為地線。被動電壓VPASS係施加於串列上其他所有的字元線以及SSL線，其電壓約為5V至9V。GSL線為接地電位，其源極線係保持浮動。半導體主體p型井(p-well)亦為接地。同時，位元線BL-2耦合至一抑制電壓，例如約6V直接耦合至記憶胞86-1至86-N的抑制電壓。接受字元線WL7之程式化電壓的記憶胞86-7係承受最大的程式化干擾。目前發現，甚至在程式化干擾結束之後，該記憶胞仍然會維持0V以下的臨界電壓，保存記憶胞所需的讀取空間。藉由此處所揭露之埋藏通道技術，通過電壓可以降低，而串列之導電性可提高，藉此使得裝置可以具有較低的操作電壓。
一抹除偏壓施加於上述結構，其包括一穿越記憶胞之字元線與半導體主體的負向偏壓，其約為-14V至-18V，施加偏壓之時間約為10ms。
欲讀取選定之記憶胞，係施加相對低的通過電壓(如低於5V)於未選定之字元線、SSL與GSL。讀取偏壓施加於選定之字元線，其是於記憶胞臨界狀態之間。
第6圖為使用能帶加工介電穿隧層之埋藏通道、空乏模式電荷捕捉記憶胞的簡化示意圖。該記憶胞包含一通道90，其包含淡摻雜之n型材料(數量級為5E17cm-3
)或未摻雜之材料，位於相對濃摻雜之p型井中以阻障一p型半導體主體中(數量級為1E17cm-3
)之寄生漏電路徑，以及源極91及汲極92區域，亦為n型或未摻雜而臨接至該通道。
本實施例中之閘極98包含P+多晶矽，亦可採用N+多晶矽。其他實施例之閘極98可利用金屬、金屬化合物、金屬組合物、或金屬與金屬化合物之組合，例如白金、氮化鉭、金屬矽化物、鋁或其他金屬或金屬化合物閘極材料。在某些應用中，較佳實施例係採用功函數高於4.5eV之材料。美國專利6,912,163號提供了多種高功函數材料，其可適用於此處說明之閘極終端。這些材料通常利用濺鍍或者物理氣相沈積技術進行沈積，同時可以利用反應離子蝕刻來圖案化。
如第6圖所述之實施例，介電穿隧層包含一複合材料，包括二氧化矽構成的第一層93，亦稱為電洞穿隧層，其位於通道90之表面90a之上，舉例而言係利用臨場蒸鍍生成(ISSG)以及選擇性的氮化，該氮化係利用後沈積NO退火或者在沈積時加入NO環境。該二氧化矽第一層93之厚度係低於20埃，較佳實施例中係小於13埃。
氮化矽構成之薄層94，亦稱為能帶補償層，係位於氧化矽構成的第一層93之上，其利用諸如低壓化學氣相沈積LPCVD形成，舉例而言係利用二氯矽烷(DCS)與NH3
前驅物在680℃之環境。在另一種製程實施例中，能帶補償層包含氮氧化矽，其利用類似製程與N2
O前驅物。氮化矽薄層94之厚度係低於30埃，較佳實施例中係低於20埃。
二氧化矽所組成之第二層95，亦稱為絕緣層，係位於氮化矽層94之上，其係利用諸如LPCVD高溫氧化物HTO沈積所形成。二氧化矽之第二層95的厚度低於約30埃，較佳實施例中係低於25埃。
本實施例中的電荷捕捉層96包含氮化矽，其厚度大於50埃，在此實施例中約為70埃，並利用諸如LPCVD之方法形成。亦可採用其他電荷捕捉材料以及結構，舉例而言可為氮氧化矽(Six
Oy
Nz
)、富矽氮化物、富矽氧化物、包含埋藏之奈米粒子之捕捉層等。美國專利申請號2006/02614041A1揭露了多種電荷捕捉層之材料，其名為「Novel Low Power Non-Volatile Memory and Gate Stack」，發明人為Bhattacharyya，公開日為2006年11月23日。
本實施例中的阻障介電層97包含二氧化矽，其係利用熱氧化製程、CVD製程，或採用上述兩種製程。在此實施例中，厚度約為70埃。亦可採用另一種複合阻障層，其包含高介電係數與中介電係數阻障層。
在本實施例中，第一層93可為1.3nm之二氧化矽，能帶補償層94可為2nm之氮化矽，絕緣層95可為2.5nm之二氧化矽，電荷捕捉層96可為8nm之氮化矽，而阻障介電層97可為7nm的氧化矽。閘極材料可為p+多晶矽(功函數約為5.1eV)。如此之多層結構中，穿隧絕緣層與通道區域之表面接觸，其包含一材料之組合，以建立U型反轉之價帶特性，其在靠近通道區域之表面包含相對低的價帶能階(二氧化矽)，同時與通道區域表面之低於2nm之第一距離(例如為1.3nm)增加價帶能階(氮化矽)，而在與通道表面之第二距離(例如為3.3nm)降低價帶能階(氧化矽)，該第二距離大於該第一距離。其他實施例不一定有清楚界定之各層邊界，但仍然製造U型反轉之價帶特性。
第7圖為具有埋藏通道陣列之積體電路簡化示意圖，其中具有本發明所揭露之電荷捕捉記憶胞，例如空乏模式之FinFET BE-SONOS NAND快閃記憶體。積體電路1650包含記憶陣列1600，其使用本發明所述之非揮發記憶胞，該記憶胞位於半導體基材之上。列解碼器1601耦合至複數之字元線1602，其係沿記憶陣列1600之橫列設置。此處所述之記憶胞可配置為NAND陣列，在其他實施例中亦可配置為NOR陣列、SOI AND陣列、或其他陣列結構。行解碼器1603耦合至複數之位元線1604，其係沿著記憶陣列1600之縱行排列。位址可由匯流排1605提供至行解碼器1603與列解碼器1601。方塊1606中的感應放大器與資料輸入結構經由資料匯流排1607耦合至行解碼器1603。資料藉由資料輸入線1611，由輸入/輸出埠傳遞到積體電路1650，或者由其他內部或外部資料源到達積體電路1650，至方塊1606中的資料輸入結構。資料亦經由資料輸出線1615，由感應放大器1606至積體電路1650上的輸入/輸出埠，或其他積體電路內部或外部的資料終點。偏壓調整狀態機構1609控制偏壓調整之電壓1608。例如抹除驗證與程式化驗證電壓，以及供程式化、抹除、讀取記憶胞之偏壓調整。偏壓調整狀態機構可施加偏壓，以利用+FN穿隧進行程式化，其包含位於閘極與通道之間的正電壓，或者位於閘極與源極與汲極之一(或兩者)的終端之間的正電壓，其足以誘發電子穿隧通過穿隧介電結構，進入電荷捕捉結構。同時，該偏壓調整狀態機構可施加偏壓調整，以利用-FN穿隧進行抹除，其包含位於閘極與通道之間的負電壓，或者位於閘極與源極與汲極之一(或兩者)的終端之間的負電壓，其足以誘發電洞穿隧通過穿隧介電結構，進入電荷捕捉結構。
該陣列與其他模組在積體電路之上組合，例如處理器、記憶陣列、可程式化邏輯器、專屬邏輯器等。
一具有埋藏通道、空乏模式的finFET BE-SONOS裝置已如前述。相對於傳統快閃記憶體之增強模式裝置，具有n通道埋藏通道的裝置具有n型頂部表面。因此，起始臨界電壓VT
被降低，其在「通常開啟」之模式下運作，同時將降低了抹除與程式化狀態的臨界分佈。採用類似finFET之結構，可加強閘極控制能力，同時提供較佳之尺寸效應。此外，由於通道以整體反轉模式運作，而非如以傳統增強模式採取表面反轉，因此該埋藏通道裝置提供較佳之讀取電流與整體傳導特性。此外，整體反轉對於finFET末端之角落邊緣較不敏感，所以可以獲得較佳之一致性與較小的程式化與讀取障礙。此處所揭露之空乏模式裝置可適用於無接面之實施例，其可應用於更小之尺寸，而同時因為通道已經是n型，無須在字元線之間採用額外之n+型植入。
在NAND快閃記憶裝置中，裝置通常被抹除至負電壓VT
，而被程式化為正電壓VT
。新空乏模式(通常開啟)之埋藏通道、無接面之n通道快閃記憶裝置揭露於此。埋藏通道NAND快閃將程式化與抹除P/E VT
範圍下降到傳統表面通道裝置之範圍以下，同時更適於NAND快閃記憶裝置設計。由於啟始VT
較低，故裝置可以呈現較快的抹除速度，同時較可避免讀取干擾。此外，埋藏通道裝置大幅增進了裝置的循環承受力，因為埋藏通道對於程式化/抹除之介面狀態(Dit)產生較不敏感。一淡摻雜之淺n型通道同時可作為埋藏之位元線，以及無接面結構之源極/汲極。利用類似finFET之結構，即可克服短通道效應。埋藏通道NAND快閃記憶體利用直接提升位元線電位之方法，利用簡單程式化禁止，而無須如傳統自發方法所需，誘發深空乏。
BE-SONOS型態之電荷捕捉結構為一種較佳實施例(例如，如第6圖之相關說明所示)，因其提供快速抹除之下一代電荷捕捉裝置，同時結合類似finFET之結構，達成完美的短通道控制特性。以下描述埋藏通道裝置之部分優勢特徵，包含：
(1)較快的抹除速度至VT
<0V，同時對稱的VT
分佈區間：由於更低的啟始電壓VT
，自然更容易將裝置抹除至VT
<0V。此特性在電荷捕捉裝置中特別有用，因為此種裝置的抹除速度通常低於浮動閘極裝置。VT
之分佈較低且在埋藏通道裝置中更為對稱，此等特性有利於NAND快閃記憶體之設計。
(2)較大的分佈邊界：由於較低之啟始VT
，程式化與抹除干擾(在同樣的底層氧化區域與應力時間)更能控制在VT
<0V之下，以供較大的無干擾區間所用。此外，低閘極通過電壓(<5V)亦為讀取所必須。
(3)無接面NAND之理想設計：n型埋藏通道可以作為「埋藏位元線」，其將所有裝置連接在一起。因此，無須在WL之間製作額外的接面。
(4)無須複雜的自發程式化禁止方法：自發係利用井與接面摻雜所達成之複雜功能。可參照Suh,et al.,VLSI Symposia,pp.86-87,2006。同時，其亦受到接面漏電流之大幅影響。因此，要在記憶胞效能與為了自發而進行的井/接面特性調整之間取得平衡，係為相當困難之選擇。非如必須引入深空乏以造成自發之傳統表面通道裝置，在埋藏通道裝置中，非常輕易地即可提高字元線電位(其中所有n型區域均連接在一起)。
(5)延展元件循環承受力：埋藏通道裝置之循環承受力大幅提高。此係因為反轉通道與表面距離分隔，因此對於循環應力之後產生之表面狀態(Dit)較不敏感。因此，VT
在P/E環應之後增加之情況就被抑制。
相對於典型之表面通道裝置，埋藏通道裝置的程式化/抹除(P/E)區間基本上係平行地往較低的VT
位移。較低的啟始VT
同時也讓抹除速度增加。同時，P/E之VT
分佈非常對稱，而該低抹除之VT
分佈為NAND flash提供較廣之無干擾區間。此外，此處所述之埋藏通道裝置可利用多階記憶胞(MLC)來完成，因此各裝置可儲存二位元或以上之資料，如此抹除狀態具有負VT
分佈，而該三個或以上的程式化狀態則有正的VT
分佈。
在FinFET結構中，埋藏通道裝置顯示了較表面通道裝置更加的元件承受力。
埋藏通道裝置將高反轉電子密度延伸進入通道中，而表面通道僅具有表面反轉。埋藏通道裝置對於反轉時之介面狀態密度較不敏感。
以上說明本發明之較佳實施例，然而本發明並非僅限於該等實施例。各種調整、變化、並更、替換、以及均等之內容，對於熟知該技術領域之人而言均屬顯而易見，同時均不脫逸於本發明之精神與範疇之外，即如申請專利範圍所述。
10、35．．．基材
10-1、10-2、10-3、10-4．．．鰭狀物
11、37．．．埋藏通道區域
12．．．隔絕區域
15、16、17、18．．．字元線
19．．．資料儲存結構
20．．．層間介電物
21、22、23．．．絕緣溝槽
25．．．選擇線
26．．．地線
30、31．．．遮罩
36．．．頸部區域
40、41、42、98．．．閘極
44、45．．．接面
60、76、86．．．記憶胞
61、62．．．交叉點
75、85、87．．．電晶體
90．．．通道
91．．．源極區域
92．．．汲極區域
93．．．電洞穿隧層
94．．．能帶補償層
95．．．絕緣層
96．．．電荷捕捉層
97．．．阻障介電層
第1圖為沿著鰭狀物末端***所設置之埋藏通道記憶胞串列的剖面示意圖，其係採自無接面之實施例，舉例而言係沿著第3圖之線段1a-1b所繪示。
第2圖為跨越鰭狀物所繪示的埋藏通道記憶胞串列剖面示意圖，舉例而言係沿著第3圖之線段2a-2b所繪示。
第3圖為包含埋藏通道記憶胞之NAND陣列的佈局圖。
第4圖為簡化之埋藏通道記憶胞串列之另一實施例的剖面圖，其中源極/汲極接面係植入於字元線之間。
第5圖為兩個採用埋藏通道記憶胞之NAND串列的電路示意圖，其中繪示一程式化偏壓安排。
第6圖為埋藏通道記憶胞之剖面示意圖，其繪示在BE-SONOS之較佳實施例中的資料儲存結構。
第7圖為包含一埋藏通道陣列之積體電路記憶裝置的簡化方塊圖，其中BE-SONOS記憶胞係設置於NAND陣列中。
10．．．基材
11．．．埋藏通道區域
12．．．隔絕區域
15、16、17、18．．．字元線
19．．．資料儲存結構
20．．．層間介電物
Claims (16)
- 一種非揮發記憶裝置，包含：一半導體主體；複數個半導體鰭狀物整合於該半導體主體，該半導體鰭狀物包含複數個埋藏通道區域，其已摻雜供空乏模式之運作；一更高摻雜的隔絕區域，係設於該半導體主體中且至少部分延伸至該半導體鰭狀物中，以將該埋藏通道區域與該半導體主體隔絕，且其中該半導體主體相較該隔絕區域為較低摻雜；一儲存結構位於該複數個半導體鰭狀物之上，包含一穿隧絕緣層位於該複數個埋藏通道區域的鰭狀物之上，一電荷儲存層位於該穿隧絕緣層上，以及一阻障絕緣層位於該電荷儲存層之上；複數條字元線位於該儲存結構上，且與該些半導體鰭狀物的該些通道區域交錯，其中複數個記憶胞位於該些字元線與該些半導體鰭狀物之複數個交叉點上；以及一控制器與複數個偏壓提供電路，其可執行一抹除運作，該抹除運作包含施加一電壓於該字元線與該半導體主體間。
- 如申請專利範圍第1項所述之裝置，其中，該埋藏通道區域係具有n型摻雜。
- 如申請專利範圍第1項所述之裝置，其中該些埋藏通道區域摻雜為一第一導電型態，同時包含摻雜之源極/汲極區域位於該字元線之相對面的該些鰭狀物上，該摻雜之源極/汲極區域具 有該第一導電型態之摻雜，其濃度係高於該埋藏通道區域。
- 如申請專利範圍第1項所述之裝置，其中一特定記憶胞之該通道絕緣層與該特定記憶胞之該埋藏通道區域的一表面接觸，同時包含一材料之組合以建立一相對低之價帶能階於接近該埋藏通道區域之該表面處，同時在該埋藏通道區域之該表面不到2 nm之一第一距離處具有一增加之價帶能階，以及在該埋藏通道區域之該表面大於該第一距離之一第二距離處具有一降低之價帶能階。
- 如申請專利範圍第1項所述之裝置，更包含一絕緣體位於該些字元線的各個字元線之間。
- 如申請專利範圍第1項所述之裝置，更包含一特定鰭狀物於該些鰭狀物之中，該特定鰭狀物包含一存取電晶體，其具有一通道於該特殊鰭狀物中，並摻雜供增強模式運作。
- 如申請專利範圍第1項所述之裝置，其中該複數個記憶胞係設置為一NAND陣列。
- 如申請專利範圍第1項所述之裝置，其中該些記憶胞之該埋藏通道區域具有n型摻雜，其濃度為低於1x1018 /cm3 。
- 如申請專利範圍第8項所述之裝置，其中該更高摻雜絕緣區域於該具有p型摻雜之該些鰭狀物中，並具有一濃度位於1x1017 /cm3 與1x1018 /cm3 之間，且該半導體主體具有p型摻雜。
- 如申請專利範圍第1項所述之裝置，其中該控制器與複數個偏壓提供電路可執行一程式化運作，該抹除運作，與一讀取運作，該抹除運作包含施加一負向電壓於該字元線與該半導體 主體間，以引發電洞穿隧。
- 一種積體電路記憶裝置，包含：一半導體鰭狀物，其整合於且延伸離開一p型半導體主體，並具有一末端***，該鰭狀物包含沿著該末端***之一埋藏通道區域，其摻雜n型摻雜物以供空乏模式運作之用；一更高摻雜的p型隔絕區域，係設於該p型半導體主體中且至少部分延伸至該半導體鰭狀物中，以將該埋藏通道區域與該p型半導體主體隔絕，且其中該p型半導體主體相較該隔絕區域為較低摻雜；複數個記憶胞閘極設置於該沿著該鰭狀物末端***之該埋藏埋藏通道區域之上，該複數個記憶胞閘極包含一第一記憶胞閘極與一最末記憶胞閘極，具有絕緣構件將串列之閘極與相鄰之串列閘極隔絕；一電荷儲存結構，包含複數個介電電荷捕捉位置位於該複數個串列記憶胞閘極之超過一者之下，該介電電荷捕捉位置包含一多層穿隧絕緣結構，一電荷儲存層設置於該穿隧絕緣結構之上，以及一阻障絕緣層設置於該電荷儲存層之上；以及一串列選擇閘極位於該鰭狀物的該末端***之上，其與該第一記憶胞閘極分隔，同時具有一p型通道區域位於該鰭狀物的該末端***。
- 如申請專利範圍第11項所述之裝置，更包含複數個摻雜源/汲極區域於該鰭狀物之上，且位於該複數個記憶胞閘極中的記憶胞閘極之相對側，該複數個摻雜源/汲極區域具有n型摻雜。
- 如申請專利範圍第11項所述之裝置，其中該多層穿隧絕緣 層接觸該埋藏通道區域之一表面，並包含一材料之組合，其可建立一相對低之價帶能階於接近該埋藏通道區域之該表面處，同時在該埋藏通道區域之該表面不到2 nm之一第一距離處具有一增加之價帶能階，以及在該埋藏通道區域之該表面大於該第一距離之一第二距離處具有一降低之價帶能階。
- 如申請專利範圍第11項所述之裝置，其中該通道區域具有n型摻雜，其濃度為低於1x1018 /cm3 。
- 如申請專利範圍第14項所述之裝置，其中該更高摻雜的p型絕緣區域於該鰭狀物中具有一濃度位於1x1017 /cm3 與1x1018 /cm3 之間的p型摻雜。
- 如申請專利範圍第11項所述之裝置，其中包含一控制器與複數個偏壓供應電路，其可執行一程式化運作，一抹除運作，與一讀取運作，該抹除運作包含施加一負向電壓於該字元線與該p型半導體主體間，以引發電洞穿隧。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14493409P | 2009-01-15 | 2009-01-15 | |
| US12/553,758 US8860124B2 (en) | 2009-01-15 | 2009-09-03 | Depletion-mode charge-trapping flash device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201027724A TW201027724A (en) | 2010-07-16 |
| TWI415249B true TWI415249B (zh) | 2013-11-11 |
Family
ID=42318436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098144279A TWI415249B (zh) | 2009-01-15 | 2009-12-22 | 空乏模式之電荷捕捉快閃裝置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8860124B2 (zh) |
| CN (1) | CN101814507B (zh) |
| TW (1) | TWI415249B (zh) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
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