JP2001244414A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 損傷検出センサの数を増すことなく、微少な
損傷を高感度に検知可能とする。 【解決手段】 導電性遮蔽膜２の形状を櫛状（つづら折
り状）の微細線パタンとする。すなわち、その間隔を密
として対向する線部２−１〜２−ｎを有する連続した１
本の微細線パタンとする。これにより、「Ｗ１＋Ｗ２＋
Ｗ１（＝０．７５μｍ）」以上の口径の微少面積の排除
行為に対し、唯一つの損傷検出センサ１５を用いて、必
ず導電性遮蔽膜２の損傷を検知することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路に
関し、詳しくは半導体集積回路の記憶情報を不正に解読
することを阻害する技術に関するものである。

【０００２】

【従来の技術】一般的な半導体集積回路（ＩＣ）の構造
は、半導体チップにトランジスタ、ダイオード等の素子
を形成すると共に、チップ表面上に絶縁層と導体層を交
互に積み上げた積層構造の配線から成る。ＩＣカード用
のＩＣに代表されるような高度なセキュリティ構築に関
係するＩＣの場合、ＩＣ内部の記憶素子には、暗号鍵、
暗号処理手順、個人認証情報等の機密情報が電気的に記
憶されている可能性があり、不正な解読から機密情報を
保護する必要がある。

【０００３】しかし、ＩＣの導体層はポリシリコンやア
ルミニウム等の金属が用いられ、絶縁層にはシリコン酸
化膜、シリコン窒化膜といった光学的に透明な材料が用
いられている。従って、第三者が表面の露出したＩＣを
入手できれば、光学顕微鏡等の光学観測手段を用いるこ
とでＩＣ内部を容易に観測でき、回路構造や機密情報の
記憶領域を探索できるばかりでなく、電子ビームテスタ
等を利用することで、ＩＣ内部の記憶情報や回路の動作
状態といった電気的状態も観測可能となる。

【０００４】従来、このようなリバースエンジニアリン
グからＩＣを防御するため、ＩＣの表面に光学的に不透
明な遮蔽膜や導電性遮蔽膜（特願平９−７５２４１号参
照）を形成し、光学的な観測や電子ビームテスタ等を用
いた電気的な観測に対する防御を行っていた。

【０００５】しかし、これらの技術は、ＩＣの製造プロ
セスで用いられるようなエッチング処理や、研削、研磨
といった手段により、遮蔽膜が除去されてしまうと、Ｉ
Ｃ内部は光学的にも電気的にも無防備な状態になってし
まう。この場合、仮に、遮蔽膜を除去する際に電気配線
に損傷を与え、ＩＣが正常動作不能な状態に陥ったとし
ても、不揮発性メモリ等の記憶素子は配線層よりも下層
の領域に情報を記憶しているため、その記憶素子に格納
されている記憶情報が解読されてしまう可能性がある。

【０００６】そこで、本出願人は、特願平１０−２４８
３３５号として、導電性遮蔽膜が不法な排除行為で損傷
を受けた場合、これを損傷検出センサによって検知し、
ＩＣ内部に記憶されている記憶情報を書き換え、情報漏
洩を防御する方法を提案した。この提案では、導電性遮
蔽膜の任意の地点Ａを接地し、任意の地点Ｂをプルアッ
プ抵抗素子を介して電源供給ラインに接続し、導電性遮
蔽膜の任意の地点Ｂとプルアップ抵抗素子との接続点の
電位を損傷検出センサ（反転出力型バッファ回路）で監
視し、その電位が低レベル（論理レベル「０」）から高
レベル（論理レベル「１」）に変化したときを導電性遮
蔽膜の損傷として検知する。

【０００７】

【発明が解決しようとする課題】しかしながら、本出願
人が提案した上述の技術では、導電性遮蔽膜を２次元平
面的に形成していたため、この導電性遮蔽膜の地点Ａと
Ｂとの間の一部がくり抜かれたような場合、導電性遮蔽
膜の任意の地点Ｂとプルアップ抵抗素子との接続点の電
位が高レベルとならず、導電性遮蔽膜の損傷を検知する
ことができないとう問題があった。

【０００８】このような問題に対処しようとして、第三
者が導電性遮蔽膜に損傷を与えることができる最小面積
相当の面積内に地点Ａと地点Ｂを定め、地点Ｂとプルア
ップ抵抗素子との接続点の電位を損傷検出センサで監視
するものとし、これを導電性遮蔽膜の全領域に適用する
と、損傷検出センサの数が多くなる。この場合、微少な
損傷を高感度に検知可能となるが、ＩＣチップ内に占め
る損傷検出センサの面積が増大し、ＩＣ本来の回路部分
の面積を圧迫してしまうという問題が生じる。

【０００９】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、損傷検出セ
ンサの数を増すことなく、微少な損傷を高感度に検知す
ることの可能な半導体集積回路を提供することにある。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために本発明は、導電性遮蔽膜と、この導電性遮蔽膜
より下方に設けられた記憶素子と、導電性遮蔽膜の損傷
を検出する損傷検出手段と、この損傷検出手段によって
導電性遮蔽膜の損傷が検出された場合、記憶素子に格納
されている記憶情報を書き換える記憶情報書換手段とを
備えた半導体集積回路において、導電性遮蔽膜の形状を
その間隔を密として対向する複数の線部を有する連続し
た１本の微細線パタンとしたものである。この発明によ
れば、導電性遮蔽膜の形状を例えば櫛状の微細線パタン
としたり、渦巻き状の微細線パタンとし、この微細線パ
タンの対向する線部の間隔を密とすることにより、所定
口径以上の微少面積の排除行為に対して必ず微細線パタ
ンが断線するようにして、導電性遮蔽膜の損傷を検知す
ることができる。

【００１１】また、本発明は、上下に分離して形成され
た第１および第２の導電性遮蔽膜と、この第１および第
２の導電性遮蔽膜よりも下方に設けられた記憶素子と、
第１の導電性遮蔽膜の損傷を検出する第１の損傷検出手
段と、第２の導電性遮蔽膜の損傷を検出する第２の損傷
検出手段と、第１の損傷検出手段および第２の損傷検出
手段の少なくとも一方によって導電性遮蔽膜の損傷が検
出された場合、記憶素子に格納されている記憶情報を書
き換える記憶情報書換手段とを備えた構成とし、第１お
よび第２の導電性遮蔽膜の形状をその間隔を密として対
向する複数の線部を有する連続した１本の微細線パタン
としたものである。この発明によれば、第１および第２
の導電性遮蔽膜の形状を例えば櫛状の微細線パタンとし
たり、渦巻き状の微細線パタンとし、この微細線パタン
の対向する線部の間隔を密とすることにより、所定口径
以上の微少面積の排除行為に対して必ず微細線パタンが
断線するようにして、導電性遮蔽膜の損傷を検知するこ
とができる。また、第１の導電性遮蔽膜および第２の導
電性遮蔽膜を互いの微細線パタンの線部間の隙間を埋め
るようにレイアウトすれば、隙間なく遮蔽することが可
能となる。

【００１２】

【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。 〔実施の形態１〕図２は本発明に係る半導体集積回路
（ＩＣ）の構造を示す断面図（実施の形態１）である。
このＩＣは、半導体基板８上にゲート酸化膜７、ポリシ
リコンのゲート電極６ａが形成され、絶縁膜５を介し
て、金属第１配線層４、金属第２配線層３が形成された
多層配線構造を有する。なお、図中、６ｂはプルアップ
抵抗素子、９はソース・ドレインであり、最上層部は、
導電性遮蔽膜２とパッシベーション膜１によって覆われ
ている。

【００１３】図１はこのＩＣの要部を示す回路図であ
る。導電性遮蔽膜２はその形状が櫛状（つづら折り状）
の微細線パタンとされている。すなわち、導電性遮蔽膜
２の形状は、その間隔を密として対向する線部２−１〜
２−ｎを有する連続した１本の微細線パタンとされてい
る。この実施の形態では、線部２−１〜２−ｎの線幅Ｗ
１は０．２５μｍとされている。また、線幅Ｗ１と同じ
く、線部２−１〜２−ｎの対向幅Ｗ２も０．２５μｍと
されている。

【００１４】導電性遮蔽膜２の一端２ｂは給電配線１３
およびプルアップ抵抗素子６ｂを介して電源供給ライン
１６に接続されている。導電性遮蔽膜２の他端２ａは給
電配線１１を介して接地ライン１２に接続されている。

【００１５】また、給電配線１３の電位、すなわち導電
性遮蔽膜２の一端２ｂとプルアップ抵抗素子６ｂとの接
続点の電位は、損傷検出センサ〔この例では、反転出力
型バッファ回路（インバータ回路）〕１５の入力端子１
５ａへの信号（入力信号）とされる。損傷検出センサ１
５は、電源供給ライン１６からの電源の供給を受けて動
作し、入力信号のレベルが低レベル（論理レベル
「０」）の場合には出力端子１５ｂから高レベル（論理
レベル「１」）の信号を出力し、入力信号のレベルが高
レベルの場合には出力端子１５ｂから低レベルの信号を
出力する。

【００１６】損傷検出センサ１５の出力端子１５ｂから
の信号が入力信号としてメモリ制御回路２０へ与えられ
る。メモリ制御回路２０は、例えばコンピュータのメモ
リマネージメントユニット（ＭＭＵ）や、ＣＰＵに専用
のソフトをいれたものに相当し、入力信号が高レベルか
ら低レベルへ変化した場合に起動がかけられ、記憶素子
２１に格納されている記憶情報を書き換える機能を有し
ている。記憶素子２１には暗号鍵、暗号処理手順、個人
認証情報などの機密情報が記憶されている。

【００１７】〔導電性遮蔽膜２が損傷を受けていない場
合〕導電性遮蔽膜２が損傷を受けていない場合は、導電
性遮蔽膜２の一端２ｂと他端２ａとの間は導通状態にあ
り、導電性遮蔽膜２の一端２ｂとプルアップ抵抗素子６
ｂとの接続点の電位は低レベルとなる。この場合、損傷
検出センサ１５は、入力信号のレベルが低レベルである
ので、メモリ制御回路２０へ高レベルの信号を出力し続
ける。

【００１８】〔導電性遮蔽膜２が損傷を受けた場合〕導
電性遮蔽膜２が、不正な攻撃により損傷を受け、一端２
ｂと他端２ａとの間が非導通状態となった場合、導電性
遮蔽膜２の一端２ｂとプルアップ抵抗素子６ｂとの接続
点の電位は高レベルとなる。この場合、損傷検出センサ
１５は、入力信号のレベルが高レベルとなるので、メモ
リ制御回路２０へ低レベルの信号を出力する。

【００１９】メモリ制御回路２０は、損傷検出センサ１
５からの信号が高レベルから低レベルへ変化したことに
より起動がかけられ、記憶素子２１に格納されている記
憶情報を書き換え、機密情報の漏洩を防止する。

【００２０】本実施の形態において、導電性遮蔽膜２は
その形状が櫛状の微細線パタンとされており、すなわち
その間隔を密として対向する線部２−１〜２−ｎを有す
る連続した１本の微細線パタンとされており、配線幅Ｗ
１をまたがる排除行為があった場合、微細線パタンが断
線し、導電性遮蔽膜２の一端２ｂと他端２ａとの間は非
導通状態となる。本実施の形態では、「Ｗ１＋Ｗ２＋Ｗ
１（＝０．７５μｍ）」以上の口径の微少面積の排除行
為に対し、唯一つの損傷検出センサ１５を用いて、必ず
導電性遮蔽膜２の損傷を検知することができる。

【００２１】導電性遮蔽膜２に対する不正な攻撃が、通
電状態で行われた場合は、上述の動作が即座に行われ、
情報漏洩を防止することが可能となる。導電性遮蔽膜２
に対する不正な攻撃が、非通電状態で行われた場合は、
損傷検出センサ１５およびメモリ制御回路２０が動作し
ないため、即座に機密情報を書き換えることはできな
い。しかし、この場合、情報解読のために本ＩＣに通電
を開始すると、即座に上述の動作が行われ、情報漏洩を
防止することが可能となる。

【００２２】このＩＣを製造する際には、上述の導電性
遮蔽膜２は、一般的に行われてるフォトリソグラフィと
エッチングによって形成することができる。すなわち、
絶縁膜５上にスパッタリングやＣＶＤやメッキにより金
属材料層を一様に形成する。この金属材料層にレジスト
を塗布しマスクを用いて微細線パタンを露光する。この
ようなマスクを用いて得られたレジストパタンに対して
エッチングを施し、外部電極との絶縁箇所の金属を除去
することにより、導電性遮蔽膜２を形成することができ
る。微細線パタンの線幅や線間隔のルールは、通常の金
属配線パタンのルールに準拠すればよい。

【００２３】導電性遮蔽膜２と給電配線１１および１３
との接続は、一般に多層配線層間をつなぐスルーホール
接続を用いることで形成することができる。損傷検出セ
ンサ１５およびプルアップ抵抗素子６ｂは、一般的なＣ
ＭＯＳ集積回路で用いられている素子構造で形成するこ
とができ、このＩＣを実現するための特殊な製造工程を
必要としない。

【００２４】なお、上述した実施の形態１では、導電性
遮蔽膜２の一端２ｂとプルアップ抵抗素子６ｂとの接続
点の電位の変化に基づいて導電性遮蔽膜２の損傷を検出
するようにしたが、導電性遮蔽膜２の一端２ｂを電源供
給ライン１６に接続し、導電性遮蔽膜２の他端２ａと接
地ライン１２との間にプルダウン抵抗素子（図示せず）
を接続し、導電性遮蔽膜２の他端２ａとプルダウン抵抗
素子との接続点の電位の変化に基づいて導電性遮蔽膜２
の損傷を検出するようにしてもよい。

【００２５】〔実施の形態２〕図３に実施の形態２に係
るＩＣの要部の回路図を示す。実施の形態１では、導電
性遮蔽膜を単一層で形成しているが、この実施の形態２
では、導電性遮蔽膜（第１の導電性遮蔽膜）２Ｘと導電
性遮蔽膜（第２の導電性遮蔽膜）２Ｙとを上下に分離し
て形成した２層構造とし、第１の導電性遮蔽膜２Ｘおよ
び第２の導電性遮蔽膜２Ｙを互いの微細線パタンの線部
間の隙間を埋めるようにレイアウトしている。このよう
なレイアウトとすることにより、隙間なく遮蔽し、ＩＣ
内部の観測を防止することが可能となる。図４は第１の
導電性遮蔽膜２Ｘと第２の導電性遮蔽膜２Ｙの配置関係
を示す断面図である。なお、図４では、導電性遮蔽膜以
外の配線や半導体素子の記載は省略している。

【００２６】図３において、第１の導電性遮蔽膜２Ｘの
一端２ｂは給電配線１３ａおよびプルアップ抵抗素子６
ｂを介して電源供給ライン１６に接続されている。第１
の導電性遮蔽膜２Ｘの他端２ａは給電配線１１ａを介し
て接地ライン１２に接続されている。給電配線１３ａの
電位、すなわち第１の導電性遮蔽膜２Ｘの一端２ｂとプ
ルアップ抵抗素子６ｂとの接続点の電位は、損傷検出セ
ンサ１５−１の入力端子１５−１ａへの信号（入力信
号）とされる。

【００２７】第２の導電性遮蔽膜２Ｙの一端２ｄは給電
配線１３ｂおよびプルアップ抵抗素子６ｃを介して電源
供給ライン１６に接続されている。第２の導電性遮蔽膜
２Ｙの他端２ｃは給電配線１１ｂを介して接地ライン１
２に接続されている。給電配線１３ｂの電位、すなわち
第２の導電性遮蔽膜２Ｙの一端２ｄとプルアップ抵抗素
子６ｃとの接続点の電位は、損傷検出センサ１５−２の
入力端子１５−２ａへの信号（入力信号）とされる。

【００２８】損傷検出センサ１５−１の出力端子１５−
１ｂからの信号はＡＮＤゲート１８の一端へ与えられ、
損傷検出センサ１５−２の出力端子１５−２ｂからの信
号はＡＮＤゲート１８の他端へ与えられ、論理積がとら
れる。このＡＮＤゲート１８での論理積が出力１９とし
てメモリ制御回路２０へ与えられる。

【００２９】〔導電性遮蔽膜２Ｘ，２Ｙが損傷を受けて
いない場合〕第１の導電性遮蔽膜２Ｘ，２Ｙが損傷を受
けていない場合、損傷検出センサ１５−１，１５−２へ
の入力信号のレベルは低レベルであり、損傷検出センサ
１５−１，１５−２からの出力信号は共に高レベルとな
り、ＡＮＤゲート１８の出力１９は高レベルを維持す
る。

【００３０】〔導電性遮蔽膜２Ｘ，２Ｙのいずれか一方
でも損傷を受けた場合〕導電性遮蔽膜２Ｘが、不正な攻
撃により損傷を受け、一端２ｂと他端２ａとの間が非導
通状態となった場合、導電性遮蔽膜２Ｘの一端２ｂとプ
ルアップ抵抗素子６ｂとの接続点の電位は高レベルとな
る。この場合、損傷検出センサ１５−１への入力信号の
レベルが高レベルとなり、損傷検出センサ１５−１から
の出力信号が低レベルとなって、ＡＮＤゲート１８の出
力１９が低レベルとなり、メモリ制御回路２０に起動が
かけられる。

【００３１】第２の導電性遮蔽膜２Ｙが、不正な攻撃に
より損傷を受け、一端２ｄと他端２ｃとの間が非導通状
態となった場合、導電性遮蔽膜２Ｙの一端２ｄとプルア
ップ抵抗素子６ｃとの接続点の電位は高レベルとなる。
この場合、損傷検出センサ１５−２への入力信号のレベ
ルが高レベルとなり、損傷検出センサ１５−２からの出
力信号が低レベルとなって、ＡＮＤゲート１８の出力１
９が低レベルとなり、メモリ制御回路２０に起動がかけ
られる。

【００３２】導電性遮蔽膜２Ｘ，２Ｙが共に不正な攻撃
により損傷を受け、第１の導電性遮蔽膜２Ｘの一端２ｂ
と他端２ａとの間および第２の導電性遮蔽膜２Ｙの一端
２ｄと他端２ｃとの間が共に非導通状態となった場合、
損傷検出センサ１５−１，１５−２への入力信号のレベ
ルが共に高レベルとなり、損傷検出センサ１５−１，１
５−２からの出力信号が共に低レベルとなって、ＡＮＤ
ゲート１８の出力１９が低レベルとなり、メモリ制御回
路２０に起動がかけられる。

【００３３】通常、不正な排除行為は、導電性遮蔽膜２
Ｘ，２Ｙが積層された部分を突き抜けて行われる。この
場合、「Ｗ１＋Ｗ２（＝０．５μｍ）」以上の口径の微
少面積の排除行為に対し、２つの損傷検出センサ１５−
１，１５−２を用いて、必ず導電性遮蔽膜の損傷を検知
することができる。

【００３４】なお、上述した実施の形態２では、導電性
遮蔽膜２Ｘの一端２ｂとプルアップ抵抗素子６ｂとの接
続点の電位の変化に基づいて導電性遮蔽膜２Ｘの損傷を
検出するようにしたが、導電性遮蔽膜２Ｘの一端２ｂを
電源供給ライン１６に接続し、導電性遮蔽膜２Ｘの他端
２ａと接地ライン１２との間にプルダウン抵抗素子（図
示せず）を接続し、導電性遮蔽膜２Ｘの他端２ａとプル
ダウン抵抗素子との接続点の電位の変化に基づいて導電
性遮蔽膜２Ｘの損傷を検出するようにしてもよい。ま
た、導電性遮蔽膜２Ｙの一端２ｄを電源供給ライン１６
に接続し、導電性遮蔽膜２Ｙの他端２ｃと接地ライン１
２との間にプルダウン抵抗素子（図示せず）を接続し、
導電性遮蔽膜２Ｙの他端２ｃとプルダウン抵抗素子との
接続点の電位の変化に基づいて導電性遮蔽膜２Ｙの損傷
を検出するようにしてもよい。

【００３５】また、上述した実施の形態１，２では、導
電性遮蔽膜２，２Ｘ，２Ｙの形状を櫛状の微細線パタン
としたが、渦巻き状の微細線パタンなどとしてもよい。
また、上述した実施の形態２では、導電性遮蔽膜を２層
構造としたが、２層に限られるものではなく、さらにそ
の層数を増やしてもよい。

【００３６】

【発明の効果】以上説明したことから明らかなように本
発明によれば、導電性遮蔽膜の形状を例えば櫛状の微細
線パタンとしたり、渦巻き状の微細線パタンとし、この
微細線パタンの対向する線部の間隔を密とすることによ
り、所定口径以上の微少面積の排除行為に対して必ず微
細線パタンが断線するようにして、導電性遮蔽膜の損傷
を検知することができる。この場合、損傷検出手段は一
つでよく、少ない損傷検出手段で微少な損傷を高感度に
検知することが可能となる。これにより、不正な機密情
報解読行為による情報漏洩を阻止できるとともに、損傷
検出手段の回路規模を削減できることから、ＩＣチップ
面積の削減、消費電力の削減を図ることができるという
効果を奏する。

【００３７】また、導電性遮蔽膜を２層構造とし、第１
の導電性遮蔽膜および第２の導電性遮蔽膜を互いの微細
線パタンの線部間の隙間を埋めるようにレイアウトすれ
ば、隙間なく遮蔽することが可能となり、ＩＣ内部の観
測を防止することが可能となる。この場合、導電性遮蔽
膜を１層とする場合よりも、損傷検出の感度を上げるこ
とができる。

【図面の簡単な説明】

【図１】 図２に示したＩＣの要部を示す回路図であ
る。

【図２】 実施の形態１に係るＩＣの構造を示す断面図
である。

【図３】 実施の形態２に係るＩＣの要部を示す回路図
である。

【図４】 実施の形態２に係るＩＣの構造を示す断面図
である。

【符号の説明】

１…パッシベーション膜、２…導電性遮蔽膜、２−１〜
２−ｎ…線部、２ａ，２ｃ…他端、２ｂ，２ｄ…一端、
２Ｘ…導電性遮蔽膜（第１の導電性遮蔽膜）、２Ｙ…導
電性遮蔽膜（第２の導電性遮蔽膜）、３…金属第２配線
層、４…金属第１配線層、５…絶縁層、６ａ…ゲート電
極、６ｂ，６ｃ…プルアップ抵抗素子、７…ゲート酸化
膜、８…半導体基板、９…ソース・ドレイン、１１，１
１ａ，１１ｂ…給電配線、１２…接地ライン、１３，１
３ａ，１３ｂ…給電配線、１５，１５−１，１５−２…
損傷検出センサ、１６…電源供給ライン、１８…ＡＮＤ
ゲート、２０…メモリ制御回路、２１…記憶素子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 海野 秀之 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 伴 弘司 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 逸見 学 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 下山 展弘 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5F038 AZ07 CA05 CA07 DF05 DT12 DT18 EZ20 5F064 BB33 BB35 DD39 DD48

Claims (2)

【特許請求の範囲】
1. 【請求項１】 導電性遮蔽膜と、 この導電性遮蔽膜より下方に設けられた記憶素子と、 前記導電性遮蔽膜の損傷を検出する損傷検出手段と、 この損傷検出手段によって導電性遮蔽膜の損傷が検出さ
   れた場合、前記記憶素子に格納されている記憶情報を書
   き換える記憶情報書換手段とを備え、 前記導電性遮蔽膜の形状がその間隔を密として対向する
   複数の線部を有する連続した１本の微細線パタンとされ
   ていることを特徴とする半導体集積回路。
2. 【請求項２】 上下に分離して形成された第１および第
   ２の導電性遮蔽膜と、 この第１および第２の導電性遮蔽膜よりも下方に設けら
   れた記憶素子と、 前記第１の導電性遮蔽膜の損傷を検出する第１の損傷検
   出手段と、 前記第２の導電性遮蔽膜の損傷を検出する第２の損傷検
   出手段と、 前記第１の損傷検出手段および第２の損傷検出手段の少
   なくとも一方によって導電性遮蔽膜の損傷が検出された
   場合、前記記憶素子に格納されている記憶情報を書き換
   える記憶情報書換手段とを備え、 前記第１および第２の導電性遮蔽膜の形状がその間隔を
   密として対向する複数の線部を有する連続した１本の微
   細線パタンとされていることを特徴とする半導体集積回
   路。