JPH098034A - Ｓｉ３ Ｎ４ 膜の形成方法及びＭＩＳ型半導体素子 - Google Patents
Ｓｉ３ Ｎ４ 膜の形成方法及びＭＩＳ型半導体素子Info
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- JPH098034A JPH098034A JP17445395A JP17445395A JPH098034A JP H098034 A JPH098034 A JP H098034A JP 17445395 A JP17445395 A JP 17445395A JP 17445395 A JP17445395 A JP 17445395A JP H098034 A JPH098034 A JP H098034A
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Abstract
(57)【要約】
【目的】 熱硫酸過水によりレジスト膜を除去する際
に、Ｓｉ3 Ｎ4 膜の膜べりを抑制することができるＳｉ
3 Ｎ4 膜の形成方法を提供する。 【構成】 本方法は、半導体基板１０に通常の熱酸化法
によりＳｉＯ2 膜１４を形成し、ＳｉＯ2 膜１４に窓を
開けて電極形成領域１６とする。膜厚５０ｎｍになるよ
うにＳｉ3 Ｎ4 膜１８を基板１０全面に通常の条件でＣ
ＶＤ法により形成する。Ｓｉ3 Ｎ4 膜１８を基板１０上
に成膜した後、プラズマアッシング装置を使用して酸素
プラズマ処理を施し、Ｓｉ3 Ｎ4 膜の表面を酸化して膜
厚１ｎｍ以下の超薄膜のＳｉＯ2 膜２０を形成する。ホ
トレジストのマスクパターン２２を使用して、通常のホ
トリソグラフィ法により、薄いＳｉＯ2 膜２０を表面に
有するＳｉ3 Ｎ4 膜１８をエッチングする。最後に、マ
スクパターン２２のホトレジストを１２０°C から１４
０°C の範囲の温度の熱硫酸過水で洗浄して除去する。
に、Ｓｉ3 Ｎ4 膜の膜べりを抑制することができるＳｉ
3 Ｎ4 膜の形成方法を提供する。 【構成】 本方法は、半導体基板１０に通常の熱酸化法
によりＳｉＯ2 膜１４を形成し、ＳｉＯ2 膜１４に窓を
開けて電極形成領域１６とする。膜厚５０ｎｍになるよ
うにＳｉ3 Ｎ4 膜１８を基板１０全面に通常の条件でＣ
ＶＤ法により形成する。Ｓｉ3 Ｎ4 膜１８を基板１０上
に成膜した後、プラズマアッシング装置を使用して酸素
プラズマ処理を施し、Ｓｉ3 Ｎ4 膜の表面を酸化して膜
厚１ｎｍ以下の超薄膜のＳｉＯ2 膜２０を形成する。ホ
トレジストのマスクパターン２２を使用して、通常のホ
トリソグラフィ法により、薄いＳｉＯ2 膜２０を表面に
有するＳｉ3 Ｎ4 膜１８をエッチングする。最後に、マ
スクパターン２２のホトレジストを１２０°C から１４
０°C の範囲の温度の熱硫酸過水で洗浄して除去する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型半導体素子の
絶縁膜として好適に使用されるＳｉ3 Ｎ4 膜を半導体基
板上に形成する方法に関し、更に詳細には、熱硫酸過水
でウェハを洗浄して、Ｓｉ3 Ｎ4 膜をパターニングした
時にマスクとして使用したレジスト膜を除去する際に、
Ｓｉ3 Ｎ4 膜の膜べりを抑制することができるＳｉ3 Ｎ
4 膜の形成方法及び膜減りのないＳｉ3 Ｎ4 膜を有する
ＭＩＳ型半導体素子に関するものである。
絶縁膜として好適に使用されるＳｉ3 Ｎ4 膜を半導体基
板上に形成する方法に関し、更に詳細には、熱硫酸過水
でウェハを洗浄して、Ｓｉ3 Ｎ4 膜をパターニングした
時にマスクとして使用したレジスト膜を除去する際に、
Ｓｉ3 Ｎ4 膜の膜べりを抑制することができるＳｉ3 Ｎ
4 膜の形成方法及び膜減りのないＳｉ3 Ｎ4 膜を有する
ＭＩＳ型半導体素子に関するものである。
【０００２】
【従来の技術】ＭＩＳキャパシタ（Capacitor)の半導体
基板上に形成される絶縁膜（誘電体）として、従来から
Ｓｉ3 Ｎ4 膜が採用されている。従来のＳｉ3 Ｎ4 膜形
成方法は、図５（ａ）に示すように、半導体基板１０上
にＳｉ3 Ｎ4 膜１８をＣＶＤ法により形成し、次いで、
図５（ｂ）に示すように、ホトレジスト膜のマスクパタ
ーン２２を形成した後、Ｓｉ3 Ｎ4 膜１８をエッチング
する。次に、マスクとして使用したホトレジスト膜２２
を熱硫酸過水で除去して、図５（ｃ）に示すように、基
板１０上の電極形成領域１６にパターニングされたＳｉ
3 Ｎ4 膜１８を得ている。図５中、１２はＬＯＣＯＳ
膜、１４はＳｉＯ2 膜である。
基板上に形成される絶縁膜（誘電体）として、従来から
Ｓｉ3 Ｎ4 膜が採用されている。従来のＳｉ3 Ｎ4 膜形
成方法は、図５（ａ）に示すように、半導体基板１０上
にＳｉ3 Ｎ4 膜１８をＣＶＤ法により形成し、次いで、
図５（ｂ）に示すように、ホトレジスト膜のマスクパタ
ーン２２を形成した後、Ｓｉ3 Ｎ4 膜１８をエッチング
する。次に、マスクとして使用したホトレジスト膜２２
を熱硫酸過水で除去して、図５（ｃ）に示すように、基
板１０上の電極形成領域１６にパターニングされたＳｉ
3 Ｎ4 膜１８を得ている。図５中、１２はＬＯＣＯＳ
膜、１４はＳｉＯ2 膜である。
【０００３】
【発明が解決しようとする課題】従来のＳｉ3 Ｎ4 膜の
形成方法では、ホトレジスト膜を除去するために１２０
°C から１４０°C の温度範囲にあるボイル状態の熱硫
酸過水でウェハを洗浄しようとすると、Ｓｉ3 Ｎ4 膜が
熱硫酸過水により侵されて、膜減りが著しく、膜厚が
０．１ｎｍ〜１．０ｎｍ位減少すると言う問題があっ
た。
形成方法では、ホトレジスト膜を除去するために１２０
°C から１４０°C の温度範囲にあるボイル状態の熱硫
酸過水でウェハを洗浄しようとすると、Ｓｉ3 Ｎ4 膜が
熱硫酸過水により侵されて、膜減りが著しく、膜厚が
０．１ｎｍ〜１．０ｎｍ位減少すると言う問題があっ
た。
【０００４】ところで、膜減り量が大きいと、第１に
は、ＭＩＳ型半導体素子にデバイス特性のバラツキが発
生する。ＭＩＳ型半導体素子、例えばＭＩＳキャパシタ
に正確な静電容量を与えるためには、誘電体として使用
されるＳｉ3 Ｎ4 膜を正確に設定膜厚で形成することが
必要であるが、膜減り量が大きいと正確に設定膜厚に形
成することができないので、静電容量が所定値から変化
してしまう。第２には、ホトリソグラフィ工程での問題
である。例えば、ホトリソグラフィ工程において予期し
ない事情が発生して露光操作をやり直す必要が生じた場
合でも、膜減り量が大きいと、Ｓｉ3 Ｎ4 膜の膜厚が減
少するために、ホトリソグラフィ工程を再実施すること
が難しいと言う問題があった。
は、ＭＩＳ型半導体素子にデバイス特性のバラツキが発
生する。ＭＩＳ型半導体素子、例えばＭＩＳキャパシタ
に正確な静電容量を与えるためには、誘電体として使用
されるＳｉ3 Ｎ4 膜を正確に設定膜厚で形成することが
必要であるが、膜減り量が大きいと正確に設定膜厚に形
成することができないので、静電容量が所定値から変化
してしまう。第２には、ホトリソグラフィ工程での問題
である。例えば、ホトリソグラフィ工程において予期し
ない事情が発生して露光操作をやり直す必要が生じた場
合でも、膜減り量が大きいと、Ｓｉ3 Ｎ4 膜の膜厚が減
少するために、ホトリソグラフィ工程を再実施すること
が難しいと言う問題があった。
【０００５】以上のような理由から、従来は、温度の低
い硫酸過水、即ちボイルしていない８０°C 前後の硫酸
過水でウェハを洗浄せざるを得なかった。しかし、従来
は、ボイルしていない硫酸過水を使用するために、ホト
レジストの剥離能力が低く、長時間の洗浄を必要とし、
しかも完全に除去できないと言う問題があった。換言す
れば、従来のＳｉ3 Ｎ4 膜形成方法では、硫酸過水の洗
浄によりホトレジストを除去する際に、高い温度のボイ
ル状態の熱硫酸過水を使用して洗浄効率を上げることが
難しかった。また、ボイルしていない硫酸過水を使用す
るために、薬役ライフも短く、コストが嵩むと言う問題
もあった。
い硫酸過水、即ちボイルしていない８０°C 前後の硫酸
過水でウェハを洗浄せざるを得なかった。しかし、従来
は、ボイルしていない硫酸過水を使用するために、ホト
レジストの剥離能力が低く、長時間の洗浄を必要とし、
しかも完全に除去できないと言う問題があった。換言す
れば、従来のＳｉ3 Ｎ4 膜形成方法では、硫酸過水の洗
浄によりホトレジストを除去する際に、高い温度のボイ
ル状態の熱硫酸過水を使用して洗浄効率を上げることが
難しかった。また、ボイルしていない硫酸過水を使用す
るために、薬役ライフも短く、コストが嵩むと言う問題
もあった。
【０００６】そこで、本発明の目的は、熱硫酸過水でウ
ェハを洗浄して、Ｓｉ3 Ｎ4 膜をパターニングした時に
マスクとして使用したレジスト膜を除去する際に、Ｓｉ
3 Ｎ4 膜の膜べりを抑制することができるＳｉ3 Ｎ4 膜
の形成方法を提供することであり、また膜減りが殆どな
いＳｉ3 Ｎ4 膜を有するＭＩＳ型半導体素子を提供する
ことである。
ェハを洗浄して、Ｓｉ3 Ｎ4 膜をパターニングした時に
マスクとして使用したレジスト膜を除去する際に、Ｓｉ
3 Ｎ4 膜の膜べりを抑制することができるＳｉ3 Ｎ4 膜
の形成方法を提供することであり、また膜減りが殆どな
いＳｉ3 Ｎ4 膜を有するＭＩＳ型半導体素子を提供する
ことである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＳｉ3 Ｎ4 膜の形成方法は、Ｓｉ3Ｎ
4 膜を半導体基板上に形成する方法であって、Ｓｉ3 Ｎ
4 膜を半導体基板上に成膜する工程と、酸素プラズマ処
理又は熱酸化処理をウェハに施してＳｉ3 Ｎ4 膜の表面
を酸化し、Ｓｉ3 Ｎ4 膜の表面に極く薄いＳｉＯ2 膜を
形成する工程と、ホトレジスト膜のマスクパターンを形
成する工程と、マスクパターンをマスクにして薄いＳｉ
Ｏ2 膜及びＳｉ3 Ｎ4 膜をエッチングする工程と、熱硫
酸過水でマスクパターンのホトレジストを除去する工程
とを備えることを特徴としている。
に、本発明に係るＳｉ3 Ｎ4 膜の形成方法は、Ｓｉ3Ｎ
4 膜を半導体基板上に形成する方法であって、Ｓｉ3 Ｎ
4 膜を半導体基板上に成膜する工程と、酸素プラズマ処
理又は熱酸化処理をウェハに施してＳｉ3 Ｎ4 膜の表面
を酸化し、Ｓｉ3 Ｎ4 膜の表面に極く薄いＳｉＯ2 膜を
形成する工程と、ホトレジスト膜のマスクパターンを形
成する工程と、マスクパターンをマスクにして薄いＳｉ
Ｏ2 膜及びＳｉ3 Ｎ4 膜をエッチングする工程と、熱硫
酸過水でマスクパターンのホトレジストを除去する工程
とを備えることを特徴としている。
【０００８】酸素プラズマ処理は、プラズマアッシング
装置を使用して、通常のプラズマアッシング条件で処理
される。または、熱酸化処理は、熱酸化炉を使用し、温
度９００°C 前後で酸化処理することにより行われる。
Ｓｉ3 Ｎ4 膜表面に形成するＳｉＯ2 膜の膜厚は、極く
薄く、例えば１ｎｍ以下であって、処理時間を規制する
ことにより、ＳｉＯ2 膜の膜厚を所望の膜厚に制御でき
る。また、本発明方法で使用する熱硫酸過水は、ボイル
状態の硫酸過水であって、１２０°C から１４０°C の
温度範囲に設定する。これにより、ホトレジストの除去
作業の能率が、従来法に比べて格段に向上する。
装置を使用して、通常のプラズマアッシング条件で処理
される。または、熱酸化処理は、熱酸化炉を使用し、温
度９００°C 前後で酸化処理することにより行われる。
Ｓｉ3 Ｎ4 膜表面に形成するＳｉＯ2 膜の膜厚は、極く
薄く、例えば１ｎｍ以下であって、処理時間を規制する
ことにより、ＳｉＯ2 膜の膜厚を所望の膜厚に制御でき
る。また、本発明方法で使用する熱硫酸過水は、ボイル
状態の硫酸過水であって、１２０°C から１４０°C の
温度範囲に設定する。これにより、ホトレジストの除去
作業の能率が、従来法に比べて格段に向上する。
【０００９】また、マスクパターンを除去する工程にお
いて、プラズマアッシング法によりマスクパターンを除
去し、更に熱硫酸過水で洗浄、除去することもできる。
本発明方法は、半導体基板と絶縁膜と電極とで構成され
るＭＩＳ型半導体素子の絶縁膜として使用されるＳｉ3
Ｎ4 膜の形成に好適に適用できる。
いて、プラズマアッシング法によりマスクパターンを除
去し、更に熱硫酸過水で洗浄、除去することもできる。
本発明方法は、半導体基板と絶縁膜と電極とで構成され
るＭＩＳ型半導体素子の絶縁膜として使用されるＳｉ3
Ｎ4 膜の形成に好適に適用できる。
【００１０】また、本発明に係るＭＩＳ型半導体素子
は、半導体基板と電極との間の誘電体が、半導体基板上
に形成されたＳｉ3 Ｎ4 膜と、Ｓｉ3 Ｎ4 膜の電極側の
表面を酸素プラズマ処理又は熱酸化処理により酸化して
形成した薄いＳｉＯ2 膜とで形成されていることを特徴
としている。本発明に係るＭＩＳ型半導体素子は、正確
な静電容量を必要とするキャパシタとして最適に利用で
きる。
は、半導体基板と電極との間の誘電体が、半導体基板上
に形成されたＳｉ3 Ｎ4 膜と、Ｓｉ3 Ｎ4 膜の電極側の
表面を酸素プラズマ処理又は熱酸化処理により酸化して
形成した薄いＳｉＯ2 膜とで形成されていることを特徴
としている。本発明に係るＭＩＳ型半導体素子は、正確
な静電容量を必要とするキャパシタとして最適に利用で
きる。
【００１１】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。図１（ａ）から（ｃ）及
び図２（ｄ）から（ｆ）は、それぞれＭＩＳキャパシタ
の絶縁膜としてＳｉ3 Ｎ4 膜を成膜するために本発明方
法を実施する際の各工程毎の基板層構造を示す断面図で
あり、図２（Ｉ）は図２（ｄ）に示すＳｉ3 Ｎ4 膜の拡
大断面図である。先ず、図１（ａ）に示すように、ＬＯ
ＣＯＳ膜１２が形成されている半導体基板１０に通常の
熱酸化法によりＳｉＯ2 膜１４を形成し、次いで、図１
（ｂ）に示すように、ＳｉＯ2 膜１４に窓を開けて、電
極形成領域１６とする。次いで、図１（ｃ）に示すよう
に、膜厚５０ｎｍになるようにＳｉ3 Ｎ4 膜１８を基板
１０全面に通常の条件でＣＶＤ法により形成する。
本発明をより詳細に説明する。図１（ａ）から（ｃ）及
び図２（ｄ）から（ｆ）は、それぞれＭＩＳキャパシタ
の絶縁膜としてＳｉ3 Ｎ4 膜を成膜するために本発明方
法を実施する際の各工程毎の基板層構造を示す断面図で
あり、図２（Ｉ）は図２（ｄ）に示すＳｉ3 Ｎ4 膜の拡
大断面図である。先ず、図１（ａ）に示すように、ＬＯ
ＣＯＳ膜１２が形成されている半導体基板１０に通常の
熱酸化法によりＳｉＯ2 膜１４を形成し、次いで、図１
（ｂ）に示すように、ＳｉＯ2 膜１４に窓を開けて、電
極形成領域１６とする。次いで、図１（ｃ）に示すよう
に、膜厚５０ｎｍになるようにＳｉ3 Ｎ4 膜１８を基板
１０全面に通常の条件でＣＶＤ法により形成する。
【００１２】Ｓｉ3 Ｎ4 膜１８を基板１０上に成膜した
後、プラズマアッシング装置を使用して次の条件で酸素
プラズマ処理を１バッチ５０枚のウェハに対してバッチ
操作で施し、図２（ｄ）に示すように、Ｓｉ3 Ｎ4 膜１
８の表面を酸化して膜厚１ｎｍ以下の超薄膜のＳｉＯ2
膜２０（図２（Ｉ）参照）を形成する。 圧力：１０６ｋPa（８００mmTorr） 温度：８０°C ガス：Ｏ2 ＝８００sccm 処理時間：１０分 ＲＦ出力：１ｋＷ
後、プラズマアッシング装置を使用して次の条件で酸素
プラズマ処理を１バッチ５０枚のウェハに対してバッチ
操作で施し、図２（ｄ）に示すように、Ｓｉ3 Ｎ4 膜１
８の表面を酸化して膜厚１ｎｍ以下の超薄膜のＳｉＯ2
膜２０（図２（Ｉ）参照）を形成する。 圧力：１０６ｋPa（８００mmTorr） 温度：８０°C ガス：Ｏ2 ＝８００sccm 処理時間：１０分 ＲＦ出力：１ｋＷ
【００１３】次いで、ホトレジストのマスクパターン２
２を使用して、通常のホトリソグラフィ法により、図２
（ｅ）に示すように、薄いＳｉＯ2 膜２０を表面に有す
るＳｉ3 Ｎ4 膜１８をエッチングする。最後に、マスク
パターン２２のホトレジストを１２０°C から１４０°
C の範囲の温度の熱硫酸過水で洗浄して除去し、図２
（ｆ）に示すようなＭＩＳ型半導体素子の絶縁膜として
最適に使用できるＳｉ3 Ｎ4 膜を得る。
２を使用して、通常のホトリソグラフィ法により、図２
（ｅ）に示すように、薄いＳｉＯ2 膜２０を表面に有す
るＳｉ3 Ｎ4 膜１８をエッチングする。最後に、マスク
パターン２２のホトレジストを１２０°C から１４０°
C の範囲の温度の熱硫酸過水で洗浄して除去し、図２
（ｆ）に示すようなＭＩＳ型半導体素子の絶縁膜として
最適に使用できるＳｉ3 Ｎ4 膜を得る。
【００１４】プラズマアッシング装置を使用してＳｉ3
Ｎ4 膜１８に施す酸素プラズマ処理に代えて、熱酸化炉
でウェハを約９００°C に約１０分間維持することによ
り、図１（ｃ）に示すように、Ｓｉ3 Ｎ4 膜の表面を酸
化して膜厚１ｎｍ以下のＳｉＯ2 膜を形成することもで
きる。また、マスクパターン２２のホトレジストを熱硫
酸過水で洗浄して除去する前に、プラズマアッシング装
置によりアッシングして硬化したホトレジストを除去す
ることもできる。
Ｎ4 膜１８に施す酸素プラズマ処理に代えて、熱酸化炉
でウェハを約９００°C に約１０分間維持することによ
り、図１（ｃ）に示すように、Ｓｉ3 Ｎ4 膜の表面を酸
化して膜厚１ｎｍ以下のＳｉＯ2 膜を形成することもで
きる。また、マスクパターン２２のホトレジストを熱硫
酸過水で洗浄して除去する前に、プラズマアッシング装
置によりアッシングして硬化したホトレジストを除去す
ることもできる。
【００１５】実験例１ 本発明方法を評価するために、上述の方法によりＳｉ3
Ｎ4 膜を酸化して得た薄いＳｉＯ2 膜とＳｉ3 Ｎ4 膜と
を有する本発明ウェハ試料を１１０°C から１４０°C
の間の異なる温度の熱硫酸過水でそれぞれ１０分間洗浄
し、Ｓｉ3 Ｎ4膜の膜減り量を計測した。一方、従来の
方法でＳｉ3 Ｎ4 膜のみを備えた従来法ウェハ試料を本
発明ウェハ試料と同様にして洗浄し、そのＳｉ3 Ｎ4 膜
の膜減り量を計測した。測定結果は、図３に示す通りで
あった。図３では、横軸に熱硫酸過水の温度を、縦軸に
Ｓｉ3 Ｎ4 膜の膜減り量を取った。
Ｎ4 膜を酸化して得た薄いＳｉＯ2 膜とＳｉ3 Ｎ4 膜と
を有する本発明ウェハ試料を１１０°C から１４０°C
の間の異なる温度の熱硫酸過水でそれぞれ１０分間洗浄
し、Ｓｉ3 Ｎ4膜の膜減り量を計測した。一方、従来の
方法でＳｉ3 Ｎ4 膜のみを備えた従来法ウェハ試料を本
発明ウェハ試料と同様にして洗浄し、そのＳｉ3 Ｎ4 膜
の膜減り量を計測した。測定結果は、図３に示す通りで
あった。図３では、横軸に熱硫酸過水の温度を、縦軸に
Ｓｉ3 Ｎ4 膜の膜減り量を取った。
【００１６】実験例２ 更に、本発明方法を評価するために、上述の方法により
Ｓｉ3 Ｎ4 膜を酸化して得た薄いＳｉＯ2 膜とＳｉ3 Ｎ
4 膜とを有する本発明ウェハ試料を１２０°Cの熱硫酸
過水で１０分間から４０分間にわたる異なる時間の間洗
浄し、Ｓｉ3 Ｎ4 膜の膜減り量を計測した。一方、従来
の方法でＳｉ3 Ｎ4 膜のみを備えた従来法ウェハ試料を
本発明ウェハ試料と同様にして洗浄し、そのＳｉ3 Ｎ4
膜の膜減り量を計測した。測定結果は、図４に示す通り
であった。図４では、横軸に洗浄時間を、縦軸にＳｉ3
Ｎ4 膜の膜減り量を取った。
Ｓｉ3 Ｎ4 膜を酸化して得た薄いＳｉＯ2 膜とＳｉ3 Ｎ
4 膜とを有する本発明ウェハ試料を１２０°Cの熱硫酸
過水で１０分間から４０分間にわたる異なる時間の間洗
浄し、Ｓｉ3 Ｎ4 膜の膜減り量を計測した。一方、従来
の方法でＳｉ3 Ｎ4 膜のみを備えた従来法ウェハ試料を
本発明ウェハ試料と同様にして洗浄し、そのＳｉ3 Ｎ4
膜の膜減り量を計測した。測定結果は、図４に示す通り
であった。図４では、横軸に洗浄時間を、縦軸にＳｉ3
Ｎ4 膜の膜減り量を取った。
【００１７】以上の結果から、本発明方法では、熱硫酸
過水の温度が高くなっても、また洗浄時間が長くなって
も、膜減り量が殆ど増加せず、また、熱硫酸過水の温度
が高い程、また洗浄時間が長い程、従来法に比べて、Ｓ
ｉ3 Ｎ4 膜の絶対的な膜減り量の減少が著しい。よっ
て、本発明方法によってＳｉ3 Ｎ4 膜を形成すれば、温
度の高い熱硫酸過水を使用して洗浄することにより、洗
浄時間を短縮することができ、更には硫酸過水の薬役ラ
イフが長くなり、薬役コストを軽減できる。また、長時
間洗浄していても、膜減り量が増大しないので、ホトレ
ジストを完全に除去することができる。
過水の温度が高くなっても、また洗浄時間が長くなって
も、膜減り量が殆ど増加せず、また、熱硫酸過水の温度
が高い程、また洗浄時間が長い程、従来法に比べて、Ｓ
ｉ3 Ｎ4 膜の絶対的な膜減り量の減少が著しい。よっ
て、本発明方法によってＳｉ3 Ｎ4 膜を形成すれば、温
度の高い熱硫酸過水を使用して洗浄することにより、洗
浄時間を短縮することができ、更には硫酸過水の薬役ラ
イフが長くなり、薬役コストを軽減できる。また、長時
間洗浄していても、膜減り量が増大しないので、ホトレ
ジストを完全に除去することができる。
【００１８】本実施例のＭＩＳ型半導体素子３０は、半
導体基板と電極との間の誘電体が、半導体基板上に形成
されたＳｉ3 Ｎ4 膜と、Ｓｉ3 Ｎ4 膜の電極側の表面を
酸素プラズマ処理又は熱酸化処理により酸化して形成し
た薄いＳｉＯ2 膜とで形成されている。本実施例の半導
体素子３０は、Ｓｉ3 Ｎ4 膜をパターニングした時に使
用したマスクパターンのホトレジストを除去する際のＳ
ｉ3 Ｎ4 膜の膜減り量が小さいので、所定膜厚のＳｉ3
Ｎ4 膜を備えることにより、所定の静電容量を有する。
よって、半導体素子３０は、キャパシタとして最適なＭ
ＩＳ型半導体素子である。
導体基板と電極との間の誘電体が、半導体基板上に形成
されたＳｉ3 Ｎ4 膜と、Ｓｉ3 Ｎ4 膜の電極側の表面を
酸素プラズマ処理又は熱酸化処理により酸化して形成し
た薄いＳｉＯ2 膜とで形成されている。本実施例の半導
体素子３０は、Ｓｉ3 Ｎ4 膜をパターニングした時に使
用したマスクパターンのホトレジストを除去する際のＳ
ｉ3 Ｎ4 膜の膜減り量が小さいので、所定膜厚のＳｉ3
Ｎ4 膜を備えることにより、所定の静電容量を有する。
よって、半導体素子３０は、キャパシタとして最適なＭ
ＩＳ型半導体素子である。
【００１９】
【発明の効果】本発明方法によれば、Ｓｉ3 Ｎ4 膜を半
導体基板上に形成する際に、Ｓｉ3 Ｎ4 膜を半導体基板
上に成膜した後、酸素プラズマ処理又は熱酸化処理を施
し、Ｓｉ3 Ｎ4 膜の表面を酸化して薄いＳｉＯ2 膜を形
成することにより、Ｓｉ3 Ｎ4膜のパターニングに使用
したマスクパターンのホトレジストを熱硫酸過水で洗
浄、除去する際に発生するＳｉ3 Ｎ4 膜の膜減り量を従
来法に比べて大幅に減少させることができる。よって、
本発明を使用すれば、第１には、Ｓｉ3 Ｎ4 膜の膜厚を
正確に所定膜厚に維持することにより、所定値の静電容
量を有し、バラツキの無いデバイス特性を備えたＭＩＳ
型半導体素子を実現させることができる。第２には、ボ
イル状態の熱硫酸過水を使用してホトレジストの除去で
きるので、洗浄作業の作業能率を向上させることができ
る。また、ホトリソグラフィ工程において予期しない事
情により露光操作をやり直す必要が生じた場合でも、Ｓ
ｉ3 Ｎ4 膜の小さい膜減り量を維持しつつホトリソグラ
フィ工程を繰り返し再実施することができる。また、本
発明に係るＭＩＳ型半導体素子は、所定膜厚のＳｉ3 Ｎ
4 膜を備えて所定の静電容量を有するので、キャパシタ
として最適なＭＩＳ型半導体素子を実現している。
導体基板上に形成する際に、Ｓｉ3 Ｎ4 膜を半導体基板
上に成膜した後、酸素プラズマ処理又は熱酸化処理を施
し、Ｓｉ3 Ｎ4 膜の表面を酸化して薄いＳｉＯ2 膜を形
成することにより、Ｓｉ3 Ｎ4膜のパターニングに使用
したマスクパターンのホトレジストを熱硫酸過水で洗
浄、除去する際に発生するＳｉ3 Ｎ4 膜の膜減り量を従
来法に比べて大幅に減少させることができる。よって、
本発明を使用すれば、第１には、Ｓｉ3 Ｎ4 膜の膜厚を
正確に所定膜厚に維持することにより、所定値の静電容
量を有し、バラツキの無いデバイス特性を備えたＭＩＳ
型半導体素子を実現させることができる。第２には、ボ
イル状態の熱硫酸過水を使用してホトレジストの除去で
きるので、洗浄作業の作業能率を向上させることができ
る。また、ホトリソグラフィ工程において予期しない事
情により露光操作をやり直す必要が生じた場合でも、Ｓ
ｉ3 Ｎ4 膜の小さい膜減り量を維持しつつホトリソグラ
フィ工程を繰り返し再実施することができる。また、本
発明に係るＭＩＳ型半導体素子は、所定膜厚のＳｉ3 Ｎ
4 膜を備えて所定の静電容量を有するので、キャパシタ
として最適なＭＩＳ型半導体素子を実現している。
【図１】図１（ａ）から（ｃ）は、それぞれ、ＭＩＳキ
ャパシタの絶縁膜としてＳｉ3Ｎ4 膜を成膜するため
に、本発明方法を実施する際の各工程毎の基板層構造を
示す断面図である。
ャパシタの絶縁膜としてＳｉ3Ｎ4 膜を成膜するため
に、本発明方法を実施する際の各工程毎の基板層構造を
示す断面図である。
【図２】図２（ｄ）から（ｆ）は、図１（ｃ）に続い
て、それぞれ、ＭＩＳキャパシタの絶縁膜としてＳｉ3
Ｎ4 膜を成膜するために、本発明方法を実施する際の各
工程毎の基板層構造を示す断面図であり、図２（Ｉ）は
図２（ｄ）に示すＳｉ3 Ｎ4 膜の拡大断面図である。
て、それぞれ、ＭＩＳキャパシタの絶縁膜としてＳｉ3
Ｎ4 膜を成膜するために、本発明方法を実施する際の各
工程毎の基板層構造を示す断面図であり、図２（Ｉ）は
図２（ｄ）に示すＳｉ3 Ｎ4 膜の拡大断面図である。
【図３】実験例１で得た、硫酸過水の温度とＳｉ3 Ｎ4
膜の膜減り量との関係を示すグラフである。
膜の膜減り量との関係を示すグラフである。
【図４】実験例２で得た、硫酸過水洗浄時間とＳｉ3 Ｎ
4 膜の膜減り量との関係を示すグラフである。
4 膜の膜減り量との関係を示すグラフである。
【図５】図５（ａ）から（ｃ）は、それぞれ、ＭＩＳキ
ャパシタの絶縁膜としてＳｉ3Ｎ4 膜を成膜するため
に、従来法を実施する際の各工程毎の基板層構造を示す
断面図である。
ャパシタの絶縁膜としてＳｉ3Ｎ4 膜を成膜するため
に、従来法を実施する際の各工程毎の基板層構造を示す
断面図である。
１０ 半導体基板 １２ ＬＯＣＯＳ膜 １４ ＳｉＯ2 膜 １６ 電極形成領域 １８ Ｓｉ3 Ｎ4 膜 ２０ ＳｉＯ2 膜 ２２ マスクパターン
Claims (6)
- 【請求項１】 Ｓｉ3 Ｎ4 膜を半導体基板上に形成する
方法であって、 Ｓｉ3 Ｎ4 膜を半導体基板上に成膜する工程と、 酸素プラズマ処理又は熱酸化処理をウェハに施してＳｉ
3 Ｎ4 膜の表面を酸化し、Ｓｉ3 Ｎ4 膜の表面に極く薄
いＳｉＯ2 膜を形成する工程と、 ホトレジスト膜のマスクパターンを形成する工程と、 マスクパターンをマスクにして薄いＳｉＯ2 膜及びＳｉ
3 Ｎ4 膜をエッチングする工程と、 熱硫酸過水でマスクパターンのホトレジストを除去する
工程とを備えることを特徴とするＳｉ3 Ｎ4 膜の形成方
法。 - 【請求項２】 熱硫酸過水でマスクパターンのホトレジ
ストを除去する工程において、１２０°C から１４０°
C の温度範囲の熱硫酸過水を使用することを特徴とする
請求項１に記載のＳｉ3 Ｎ4 膜の形成方法。 - 【請求項３】 マスクパターンを除去する工程におい
て、プラズマアッシング法によりマスクパターンのホト
レジストを除去し、更に熱硫酸過水で洗浄、除去するこ
とを特徴とする請求項１に記載のＳｉ3 Ｎ4 膜の形成方
法。 - 【請求項４】 半導体基板と絶縁膜と電極とで構成され
るＭＩＳ型半導体素子の絶縁膜として使用されるＳｉ3
Ｎ4 膜を形成することを特徴とする請求項１又は２に記
載のＳｉ3 Ｎ4 膜の形成方法。 - 【請求項５】 ＭＩＳ型半導体素子であって、 半導体基板と電極との間の誘電体が、半導体基板上に形
成されたＳｉ3 Ｎ4 膜と、Ｓｉ3 Ｎ4 膜の電極側の表面
を酸素プラズマ処理又は熱酸化処理により酸化して形成
した極く薄いＳｉＯ2 膜とで形成されていることを特徴
とするＭＩＳ型半導体素子。 - 【請求項６】 前記ＭＩＳ型半導体素子がキャパシタで
あることを特徴とする請求項１に記載のＭＩＳ型半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17445395A JP3362566B2 (ja) | 1995-06-16 | 1995-06-16 | Ｓｉ３Ｎ４膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17445395A JP3362566B2 (ja) | 1995-06-16 | 1995-06-16 | Ｓｉ３Ｎ４膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098034A true JPH098034A (ja) | 1997-01-10 |
| JP3362566B2 JP3362566B2 (ja) | 2003-01-07 |
Family
ID=15978764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17445395A Expired - Fee Related JP3362566B2 (ja) | 1995-06-16 | 1995-06-16 | Ｓｉ３Ｎ４膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3362566B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4944983A (en) * | 1988-07-11 | 1990-07-31 | Ngk Spark Plug Co., Ltd. | Sloped substrate for a thermal head and method of manufacturing the same |
| JP2003086805A (ja) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法 |
| US7662696B2 (en) | 2002-10-31 | 2010-02-16 | Renesas Technology Corp. | Method for fabricating semiconductor devices |
| US7973410B2 (en) | 2005-10-12 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8685169B2 (en) | 2009-11-30 | 2014-04-01 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method and storage medium |
-
1995
- 1995-06-16 JP JP17445395A patent/JP3362566B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4944983A (en) * | 1988-07-11 | 1990-07-31 | Ngk Spark Plug Co., Ltd. | Sloped substrate for a thermal head and method of manufacturing the same |
| JP2003086805A (ja) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法 |
| US7662696B2 (en) | 2002-10-31 | 2010-02-16 | Renesas Technology Corp. | Method for fabricating semiconductor devices |
| US7973410B2 (en) | 2005-10-12 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI409934B (zh) * | 2005-10-12 | 2013-09-21 | Semiconductor Energy Lab | 半導體裝置 |
| US8685169B2 (en) | 2009-11-30 | 2014-04-01 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method and storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3362566B2 (ja) | 2003-01-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |