TWI407120B - 路由探針卡上信號的可程式裝置 - Google Patents

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Description

路由探針卡上信號的可程式裝置
本發明係關於經由使用來測試晶圓上的積體電路(IC)之測試系統的探針卡來路由信號。
具有增加的測試通道之測試系統控制器對於測試系統係顯著的成本因素，因為探針卡具有相對於路由線的組件以適應有限數量的測試系統通道。測試系統控制器已發展來增加通道的數量以及可並聯測試之裝置的數量。不幸地是，晶圓尺寸已典型地超過測試系統控制器的發展，因此可使用的通道典型地不適於在同時測試晶圓上之待測裝置(DUT)。因此，想要來提供探針卡允許增加測試撓性。
以限量的測試通道來適應晶圓上的組件的有效率測試之一習知方式用來切換探針卡上之不同探針接點間之測試通道。探針卡製造者用於切換探針卡上的探針接點所使用之方法包括：繼電器、類比切換及跨接線。包括切換於測試系統中之一方法被說明於美國專利第5736850號，案名為“Configurable Probe For Automatic Test Equipment”，由Dennis Legal創作，讓渡給Teradyne公司。切換通道路徑的利益係由圖1A－1B所解說。於圖1A－1B中，晶圓的測試係藉由移動探針卡1在晶圓2的四個不同象限上予以實施，兩個象限被顯示。如圖1A所述，僅探針卡1的探針接點3的一部份係在致能測試的晶圓上。因此，切換被使用來不在晶圓上之重新路由來自測試探針的通道，以測試探針卡1中的晶圓上之探針，以使測試適應於所示的象限中。如圖1B所示，位在圖1A的晶圓上之探針接點不再位在晶圓上，然而有些不在圖1A的晶圓上之接點現已移位至圖1B的晶圓上。因此，切換可再次實施於圖1A所示的步驟及1B的步驟之間而實施，以將測試系統通道連接至設在晶圓上之測試探針。習知切換方法在探針卡上之缺點包括：繼電器係惡名不可靠，跨接線在接合焊墊不再接受焊料之前僅可使用幾次，且，類比切換不提供撓性地經常所需之信號交換密度。
以限量的測試通道來適應晶圓上的組件的有效測試之另一習知方式為將來自探針卡中的測試系統控制器的信號成扇形分散至多傳輸管線。換言之，正常提供至信號DUT之測試信號被成扇形分散至探針卡中之多DUT。此方法可以限量的測試系統通道於單點接觸中致能所有DUT的測試，適於燃燒測試之條件，其中，在晶圓的加熱中，探針卡對晶圓的多點接觸有時是不實際的。
為更確保成扇形分散之測試整合性，增加的電路係設在探針卡上，以最小化成扇形分散線路的一者之故障的效應。連接在成扇形分散線路上的組件的故障(短路)嚴重地減弱成扇形分散的測試系統通道之所有裝置的測試信號。美國專利申請案第6603323號案名為“Closed－Grid Bus Architecture For Wafer Interconnect Structure”，在此併入參考，說明藉由設置隔絕電阻器在通道線分支點及探針之間以減小故障組件所造成之削弱之解決手段。另一解決手段被提供於美國專利申請案第10/693133號，在此併入參考，案名為“Isolation Buffers With Controled Equal Time Delays”，其說明隔絕緩衝器被使用在通道線分支點及探針之間的系統，其中被包括之電路確保每一隔絕緩衝器提供均勻延遲。
圖2顯示習知測試系統方塊圖作為參考。測試系統包括測試系統控制器4或一般用途電腦，其藉由通信纜線6連接至測試頭8。測試系統另包括由用於安裝正被測試的晶圓14之機台12所構成之探針10，機台12可移動以使晶圓14與探針卡18上的探針16接觸。探針10包括支撐探針16之探針卡18，探針16接觸形成在晶圓14上之DUT。
於測試系統中，測試資料係由測試系統控制器4產生，經由通信纜線6、測試頭8、探針卡18、探針16傳輸，且最號到晶圓14上之DUT。測試結果然後自晶圓上的DUT經由探針卡18提供至用於傳輸回到測試系統控制器4之測試頭8。一旦測失係完成時，晶圓被切割以分開DUT。
由測試系統控制器4提供之測試資料分成各別測試通道，經由通信纜線6提供，且分離於測試頭8，以使每一通道被載送至探針16的各別一者。來自測試頭8之通道係藉由諸如撓性纜線連接器、pogopins或ZIF連接器之連接器24所運結至探針卡18。探針卡18然後將各通道連結至探針16的各別一者。
圖3顯示典型探針卡18的組件的橫向剖面圖。探針卡18係架構來提供用於彈簧探針16的電通道及機械支撐，探針16將直接接觸晶圓。探針卡電通道通過印刷電路板(PCB)30、***器32及空間變換器34。來自測試頭8的測試資料通過撓性纜線連接器24，撓性纜線連接器24典型地繞著PCB30的周圍之連接。通道傳輸線40將來自連接器24的信號水平地分佈於PCB30，以接觸PCB30上的焊墊來配合空間變換器34上之焊墊的路由間距。切換元件25(包括繼電器、類比切換或跨接線)係設在至少一些通道傳輸線40的路徑之PCB30上，以致使通道選擇性地路由至PCB30上之數個不同路徑。***器32包括具有配置在兩側上之彈簧探針電接點44之基板42。***器32將PCB30上的各別焊墊31電連接至形成焊接柵格陣列(LGA)在空間變換器34上之焊墊。空間變換器34的基板45之軌跡46將連接自LGA分佈或“空間變換”至以陣列配置之探針16。空間變換器基板45係典型地由以多層陶瓷或有機物為基礎的疊層所構成。具有崁入電路、探針及LGA之空間變換器基板45係稱為探針頭。
用於電組件之機械支撐係由背板50、托架(探針頭托架)52、框架(探針頭支肋框架)54、片狀彈簧56及調平銷62所提供。背板50係設在PCB30的一側上，而托架52係設在另一側上，且藉由螺釘59附接。片狀彈簧56係由螺釘58附接至托架52。片狀彈簧56延伸以可移動地固持框架54在托架52的內壁內。框架54在其內壁內包括用於支撐空間變換器34之水平延伸60。框架54圍繞探針頭且保持相對於托架52之緊密公差，使得橫向運動被限制。
調平銷62完成用於電元件之機械支撐，且提供空間變換器34的調平。調平銷62被調整，以使銅球66提供與空間變換器34之點接觸。銅球66接觸在空間變換器34的LGA的外側以保持與電組件之隔絕。基板的調平係利用前進螺釘或調平銷62藉由此些球的精確調整予以完成。調平銷62係經由背板50及PCB30中的支撐件65予以螺接。調平銷62的運動係被片狀彈簧56對抗，以銅球66與空間變換器34保持接觸。
圖4顯示圖3的探針卡的組件的分解圖。圖4顯示使用兩個螺釘59之背板50、PCB30及托架52的裝配。與個調平銷62通過背板50及PCB30以接觸四個接近空間變換器機板34的角之銅球66。框架54係直接設置在空間變換器基板34上，框架54裝入托架52內。片狀彈簧56係由螺釘58附接至托架52。雖然額外的螺釘58(未顯示)被設置繞著整個周圍以附接片狀彈簧，兩個螺釘58被顯示作為參考。
圖5顯示PCB30的相反側的立體圖，其解說繞著PCB30的周圍形成之連接器24及切換25的配置。於圖5中，PCB30的連接器24及切換25係向下且未被顯示。於典型探針卡中，連接器24係位在繞著探針卡的周圍，且架構來與典型地以相似方式配置在測試頭上之連接器配合。切換25典型地為具有限量切換元件之大型組件，此切換元件佔有相當大量的空間。切換25係設在PCB30的相反側上之連接器24及焊墊之間。如果可利用空間存在探針卡及測試頭之間，係設於此種空間。
依據本發明，探針卡設有可程式IC，諸如現場可程式閘陣列(FPGA)、可程式邏輯裝置(PLS)、專用積體電路(ASIC)或提供自各別測試信號通道至數個不同探針的可程式路由之其它IC。此種可程式IC提供更大的切換密度及比其它習知切換更長的壽命週期。可程式IC可比繼電器更可靠，將不會是永久如焊接跨接線，且將可提供更大具有比類比切換更小的PCB空間之彈性。
至於程式能力，相同PCB可被使用於部份晶圓測試以切換離開未使用探針之有限測試系統通道，如有關圖1A－1B的測試環境中所述。再者，至於程式能力，相同PCB可由簡單重新程式化此IC而使用於許多DUT設計，隨著位置的改變將信號、電力及接地路由至DUT上之適當位置。可程式IC進一步致使單一探針卡更有效地測試具有相同焊墊陣列的裝置，而具有用於不同裝置選擇性之不同接腳特性。
如典型的FPGA之可程式切換IC將係可電抹除且可現場重新程式化。程式化可使用附接至探針卡之自動測試系統控制器予以實施。程式化亦可藉由附接由纜線連接分開程式化裝置至探針卡予以實施。當測試工程師正在排除架構來將信號、電力及接地傳送至用於測試之適當DUT接點之測試程式的錯誤時，重新程式化能力亦允許測試工程師重新程式化。
諸如FPGA之可程式切換IC可複製DUT及測試者間的通道路徑上之電流及電壓，而以典型地包括於可程式IC之緩衝，延遲將被導入於測試通道上之量測。因此，一個實施例中，補償被提供於測試量測以消除所導入之延遲。為特性化這些延遲，可程式IC首先被程式化，以使通道路徑係經由迴歸到測試系統控制器之可程式IC而提供。量測然後由測試系統控制器實施以決定由可程式IC導入於通道路徑之延遲。以現在已知的可程式IC導入之延遲，可程式IC被重新程式化以將通道直接連接至DUT，且，所導入之已知延遲自總量測延遲減去，以致使測試系統所導入之整體延遲的準確決定。
相似於圖5所示的切換25，可程式IC可被設在PCB30上。以有限的尺寸，可程式IC亦可設在***器及空間變換器的表面上。再者，依據本發明，可程式IC可依據空間限制由連接器附接至PCB30之子卡上。
在結合使用可程式切換IC方面，依據本發明，進一步的板上特性可被提供，以致能測試通道信號對多DUT的成扇形分散，然而限制成扇形分散在測試結果上的不滿意效果。致使成扇形分散之板上特性的細節被說明於美國專利申請案第10/828755號，案明為“Intelligent Probe Card Architecture”，由Miller等人在2004年四月21申請，在本文中併入作參考。
圖6顯示依據本發明之自圖3所示的探針卡配置修改以包括一個電路板上組件之探針卡的橫向剖面圖，探針卡包括子卡100及102。為方便之用，自圖3轉入至圖6之組件係同樣地標示。圖6所示的子卡係藉由堆疊的連接器1041 － 4 所連接。堆疊的連接器係附接至相對卡表面，且包括公及母接合連接器。例如，連接器1041 係連接至基底PCB30，而連接器1042 係連接至子卡100。堆疊的連接器可以是適於互連印刷電路板之ZIF、pogo pin或其它型連接器。連接器使子卡可拆卸，以使不同子卡可依據測試環境而容易安裝。雖然以可移除連接器顯示，於一實施例中，子卡可被牢固地連接，諸如焊接。再者，雖然兩個子卡被顯示，單一卡或多於兩卡可依據設計需要而使用。
如所述，子卡100及102係設於測試系統控制器介面連接器24間之可利用空間。測試系統控制器可以是習知自動測試儀器(ATE)測試器或使用來控制及配置探針卡之電腦系統，其可限制可堆疊子卡的連接器24以上的高度。於配置中所示，開口係設於背板50，該開口形成子卡100及102連接至基底PCB30之輪廓區。可使用於子卡之探針卡的區大致由測試系統控制器連接及探針器限制所操控。以測試系統控制器介面連接器24間限制的水平空間，容納依據本發明的結構的附加電路之板區係藉由堆疊附加子卡在探針卡的輪廓區內所獲得的。
堆疊的連接器1041 － 4 提供用於設在基底PCB30及子卡100及102的每一者的表面上的分離組件114之空間。分離組件114可包括用於電源供應線之旁路電容器。於一實施例中，相似於分離組件112亦設在空間變換器34的表面上。為容納分離組件112，數個彈簧接點44係自***器32移除，且，線路的重定路由設於空間變換器34中。
諸如所示的100及102之子卡與基底PCB30一起可以是多餘的，在於它們支承相同的分離組件在其表面上。如果需要更多成扇形分散的測試通道，更多多餘的子卡可被簡化加入。替代地，子卡可依據測試必要條件及可利用空間而包括不同組件。
子卡102被顯示包括微控制器110及分離組件114。雖然如子卡102所示，相似微控制器可被設在子卡102、子卡100、基底PCB30及空間變換器34的一或數者上。微控制器IC110可以是各種可程式控制器的任何一者，且包括微處理器、數位信號處理器或FPGA、PLD、ASIC或可被程式化/配置來提供測試或控制信號至電路之其它控制器。
子卡或基底PCB30上之分離組件114或空間變換器上的組件112可包括微控制器110或探針卡上或外接至探針卡的另一處理器所使用之記憶體。記憶體可以是提供暫存或諸如快閃記憶體之提供更永久儲存的裝置之隨機接達記憶體(RAM)。為致能微控制器110或實施測試的其它可程式IC，記憶體可被程式化以包括測試向量或測試程式。同樣地，記憶體可包括系統配置資料。
除了微控制器110及記憶體之外之分離組件114另包括電壓調整器、繼電器、多工器、切換、D/A轉換器、A/D轉換器、移位暫存器等。分離組件的配置之實例係顯示於圖7及8的電路圖。以下說明依據本發明之此些組件以及包括在探針卡上的其它特徵的進一步說明。
A. DUT信號隔絕
於一實施例中，空間變換器34包括具有各探針串聯配置之薄膜電阻器，探針提供DUT輸入。自測試系統控制器4的單一通道提供信號至DUT1241 － 4 的輸入之此種薄膜電阻器1201 － 4 被解說於圖7。如先前所述，依據本發明之結構使用諸如電阻器1201 － 4 之崁入式電阻器於與各DUT輸入串聯配置之空間變換器34，以使故障或短路DUT與良好DUT輸入隔絕。圖6所述的空間變換器34典型地係多層陶瓷基板，或可以多層有機基板構成，其中薄膜電阻器1201 － 4 設在路由線路至探針的路徑之一或更多層上。此種DUT隔絕電阻器的使用被說明於美國專利第6603323號，前述的前案。分離或表面安裝的電阻器亦可被使用於DUT隔絕應用。
於另一實施例中，作為對於串聯電阻器的替代物，緩衝器係與各DUT輸入串聯放置以隔絕故障DUT，如美國專利申請案第10/693133號所述。電路然後包括在基底PCB或子卡上以確保具有緩衝器的各路徑中所提供之延遲係均勻的，如申請案第10/693133號所述。
B. DUT電力隔絕及電力控制
此系統可被受限於可使用之DUT電力供應器的數量。當使用單一電力供應器來驅動多個DUT時，較佳地隔絕故障或短路DUT以免影響連接至相同測試系統控制電力供應器之其它良好裝置。控制所提供的電力係較佳地，因為電力的降低可能隨著所加入的各通道分支而發生。
本結構使用與各DUT電力接腳串聯之電壓調節器、電流限制器或切換來隔絕故障DUT。來自測試系統控制器4的電力供應通道132之電壓調節器1301 － 4 的使用係解說於圖7。雖然顯示由測試系統控制器4提供，電力可同樣地自分離電力供應而提供。電壓調節器1301 － 4 具有供應自測試系統控制器電力供應線132的電力，且分配信號電力線以起動多個DUT1241 － 4 。電壓調節器1301 － 4 作用來由檢測具有短路或相似於故障的DUT所造成之電流湧然後切斷或最小化至DUT的電流以使故障DUT與由相同電壓源操作的良好DUT隔絕。雖然顯示如圖7之電壓調節器，電壓調節器1301 － 4 可被具有致能故障的DUT的隔絕的相同反饋之切換或電流限制予以取代。
除了電力供應隔絕外，本結構提供來自DUT電力供應通道之增加電力以致使單一電力供應驅動更多的DUT。為增加電力，DC/DC轉換器134係設在測試系統控制器4及DUT電壓調節器1301 － 4 間的子卡100上以提供DUT額外電力。測試系統控制電力供應器大致設有具有固定最大電流之可程式電壓輸出。在此，測試系統控制器可被可程式至較高電壓，且，DC/DC轉換器134可向下調整至能夠致使測試系統控制電力供應器驅動更多DUT之更低電壓及更高電流。
為確保精確地電壓提供測試系統，本發明的實施例提供電壓調節器1301 － 4 及其它探針卡組件的校準及監視。微控制器110係連接來監視電壓調節器1301 － 4 的輸出，以決定何時電流由於DUT故障而切斷。再者接收電流信號，探針卡的微控制器110可被配置來校準電壓調節器1301 － 4 以致能由調節器提供之電壓的準確控制。
C.探針卡自動測試
因為測試的平行性係藉由成扇形分散於探針卡所提供且測試功能性被移至探針卡上，包括探針卡上的特徵成為需要以確保探針卡測試功能整合性而無需額外測試系統控制器功能性。於習如探針卡中，測試系統控制器可為整合性而大致監視各通道。當測試系統控制器資源被分佈在數個DUT且組件被加入來隔絕DUT時，測試系統控制器所實施之探針卡整合性檢查可能不再是測試系統的有效檢查。
因此，於圖7所示的一個實施例中，本結構實施使用來確保加至探針卡的測試功能的整合性之微控制器110的組合的自動測試、串聯－並聯暫存器(控制器)146、多工器140及142、D/A轉換器144、A/D轉換器147與其它電路組件。以其它子卡上的微控制器110或處理單元或基底PCB30實施的操作的模式提供允許個別子卡PCB組合及基底PCB組合被測試之自動測試。
探針卡可被架構或包括記憶體中之軟體以提供自動測試。測試結果係自探針卡報告給測試系統控制器4或其它使用者介面。微控制器110亦可包括可程式模式，可程式模式允許探針卡重新配置以允許使用標準探針卡測試度量衡工具之探針卡測試。可被使用之標準度量衡工具的一個實例係Applied Precision Inc.所製造之探針WoRx系統。具有此種可程式模式之探針卡的使用允許自動測試被實施於晶圓生產測試環境。
D.串聯匯流排介面
為最小化使用子卡所需之路由線路及連接器資源的量，串聯匯流排145設有本結構。圖7中之微控制器110提供串聯匯流排介面於一個實施例中來控制串聯匯流排145而無需額外區支出。探針卡的串聯匯流排145允許具有最小量的介面管線之探針卡內建自動測試(BIST)特性的分佈。串聯匯流排係探針卡BIST功能性的主要致能器。
串聯匯流排145係設在子卡100(及其它子卡，若需要的話)及基底PCB30之間。串聯匯流排以最小量的連接器及管線資源致能基底PCB30及子卡間之通信。諸如串聯－並聯暫存器146係設在基底PCB30上之串聯對並聯轉換器，用於以最小量的路由管線及連接器資源將串聯匯流排信號分佈至內接至PCB30之個別DUT。
雖然如簡單的串聯－並聯暫存器所示，串聯－並聯暫存器146可以是諸如處理器、DSP、FPGA、PLD或微控制器之可程式控制器，其提供相似於子卡100上的微控制器110之功能性，其具有提供並聯對串聯轉換的基本功能。如一處理器，單元146亦可架構來實施自動測試功能，用來提供程式或資料至子卡上之其它處理器，且用來經由串聯匯流排145提供處理器的鏈環連接。
如一處理器，串聯－並聯暫存器146可進一步利用壓縮資料格式，且可作用來壓縮及解壓縮資料及測試向量。例如，串聯－並聯暫存器146可架構來接收來自未附接至串聯匯流排的組件之BCD資料，且將BCD資料轉換成用於後續分配之串聯資料。相似於資料壓縮及解壓縮可由包括在探針卡的子卡100及102與基底PCB30的一者上之其它程式控制器或處理器所提供。
相似的，架構如處理器之串聯－並聯暫存器146可致使探針卡支撐DUT的掃瞄測試特徵。可程式邏輯及記憶體晶片可具有串聯掃瞄口以提供用於掃瞄測試。掃瞄口典型地使用於製造以提供用於晶片的內建自動測試(BIST)，其中掃瞄口不久在製造之後連接至封裝引線。以DUT掃瞄口對串聯/並聯控制器單元的連接或附接至串聯匯流排之其它掃瞄測試電路，DUT的掃瞄測試特徵可藉由子卡與測試系統控制器4結合或分開予以致能。
對於測試系統控制器4之串聯匯流排介面133進一步係顯示於圖7，提供用於來自測試系統控制器4之串聯通信，其以最小量的配線及連接器資源。以串聯匯流排介面133，測試系統控制器4可將控制信號路由至串聯－並聯暫存器146，或至微控制器110。串聯匯流排介面133可於一個實施例自測試系統控制器4的JTAG串聯口而提供，其中測試系統控制器4的掃瞄暫存器使用來提供來自測試系統控制器4之串聯控制信號。
雖然測試系統控制器4顯示具有與微控制器110連接至串聯匯流排介面133，其它類型通信介面可被提供，諸如所示之並聯介面135。額外介面可與串聯介面結合或單獨使用。當測試系統控制器4可取得時之其它類型介面可包括RF、無線、網路、IR或各種連接。雖然僅顯示連接至微控制器110，介面135可直接或經由匯流排來連接至探針卡之其它裝置。
串聯匯流排145亦可使用來將類比信號分配至及自DUT。本結構包括串聯數位對類比轉換器144，以將串聯信號轉換成類比形式及將此信號分配至多DUT。D/A轉換器144自串聯－並聯暫存器146經由串聯匯流排145接收測試信號輸入，雖然此信號可自連接至串聯匯流排145之其它組件而提供。D/A轉換器144可含有多D/A轉換器每封裝(每一封裝典型地為8、16或32)，每一封裝典型地為8、16或32係連接至串聯匯流排145，用於以最小化配線及PCB區將類比電壓傳輸至DUT。A/D轉換器147進一步被包括以接收來自DUT之類比信號，且轉換成數位形式以提供信號在串聯匯流排上，較佳地提供至串聯－並聯暫存器。類比多工器142進一步被提供以將來自電壓調節器1301 － 4 的輸出之反饋提供至微控制器110，以致使微控制器確保電壓調節器1301 － 4 適當地作用於自動測試及測試整合確認性。
E.可程式IC路由
圖8顯示用於可使用在圖6的探針卡的組件之圖7的替代電路圖。圖8的電路由使用取代串聯－並聯暫存器146之FPGA150來修改圖7，以及顯示在基底PCB30上之其它分離組件及圖7的子卡100。再者，或替代地，FPGA150或其它可程式IC可提供可程式路由以選擇性地將各別測試通道6導引至多探針接點的一者。
如先前參考圖2－6所示，連接器24將信號自測試系統控制器4分佈至基底PCB30的連接器24。通道傳輸線40然後來自連接器24的信號水平地分佈至用於連接至DUT之PCB。於圖8中，測試通道6係經由基底PCB30上的FPGA150予以路由，以致使測試系統控制器4的路由資源可程式地連接至不同DUT。同樣地，電力線132係經由用於可程式連接至不同DUT的FPGA150予以連接。FPGA150簡單供作為可程式切換矩陣。來自介面133及135的控制信號係自測試系統控制器4串聯或直接地進一步提供，以提供對FPGA150之控制信號及程式化此FPGA150。對用於程式化的FPGA150之連接進一步地可經由自使用者介面(未顯示)至FPGA150分離連接，其允許FPGA150被重新程式化以重新配置想要的軌跡路由。雖然未顯示，來自FPGA150之軌跡路由可使用諸如先前所述的隔絕電阻器1201 －1204 的組件如參考圖7所述予以分支。
習知上，路由使用空間變換器34或基底PCB30僅提供有某類型的空間轉換。一旦軌跡被製造，有極小作改變之彈性。某些彈性是諸如繼電器、類比切換或跨接線的習知組件內建於探針卡中，以提供軌跡的重新路由。繼電器係不可信賴的，且，跨接線係工資低廉且僅可重新連接一限量的次數，如前所述。類似繼電器，類比切換仍是大的，且限制在低頻測試。
使用諸如FPGA150之具有內部切換之可程式IC，提供更大程度的彈性，允許藉由簡單重新程式化IC以使相同探針卡被使用於許多設計。FPGA150明顯地提供比繼電器或類比切換更大的切換能力且係可靠的。FPGA150將操作在比類比切換更高的頻率。FPGA的程式化允許測試通道6的選擇路由經由切換至不同DUT。FPGA的程式化進一步允許通道對DUT內的不同接點的重新路由，以適應具有不同接腳之DUT。
FPGA150可藉由諸如Verilog的程式予以實施或配置。FPGA150的實施或配置可在FPGA150的安裝在探針卡之前予以提供。FPGA150的實施或配置可進一步地使用測試系統控制器4或替代地使用直接連接至探針卡的使用者介面154在安裝之後予以實施。使用者介面154可以是CPU工作站或使用來重新程式化FPGA之其它外接控制裝置。因為FPGA150可在安裝及作用之前予以程式化而無需重新程式化，使用者介面154係顯示為選擇性的。
FPGA的程式化可以是基於DUT的設計資料庫或測試台而定。設計資料庫可包括不同DUT設計之接腳功能的列表，此不同DUT設計被預期測試於給定測試系統。當新DUT可被取得於測試時，資料庫可被更新以包括額外DUT設計說明。FPGA可被重新配置以促成特定測試在由設計資料庫或基於在測試時即時來自DUT改變接腳功能的響應所提供之晶圓上的DUT所需之接腳外特性上。於一實施例中，使用來開發DUT之電腦輔助設計(CAD)設計系統的輸出可被使用來合成載入FPGA之測試程式。CAD設計資料庫可藉由設計或使用來設計探針卡的CAD工具直接地使用或後處理。使用來設計探針卡的工具被說明於美國專利6539531號，案名為“Methid Of Designing，Fabricating，Testing And Interconnection An IC To External Circuit Nodes”由Miller等人創作，在此組合參考。因此，由使用FPGA於探針卡中，標準或半標準探針卡可被使用且在特定DUT設計的測試之前藉由軟體予以客製化。探針卡FPGA可進一步地即時重新程式化或重新配置用於特定DUT設計的測試。
當測試工程師正在排除用來將信號及電力傳送至測試用的適當DUT接點之測試程式的錯誤時，FPGA的重新程式化能力或重新配置允許測試工程師重新程式化。在標準或生產測試中作為測試循環的一部份之FPGA的重新程式化，進一步提供增加彈性至測試過程的方式。例如，第一組測試可能以配置A完成，且，則FPGA可被重新配置成新配置B。配置B係設計來實施第二組測試。此可在DUT的晶片電路所控制的測試操作中與DUT接腳功能的變化符合，或者，測試系統控制傳送至DUT之信號。FPGA可自不作用DUT接腳重新指定測試系統接腳連接以重新活化DUT接腳，或將專用於特別接腳功能之測試系統接腳連接簡單地重指定給新指定來提供此功能之DUT接腳。FPGA及DUT接腳功能的重新配置可於測試中即時發生，而無需終止測試過程以重新程式化FPGA或DUT接腳功能。
雖然瞭解到FPGA150可包括在子卡100上，FPGA150較佳地係位在基底PCB30上以最小化子卡132及基底PCB30間之路由線及連接器的數量。FPGA或其它相同可程式IC可同樣地設在***器32或空間變換器34上。
FPGA典型地係具有積體I/O緩衝器之數位裝置，其將輸入及輸出電壓調整至預設範圍。依賴緩衝器的品質而定，當短路或斷路適用時，緩衝可防止某些參數測試，包括小量的漏電流的量測或特定電壓的量測。因此，於本發明的一實施例中，諸如FPGA之可程式IC未設有I/O緩衝器，可程式IC使用傳輸閘來提供程式化路由以使參數測試可被實施。
雖然可程式IC或FPGA的緩衝器可複製所收到的電流及電壓，它們將導致延遲於測試通道路徑。因此，於一實施例中，補償被提供於測試量測以消除所導致的延遲。為刻意化此延遲，可程式IC首先被程式化，以使通道路徑係經由迴歸至測試系統控制器之可程式IC予以提供。量測然後由測試系統實施以決定由可程式IC產生於通道路徑之延遲。以由可程式IC所導引之延遲，可程式IC被重新程式化以直接連接通道至DUT，且，所導引的已知延遲係自總量測延遲減去，以致使由測試系統所導引之整體延遲的準確決定。
使用來決定由可程式IC導引於通道的延遲之測試配置(顯示如FPGA150)係解說於圖9A－9B。以圖9A或9B的配置，延遲可被決定於實際環境，以消除諸如溫度改變的變數所導引之可能延遲。例如，為確保溫度保持不變，在由可程式IC所導引之延遲被量測之前，可程式IC被放置於測試環境達容許其上升至剩餘測試設備的溫度之期間。
圖9A顯示使用經由FPGA150來決定延遲之圖8的組件，其在如虛線160所示之FPGA150內使測試信號迴歸至測試系統4。為決定延遲，FPGA150被程式化以提供迴歸路徑160。在FPGA150內使信號迴歸至測試系統4，FPGA150的輸入緩衝器及輸出緩衝器的延遲被遭遇。以所知的測試系統通道延遲，由FPGA150的緩衝器所導引之延遲被量測，且可被包括於總測試系統延遲的決定。為了隨後量測DUT，FPGA150被簡單地重新程式化以直接提供信號至或自DUT，如圖7所示，而所導引的測試系統延遲可被減去。
圖9B顯示測試基板162被導入以決定測試系統所導引的延遲之替代架構。此實施例之測試基板162包括使測試信號迴歸至測試系統4之軌跡164。圖9B的系統允許經由基底PCB30及空間變換器34來自測試系統4之完整延遲以及FPGA150所導引的延遲的量測。總延遲係藉由減去軌跡164導引於路徑之已知延遲以及除以二予以決定，以決定由僅一通道所導引之延遲。當DUT隨後導入時，軌跡164可被配置來複製通道路徑，以使FPGA在量測之後將不需DUT量測的重新程式化以決定延遲。測試基板162係簡單地以支撐DUT的基板予以移除且更換。
雖然以上已特別地說明本發明，這僅是教導熟習此項技藝者如何製作及使用本發明。許多額外修改將屬於本發明的範圍內，因為此範圍係由以下請求項所界定。
ATE．．．自動測試儀器
RAM．．．隨機接達記憶體
BIST．．．建自動測試
CAD．．．電腦輔助設計
IC．．．積體電路
LGA．．．焊接柵格陣列
FPGA．．．現場可程式閘陣列
PLD．．．可程式邏輯裝置
ASIC．．．專用積體電路
1201 －1204 ．．．隔絕電阻器
1．．．探針卡
2．．．晶圓
3．．．探針接點
4．．．測試系統控制器
6．．．測試通道
8．．．測試頭
10．．．探針
12．．．機台
14．．．晶圓
16．．．探針
18．．．探針卡
24．．．測試系統控制器介面連接器
25．．．切換元件
30．．．基底PCB
31．．．焊墊
32．．．***器
34．．．空間變換器
40．．．通道傳輸線
42．．．基板
44．．．彈簧接點
45．．．基板
46．．．軌跡
50．．．背板
52．．．托架
54．．．框架
56．．．片狀彈簧
58．．．螺釘
59．．．螺釘
60．．．水平延伸
62．．．調平銷
65．．．支撐件
66．．．銅球
100及102．．．子卡
110．．．微控制器
112．．．分離組件
114．．．分離組件
132．．．電力供應通道
133．．．串聯匯流排介面
134．．．DC/DC轉換器
135．．．並聯介面
140及142．．．多工器
144．．．D/A轉換器
145．．．串聯匯流排
146．．．串聯－並聯暫存器
147．．．A/D轉換器
150．．．FPGA(場可程式閘陣列)
154．．．使用者介面
160．．．迴歸路徑
162．．．測試基板
164．．．軌跡
1041 － 4 ．．．連接器
1041 ．．．連接器
1042 ．．．連接器
1201 － 4 ．．．薄膜電阻器
1241 － 4 ．．．DUT(待測裝置)
1301 － 4 ．．．電壓調節器
經由附圖的輔助解說本發明的進一步詳細說明：圖1A－1B解說以四象限的方式測試晶圓之提供於晶圓的不同位置之探針卡，以解說探針卡上之切換的使用；圖2顯示習知晶圓測試系統的組件的方塊圖；圖3圖1的晶圓測試系統之習知探針卡的橫向剖面圖；圖4係圖3的探針卡的組件的分解圖；圖5係顯示用於連接測試頭的連接器及切換之圖3的PCB的立體圖；圖6顯示依據本發明之具有電路板上組件的探針卡的橫向剖面圖；圖7顯示圖6的探針卡的組件之電路圖；圖8顯示圖6的探針卡的組件之替代電路圖；及圖9A－9B顯示藉由諸如FPGA的可程式IC能夠致使導引於通道的延遲的特性之量測配置。
16．．．探針
24．．．測試系統控制器介面連接器
30．．．基底PCB
32．．．***器
34．．．空間變換器
44．．．彈簧接點
50．．．背板
52．．．托架
54．．．框架
56．．．片狀彈簧
58．．．螺釘
100及102．．．子卡
110．．．微控制器
112．．．分離組件
114．．．分離組件
1041 － 4 ．．．連接器

Claims (14)

  1. 一種探針卡組合，包含：一可程式IC，將各別測試通道連接至數個測試探針的一者；一儲存用於程式化該可程式IC的資料之記憶體，其中該資料能夠致使該可程式IC首先被程式化以提供一自一測試系統控制器經由該可程式IC回到該測試系統控制器之連接，以致能經由該可程式IC之延遲的量測，及接著重新程式化以連接至至少一待測裝置。
  2. 一種探針卡組合，包含：一可程式IC，將各別測試通道連接至數個測試探針的一者；一連接至基底PCB之子卡，該基底PCB包括用於連接至測試系統控制器的連接器及自該連接器至該子卡的路由線，該子卡支撐該可程式IC。
  3. 一種包括探針卡之測試組合，包含：一空間變換器，其支撐測試探針；一基底PCB，其包含：測試頭連接器，用於連接至一測試系統控制器；一可程式IC；通道線，其自該等測試頭連接器設置至該可程式IC；及路由線，其將該可程式IC連接至該空間變換器 的該等測試探針，其中該可程式IC係可程式化的以選擇性地將該等通道線的各別一者連接至該等測試探針的不同者。
  4. 如申請專利範圍第3項之測試組合，其中該可程式IC包含一FPGA。
  5. 如申請專利範圍第4項之測試組合，另包含一儲存用於程式化該FPGA的資料之記憶體，其中該資料能夠致使該FPGA首先被程式化以提供一自該測試系統控制器經由該FPGA回到該測試系統控制器之連接，以致能經由該FPGA之延遲的量測，及接著重新程式化以自該測試系統控制器經由該FPGA、該等通道線、該等路由線及該等探針連接至至少一待測裝置。
  6. 如申請專利範圍第5項之測試組合，另包含：一測試基板，其具有藉由軌跡互連的焊墊，其中該基板的焊墊在該FPGA首先被程式化時可連接至該等測試探針，以提供一自該測試系統控制器經由該FPGA回到該測試系統控制器之連接，以致能經由該FPGA之延遲的量測。
  7. 如申請專利範圍第5項之測試組合，另包含：自該等測試頭連接器設置至該可程式IC之電力線，其中該可程式IC係可程式化的，以選擇性地將該等電力線的各別一者連接至該等測試探針的不同者。
  8. 一種用於探針卡之方法，該方法包含：程式化該探針卡上的可程式IC，以選擇性地在一測試通道上將來自一測試系統控制器的信號經由該可程式IC導引回到該測試系統控制器；量測該可程式IC所導入於該測試通道之延遲；及重新程式化該可程式IC，以在一測試通道上經由該可程式IC導引來自該測試系統控制器之信號，而連接至一待測裝置(DUT)。
  9. 如申請專利範圍第8項之方法，另包含：以取消由該可程式IC所導入之延遲，在重新程式化該可程式IC的步驟之後，量測經由該通道至該DUT之延遲。
  10. 如申請專利範圍第9項之方法，其中在程式化該可程式IC及重新程式化該可程式IC的步驟之前，該可程式IC被置於用以量測延遲的步驟之測試環境，且被容許達到如該測試環境的其它組件之大致相同溫度。
  11. 如申請專利範圍第10項之方法，其中程式化的步驟係藉由載入來自使用來開發該晶圓上的組件的CAD設計系統之測試程式予以實施。
  12. 如申請專利範圍第10項之方法，其中程式化的步驟係藉由連接至與自動測試系統分開的探針卡之使用者介面予以實施，該自動測試系統連接至該探針卡以提供測試信號在該測試通道上。
  13. 如申請專利範圍第10項之方法，另包含重新配置 該IC的步驟，該IC包含一FPGA，以在該晶圓上的該等組件的測試中將測試信號重新導引至該數個測試探針的不同者。
  14. 如申請專利範圍第13項之方法，其中該FPGA被重新配置以響應該晶圓上之該等組件的接腳功能的變化。
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