JPH0435223A - プログラマブルロジックデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、交流テスト回路を備えたプログラマブルロ
ジッデバイス（以下、ＰＬＤという。）に個する。

（ロ）従来の技術 一般にＰＬＤはアンド回路とオア回路との組合せにより
各種の論理回路が構成され、これに順序回路としてのフ
リップフロップからなるレジスタを付加して、プログラ
マブルな論理回路を形成している。

第４図は、この種のＰＬＤを示す回路図であり、（１）
は入力データを出力するワードラインであり、Ｘデコー
ダ（８）によりデコードされたデコードデータを出力す
る。　（２）はワードライン（１）のデータを入力する
アシドアレイ、　（３）はアンドアレイ（２）からの積
項データを出力する積項ラインである。

アンドアレイ　（２）は縦横に配置されたワードライン
（１）と積項ライン（３）との交点に、紫外線消去型メ
モリ（ＥＰＲＯＭ）などの不揮発性のメモリ素子からな
るプログラマブルな素子が設けられ、このプログラム素
子をプログラムすることにより、特定の積項データを積
項ライン（３）より出力する。

（４）は積項ラインの意味する各論理の成立、不成立を
判定するセンスアンプである。各積項ライン（３）の出
力はセンスアンプ（３）を介してオア回路（５）に入力
され、このオア回路（５）は、積項ライン（３）が出力
する積項結果の論理和演算を行ないその結果を出力端子
（９）または、レジスタ回路としてのフリップフロップ
（７）に出力する。

一方、フリップフロップ（７）はＣＬＫ入力端子（１０
）からのＣＬＫに応じて、オア回路（５）の演算結果を
出力端子（９）へ出力する。

尚、　（１１）は積項ライン（３）を選択するＹデコー
ダである。

ところで、上述ＰＬＤにおいて、プログラム素子の重要
な特性として、オン時のソース・ドレイン間の電流、す
なわちＯＮ電流（Ｉｏｎ　）がある。

この電流が一定のレベル以上でないとＰＬＤの故障、誤
動作の原因となる。このため一定のＯＮ電流に満たない
プログラム素子があるか否かを検出するため、ＰＬＤの
各不揮発性メモリ素子がプログラムされていない状態の
下で、入出力遅延特性等の交流特性を測定することが可
能な交流テスト回路を備えたＰＬＤが特開平１−１０９
９２１号公報に開示されている。

この交流テスト回路を備えたＰＬＤの構成について、第
５図面の簡単な説明する。

このＰＬＤは、複数本のワードライン（１）と、複数本
の積項ライン（３）と、ワードライン（３）と積項ライ
ン（９）間に設けられる複数の不揮発性メモリ素子（２
２）とを有して積論理を構成するアンドアレイ、この積
項ライン（３）から読み出されるデータに対して論理輪
演算を行うオア回路（５）とを備えたプログラマブルロ
ジックアレイにおいて、試験信号を入力するための試験
用入力ライン（２０）と、上記プログラマブルロジック
アレイの交流特性を測定する試験モードのとき、上記試
験用入力ライン（２０）以外のワードライン（１）に接
続される上記不揮発性メモリ素子（２２）をオフとする
とともに、上記交流特性が測定される上記積項ライン以
外の積項ラインをＬレベルとするインバータ（２２）と
ノアゲート（２４）からなる制御手段から構成される。

上述したＰＬＤにおいて、テストを行なう場合、第５図
において、図示しないＸデコーダと、Ｙデコーダ（１１
）を用いて、夫々、ワードライン（１）及び積項ライン
（３）を１本づつ選択し、選択されたワードライン（１
）のみ動作し、他のワードライン（１）は“Ｌ″に固定
される。また、積項ライン（３）も選択されたちの以外
は”Ｌ”に固定される。

従って、夫々選択されたラインの交点のプログラム素子
のみ、０Ｎ−ＯＦＦの動作を行なうことになる。

そして、入出力遅延時間（ｔＰＤ）はプログラム素子の
ＯＮ電流によって大きく変化する。

そこで、この入出力遅延時間（ｔＰＤ）を測定すること
により、各プログラム素子のテストを行なうことができ
る。

（ハ）発明が解決しようとする課題 しかしながら、レジスタを介して出力端子（９）に出力
が与えられる場合には、アンドアレイからの信号はレジ
スタに格納され、レジスタに与えられるＣＬＫ入力によ
り出力される。このためレジスタの出力遅延時間（ｔｃ
ＬＫ）は測定できても、入出力遅延時間（ｔＰＤ）は測
定不可能であり、プログラム素子のテストはできないと
いう難点があった。

本発明は上述した従来の問題点に鑑みなされたものにし
て、レジスタを介して出力端子にアンドアレイの出力を
与える構成のＰＬＤにおいてもプログラム素子のテスト
を可能にすることをその課題とする。

（ニ）課題を解決するための手段 本発明は、ワードライン及び積項ラインに接続される複
数の不揮発性のメモリ素子を備えたアンドアレイ部と、
前記メモリ素子から読み出されるデータに対して所定の
論理和演算を行うオア回路と、前記各メモリ素子の特性
を試験するテスト回路と、を備えたプログラマブルロジ
ックデバイスにおいて、前記オア回路からの出力を一旦
保持するレジスタと、このレジスタに接続された出力端
子と、前記オア回路からの出力を直接出力端子に出力す
るか前記レジスタを介して出力するかを選択する選択手
段と、を備えたことを特徴とする。

（ホ）作用 本発明は、テスト時に選択手段によりオア回路からの出
力をレジスタを通らないように制御することで、出力端
子にはメモリ素子に対応する遅延時間の出力が得られる
。

（へ）実施例 以下、本発明の実施例につき第１図ないし第３図に従い
説明する。

第１図は本発明の一実施例を示すブロック図であり、第
２図は同実施例に使用される選択手段の１例を示す回路
図である。

尚、従来例と同一部分には同一符号を付す。

第１図において、　（１）は入力データを出力するワー
ドラインであり、Ｘデコーダ（８）によりデコードされ
たデコードデータを出力する。　（２）はワードライン
（１）のデータを入力するアンドアレイ、　（３）はア
ンドアレイ　（２）からの積項データを出力する積項ラ
インである。

アンドアレイ（２）は縦横に配置されたワードライン（
１）と積項ライン（３）との交点に、紫外線消去型メモ
リ（ＥＰＲＯＭ）なとの不揮発性のメモリ素子からなる
プログラマブル素子が設けられ、このプログラム素子を
プログラムすることにより、特定の積項データを積項ラ
イン（３）より出力する。

（４）は積項ラインの意味する各論理の成立、不成立を
判定するセンスアンプである。各積項ライン（３）の出
力はセンスアンプ（３）を介してＯＲ回路（５）に入力
され、このオア回路（５）は、積項ライン（３）が出力
する積項結果の論理和演算を行ない、その結果を出力端
子（９）または、レジスタ回路としてのフリップフロッ
プ（７）に出力する。

（１２）はフリップフロップ（７）と出力端子（９）と
の間に設けられた選択手段としてのマルチプレクサであ
り、フリップフロップ（７）をバイパスするバイパスラ
イン（１３）を選択するかフリップフロップ（７）を選
択するか制御する。このマルチプレクサ（１２）は交流
テスト時には使用しない任意の入力ビン（１４）にてそ
の選択動作が制御される。

尚、この実施例おいて、交流テスト回路の構成について
は図示していないが、第５図に示す交流テスト回路が付
加されている。

第２図に、本発明に用いられるマルチプレクサ（１２）
の回路図を示す、このマルチプレクサ（Ｉ２）はアンド
回路（＋５）　、インバータ（１６）及び〜１０Ｓトラ
ンジスタ（１７）　　（＋７）から構成され、アンド回
路（１５）に入力されるＡＣＴ入力信号とマルチプレク
サ（１２）の動作信号ＭＵＸでその選択動作が制御され
る。尚、図中Ａラインがフリップフロップ（７）に接続
され、Ｂラインがバイパスライン（１３）に接続される
。その信号と選択動作の関係を第１表に示す。

（以下、余白） 第１表 面して、交流テスト時に、バイパスライン（１３）出力
を選択すれば、フリップフロップ（７）付きの出力端子
（９）においても、入出力遅延時間（ｔ、ＰＤ）が測定
可能となりプログラム素子のテストが行える。

また、交流テスト以外はマルチプレクサ（１２）はフリ
ップフロップ（７）を選択するように制御しているので
、通常動作に対してはなんら影響をおよぼすものではな
く、さらに、レジスタ出力遅延時間（ｔ　ｃ　１　ｋ）
も測定も可能である。

第３図は本発明の他の実施例を示すプロ・ツク図であり
、第１図と異なるところは選択手段とじてマルチプレク
サを用いずにアンド回路とオア回路を用いたものである
。

すなわち、フリップフロップ（７）と出力端子（９）と
の間に選択手段としてのアンド回路（３１）とのオア回
路（３２）が設けられ、このアンド回路（３１）の一方
の入力端子にテスト動作の時に与えられるＡＣＴ信号が
入力され、そして他方の入力にバイパスライン（１３）
が接続される。

そして、このアンド回路（３１）の出力がオア回路（３
２）の一方の入力端子に与えられるとともに、このオア
回路（３２）の他方の入力端子にフリップフロップ（７
）のＱ出力が入力される。このオア回路（３２）の出力
が出力端子（９）に与えられる。

従って、ＡＣＴ信号を制御することにより、出力端子（
９）の出力がバイパスライン（＋３）　、またはフリッ
プフロップ（７）に選択制御される。

（ト）発明の詳細 な説明したように、本発明によれば、レジスタを介して
データを出力するＰＬＤにおいても、交流テスト時に入
出力遅延時間を測定することができ、アンドアレイ部の
全ての不揮発性メモリの特性を測定でき、ＰＬＤの不良
率を低減できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
同実施例に用いられるマルチプレクサを示す回路図であ
る。 第３図は本発明の異なる実施例を示すブロック図である
。 第４図は従来例を示すブロック図、第５図は交流テスト
回路を備えたＰＬＤを示すブロック図である。 ■・・・ワードライン、　　　２・・・アンドアレイ部
、３・・・積項ライン、　　　　４・・・センスアンプ
、５・・・オア回路、　　　　　７・・・フリップフロ
ップ、９・・・出力端子、　　　　１２・・・マルチプ
レクサ、１３・・・バイパスライン。 第１図 第３図 １υ 第４図 第２図

Claims (1)

【特許請求の範囲】
1. （１）ワードライン及び積項ラインに接続される複数の
   不揮発性のメモリ素子を備えたアンドアレイ部と、前記
   メモリ素子から読み出されるデータに対して所定の論理
   和演算を行うオア回路と、前記各メモリ素子の特性を試
   験するテスト回路と、を備えたプログラマブルロジック
   デバイスにおいて、前記オア回路からの出力を一旦保持
   するレジスタと、このレジスタに接続された出力端子と
   、前記オア回路からの出力を直接出力端子に出力するか
   前記レジスタを介して出力するかを選択する選択手段と
   、を備えたプログラマブルロジックデバイス。