TWI403909B - 主從式系統、主從式電腦系統以及用於在一主從式系統內傳達一中斷之方法 - Google Patents
主從式系統、主從式電腦系統以及用於在一主從式系統內傳達一中斷之方法 Download PDFInfo
- Publication number
- TWI403909B TWI403909B TW096102714A TW96102714A TWI403909B TW I403909 B TWI403909 B TW I403909B TW 096102714 A TW096102714 A TW 096102714A TW 96102714 A TW96102714 A TW 96102714A TW I403909 B TWI403909 B TW I403909B
- Authority
- TW
- Taiwan
- Prior art keywords
- interrupt
- response
- request
- bus
- packet
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
本發明係關於數位介面設計,且更特定言之,係關於匯流排介面設計。
中斷在許多電腦系統中提供主要功能性。一般而言,中斷包含異步硬體信號及/或指示個別子系統或常式何時需要注意的軟體旗標。對處理器或主要控制器之硬體中斷通常造成處理器或控制器保存其當前執行狀態,並開始執行中斷處置器。軟體中斷通常包含指令集內之指令,其係配置成按類似於硬體中斷之方式致動至中斷處置器之內文切換。一般而言,藉由發信通知處理器已出現一事件,中斷提供消除處理器使用輪詢迴路以檢查/等待外部事件之需要的構件,在事件係未決時處理器始終繼續執行其他任務。
可採用控制線,另外稱為中斷線路,將中斷實施於硬體內,或者可將其整合於記憶體子系統內並屬於各種類別。中斷範例包括軟體中斷、處理器間中斷、可遮蔽中斷、非可遮蔽中斷及偽中斷。許多處理器通常具有內部中斷遮罩,當得以設定時,其使軟體可忽略所有外部硬體中斷,此提供比停用裝置本身內之中斷更快的存取。有時,在處理器本身上停用及致動中斷實際上可能較慢。中斷通常用於系統計時器、磁碟輸入/輸出(I/O)、截獲及關閉信號,或者用於使用各種傳輸協定(例如乙太網路)傳輸資料,以及通常亦用於緩衝事件(例如鍵次)之預鍵入特徵。
與中斷相關連之一關鍵問題係中斷潛時,其指示從中斷產生至該中斷之服務的時間週期。許多作業系統中,一旦執行中斷裝置之中斷處置器,便為中斷服務。中斷潛時可受各種因素影響,包括中斷控制器、中斷遮蔽以及作業系統回應並處理中斷之方法。通常在中斷潛時、輸出與處理器利用率間存在折衷。許多時候,著重於改善中斷潛時之設計技術可能降低輸出並增加處理器利用率。相反,增加輸出可增加中斷潛時及處理器利用率,同時,減小處理器利用率可增加中斷潛時並降低輸出。
例如,當電腦與輔助系統通信時,例如輸入/輸出裝置,電腦可啟動請求,例如讀取及寫入,作為匯流排主控器。此一系統中,輔助裝置可係配置成藉由將請求資料返回電腦以便讀取,或藉由確認寫入操作而簡單地回應該等請求。若輔助系統需要藉由電腦服務,或者需要將輔助系統需要電腦服務之事件通知電腦,通知通常會經由中斷線路發生,其將被視為頻帶外信號線路。換言之,此一系統中,中斷線路將包含非該信號線路或係信號線路之部分的額外信號線路,其傳達電腦之請求及輔助裝置之回應。
圖1顯示一典型主從系統,其中主要裝置102控制時脈來源並提供時脈信號106。此組態中之從屬裝置104不會啟動任何交易。經由雙向匯流排108發送用於規則交易之資料。藉由判定中斷信號110之從屬裝置104發信通知控制中斷。主要裝置102可讀取各種狀態暫存器以決定中斷來源。中斷可發生於資料交易期間,並且通常可在當前交易完成後予以服務。作為對此類中斷之回應的部分,主要裝置102(例如電腦或控制器)在其[主要裝置102]已接收中斷後通常必須在匯流排108上對從屬裝置104執行特定讀取請求,以便收集關於中斷事件之資訊。
通常,由於裝置大小或裝置上可用的I/O接針數目,系統可需要限制互連導線。為此類系統配置必要中斷線路可能較昂貴甚至不可行,而不論系統對中斷處置能力之需要。2導線匯流排互連方案內之中斷線路的移除,例如圖1之系統內線路110的移除,可代表潛在成本節省,其係藉由從該電腦及該或該等輔助裝置消除接針。
比較此類先前技術與本文所說明之本發明後,熟習技術人士便會明白先前技術之許多其他問題及缺點。
一組具體實施例中,電腦系統,更一般而言係一主從系統,其可配置中斷處置能力,而無須額外專用中斷線路。一中斷狀況可能與其相關原因資訊結合,並在對主要裝置可發出的任何操作之一典型回應期間,例如一讀取或一寫入,藉由從屬裝置予以發送。因此可將中斷「揹負」於對標準匯流排操作請求之回應上。從屬裝置可係配置成返回指示中斷之資料,作為對主要裝置請求之正常回應。對於主要裝置無法啟動任何請求之情形,主要裝置之匯流排介面內的協定(其可為鏈級協定)可係配置成藉由發出唯一命令連續地輪詢從屬裝置,例如查詢中斷之例外查詢命令。主要裝置可能未察覺唯一請求(其可保持隱藏),因為主要裝置可關於匯流排閒置。從屬裝置可回應唯一請求,方式類似於其可對主要裝置作出之標準匯流排操作請求作出回應而發送的回應。然而,此類實例中,回應可發生在主要裝置關於匯流排閒置時。主要裝置因此可在匯流排關於主要裝置忙碌或閒置時接收中斷,而不需要任何額外專用中斷線路,也不必為從屬裝置配置作出請求之能力,並且主要裝置(例如嵌入式處理器)本身不必輪詢中斷。
參考圖式及以下圖式之詳細說明,本發明之其他方面將變得顯而易見。
本文所使用之「觸發」信號係定義為用於在數位系統內啟動或「觸發」事件或事件序列之信號。觸發信號在每次啟動一期望事件或事件序列時稱為「觸發狀態」。週期性觸發信號可統稱為「時脈」。「同步」數位系統中,一般而言,時脈,統稱為「系統時脈」,可用於啟動大部分事件或事件序列。觸發狀態之範例可係,但不限於,同步數位系統內之時脈之脈衝的上升邊緣。「判定」一信號指將信號位準設定於一高邏輯位準,而「取消判定」一信號指將信號輸出設定於一低邏輯位準。熟習此項技術人士會清楚,高邏輯位準實際上可由高電壓或低電壓代表,同樣,低邏輯位準實際上可由低電壓或高電壓代表。此外,「主要裝置」可指電腦或控制裝置,而「從屬裝置」可指輔助裝置,例如輸入/輸出裝置。
圖2顯示一簡單2導線互連匯流排(時脈信號106及雙向資料匯流排108)之一項具體實施例,與圖1內所顯示之系統相同,其將主要裝置102耦合至從屬裝置104。然而,圖2之具體實施例中,已移除圖1之中斷線路110。圖2之具體實施例可為示範性電腦系統、電腦子系統互連、控制系統或控制子系統互連。其可代表互連導線數目可能由於裝置大小或系統/裝置上可用的輸入/輸出接針之數目而受限的系統/裝置。替代具體實施例可能不包括時脈線路106,並且可代替地配置時脈回復電路,其係熟悉此項技術者所熟知的。主要裝置102可為與從屬裝置104通信之電腦,從屬裝置104可為輔助系統,例如輸入/輸出裝置。作為匯流排主控器102之電腦可啟動請求,例如讀取及寫入。圖2中所顯示之系統中,從屬裝置104可藉由返回電腦請求讀取之資料或確認寫入操作而回應該等請求。對該等請求作出回應,從屬裝置104可在匯流排上請求對應於中斷狀況之資料,而無須專用中斷線路(例如圖1內之線路110)。
一組具體實施例中,資料匯流排108可為單一線路匯流排,且匯流排交易可予以封包化。以下說明可能封包結構之較佳具體實施例。可依據各種不同匯流排協定結構化封包。出於簡單及一致性目的,已依據一示範性匯流排協定結構化以下顯示的所有封包。熟悉此項技術者應明白亦可實施除以下所說明者之外的具體實施例,並可依據本文所述之原理將其調適成非此處所說明的各種其他指定匯流排協定。圖3顯示可藉由主要裝置102發送之讀取請求封包的一項具體實施例。封包可具有開始位元302及結束位元310,其指示封包之開始及結束。標頭欄位304可係配置成保持指示匯流排操作類型之資訊,此情形中其係讀取操作,其中主要裝置102可正在請求從屬裝置,其係作為從屬裝置104操作以採用來自供應位址306之資料進行回應。
標頭欄位304亦可係配置成指示除可為指示匯流排操作之部分的任何資料外,封包內是否包括任何特別資料。所顯示之範例中,標頭欄位304不會指示額外資料,因為封包內僅包括與讀取請求相關連之資料。應注意,標頭欄位及任何其他欄位之長度可依據需要位元之最小數目加以指定,以針對匯流排上任何期望數目之可能操作以及可包括在各封包內之任何數目的額外資訊類別進行編碼。標籤欄位305可為請求提供識別,從而使主要裝置102向外傳送連續讀取請求,而不必在發送隨後讀取請求前等待對各讀取請求之個別回應。封包亦可包括用於錯誤檢查之循環冗餘檢查(cyclic redundancy check;CRC)碼欄位308。圖4內顯示從屬裝置104對讀取請求作出回應而發送之回應封包的一範例。回應封包之開始可由開始位元402指示,其隨後跟著標頭403,其指示封包內不包括特定資料,以及將封包與其對應請求匹配的標籤405。請求之資料404(關於讀取)可隨後跟著CRC碼406以及封包結束位元408。一項具體實施例中,封包及資料傳輸發生於時脈信號106之上升邊緣。圖5內顯示用於讀取請求封包及對應讀取回應封包(分別如圖3及4所示)之時序的一範例。
同樣地,圖6顯示可藉由主要裝置102發送之寫入請求封包的一項具體實施例。對於寫入請求,開始位元602可隨後跟著標頭604,其指示一寫入操作且封包內不包括特別資料。標籤605可提供用於請求之識別。主要裝置102可期望從屬裝置104採用對已寫入供應位址606之資料608的確認來回應。封包亦可包括CRC碼610,而結束位元612指示封包之結束。圖7內顯示從屬裝置104對寫入請求作出回應而發送之回應封包的一範例。開始位元702可隨後跟著標頭資訊704,其指示寫入操作之確認,以及封包內不包括特別資料,再隨後跟著標籤705,其將封包與其對應請求匹配。對於錯誤檢查,CRC碼706可再次先於封包結束位元708。再次地,封包及資料傳輸發生於時脈信號106之上升邊緣。圖8內顯示用於寫入請求封包及對應寫入回應封包(分別如圖6及7所示)之時序的一範例。
一組具體實施例中,從屬裝置104可係配置成在發送回應封包時向主要裝置102通信中斷狀況之相關原因資訊。因此,圖4內所顯示之讀取回應封包可如圖9所示加以重新配置。圖9內所顯示之具體實施例中,標頭資訊403指示封包內包括特別資料,此情形中係中斷資料902,其係***讀取資料404與CRC碼406之間。同樣地,從屬裝置104亦可係配置成在發送寫入回應封包時向主要裝置102通信中斷狀況之相關原因資訊。圖7內所顯示之寫入回應封包可如圖10所示加以重新配置。圖10內所顯示之具體實施例中,除指示寫入操作(由標籤705識別)之確認外,標頭資訊704亦可指示封包內包括特別資料,此情形中係中斷資料904,其係***標頭資訊704與CRC碼706之間。再次參考圖2,當中斷發生時,識別來源可藉由發送中斷來源識別資訊902(或904)之從屬裝置104用於主要裝置102,而若無此資訊,即(例如)圖1中當在中斷線路110上接收中斷時,主要裝置102可需要讀取並檢驗匯流排108上之若干暫存器,以獲得來源識別資訊。
如先前所述,從屬裝置104可係配置以對主要裝置102發送之請求返回一嵌入標準回應之中斷的能力。然而,可能存在主要裝置102未發出任何請求的週期。為了在此類週期中服務中斷,一組具體實施例中,配置於主要裝置102中之匯流排介面103可操作以依據指定協定(其可為鏈級協定),讀取/輪詢從屬裝置102(及/或其他從屬裝置,若經由資料匯流排108將多個從屬裝置耦合至主要裝置102),或發出例外查詢命令。換言之,協定可係配置成令匯流排介面103週期性地輪詢從屬裝置104(或其他耦合之從屬裝置),以決定當匯流排108上無其他匯流排活動時是否存在任何未決中斷。主要裝置102可能未察覺此等例外查詢命令(其可被隱藏),因為主要裝置102可關於匯流排108閒置。圖11顯示匯流排介面103可依據指定協定發送之所有權請求查詢封包的一項具體實施例。開始位元952可指示封包之開始,並可隨後跟著標頭資訊954,其指示封包對應於中斷狀態請求。標籤955可識別請求,並可在結束位元958前隨後跟著CRC碼956。當資料匯流排108上無其他匯流排活動時發出例外查詢命令之速率可係可程式化的。一組具體實施例中,該速率可為系統中斷潛時允許的最慢速率。
因此,從主要裝置觀點來看,主要裝置可在匯流排忙碌或閒置時接收中斷,而無須任何額外中斷線路,且不必將從屬裝置配置成作出中斷請求,或者主要裝置(其可為嵌入式處理器)不必輪詢中斷。應注意,同樣如先前所暗示,所顯示內容之替代具體實施例可包括多個耦合至資料匯流排108之從屬裝置,並且在某些具體實施例中匯流排108可非單一導線匯流排。
儘管上文已詳述了具體實施例,但可有其他版本。一旦全然瞭解以上揭示案,熟習此項技術人士便將明白會有許多變更與修改。希望以下申請專利範圍係解釋為包括所有此類變更與修改。
102...主要裝置
103...匯流排介面
104...從屬裝置
106...時脈信號/時脈線路
108...雙向資料匯流排
110...中斷信號/中斷線路
302...開始位元
304...標頭欄位
305...標籤欄位
306...供應位址
308...循環冗餘檢查碼欄位
310...結束位元
402...開始位元
403...標頭
404...資料
405...標籤
406...CRC碼
408...封包結束位元
602...開始位元
604...標頭
605...標籤
606...供應位址
608...資料
610...CRC碼
612...結束位元
702...開始位元
704...標頭資訊
705...標籤
706...CRC碼
708...封包結束位元
902...中斷資料/中斷來源識別資訊
904...中斷資料/中斷來源識別資訊
952...開始位元
954...標頭資訊
955...標籤
956...CRC碼
958...結束位元
藉由結合附圖閱讀以下詳細說明,可更完整地瞭解本發明之前述所云以及其他目標、特徵及優點,其中:圖1顯示一依據先前技術之系統內的主從組態;圖2顯示無分離中斷線路之主從組態的一項具體實施例;圖3顯示讀取請求封包之一項具體實施例;圖4顯示讀取回應封包之一項具體實施例;圖5顯示用於依據一項具體實施例之讀取操作的時序;圖6顯示寫入請求封包之一項具體實施例;圖7顯示寫入回應封包之一項具體實施例;圖8顯示用於依據一項具體實施例之寫入操作的時序;圖9顯示包括中斷資料之讀取回應封包的一項具體實施例;圖10顯示包括中斷資料之寫入回應封包的一項具體實施例;以及圖11顯示作為配置於主要裝置之匯流排介面內的協定之部分而發出的例外查詢封包之一項具體實施例。
儘管本發明允許有各種修正及替代形式,然而其特定具體實施例係藉由圖式中的範例顯示,並在此處加以詳細說明。然而,應瞭解,圖式及詳細說明並非欲將本發明限於所揭示的特定形式;相反地,本發明涵蓋隨附申請專利範圍所定義之本發明精神及範疇內的全部修改、等效物與替代方案。應注意,標題僅用於組織目的,並非用於限制或解釋說明和申請專利範圍。另外,應注意,整個此申請書中使用的詞語「可」係許可意義(即具有可能、能夠),而非強制意義(即必須)。術語「包括」及其衍生詞意味著「包括,但不限於」。術語「連接」意味著「直接或間接連接」,而術語「耦合」意味著「直接或間接耦合」。
102...主要裝置
103...匯流排介面
104...從屬裝置
106...時脈信號/時脈線路
108...雙向資料匯流排
Claims (22)
- 一種用於在一主從式系統內傳達一中斷之方法,該方法包含:(a)一主要裝置發送用於一匯流排操作之一請求;(b)一從屬裝置接收用於該匯流排操作之該請求;(c)該從屬裝置對接收用於該匯流排操作之該請求作出回應,而向該主要裝置發送一匯流排操作回應,其中該匯流排操作回應包含一第一中斷狀況之相關原因資訊;(d)該主要裝置接收該匯流排操作回應,該匯流排操作回應包含該第一中斷狀況之相關原因資訊;以及(e)該主要裝置回應該第一中斷狀況以對已經接收該第一中斷狀況之相關原因資訊作出回應。
- 如請求項1之方法,其進一步包含發出用於中斷狀態之一請求的一匯流排介面,其中該匯流排介面係耦合至該主要裝置或包含於該主要裝置內。
- 如請求項1之方法,其中發送用於該匯流排操作之該請求包含發送一請求資料封包。
- 如請求項1之方法,其中對該第一中斷狀況之該回應包含該主要裝置依據該第一中斷狀況執行一或多個操作。
- 如請求項1之方法,其中將(a)至(e)執行複數次。
- 如請求項2之方法,其進一步包含若無未決之中斷狀態則該主要裝置逾時。
- 如請求項2之方法,其進一步包含:該從屬裝置接收用於中斷狀態之該請求;以及該從屬裝置對接收用於中斷狀態之該請求作出回應而發送一中斷狀態回應,其中該中斷狀態回應包含一第二中斷狀況之來源資訊。
- 如請求項3之方法,其中該請求資料封包係以下項目之一:一讀取請求;以及一寫入請求。
- 如請求項3之方法,其中發送該匯流排操作回應包含發送對應於該請求資料封包之一回應資料封包,其中該第一中斷狀況之該相關原因資訊係包含於該回應資料封包內。
- 如請求項7之方法,其中發出用於中斷狀態之該請求包含發送一請求封包,其中該請求封包包含指示該請求封包係用於中斷狀態之該請求的中斷輪詢資料。
- 如請求項10之方法,其中該中斷狀態回應之該發送包含發送一中斷狀態封包,其中該第二中斷狀況之該來源資訊係包含於該中斷狀態封包內。
- 一種主從式系統,其包含:一雙向資料匯流排;一主要裝置,其可操作以在該雙向資料匯流排上發出 多個匯流排操作請求;以及一從屬裝置,其可操作以在該雙向資料匯流排上接收該等匯流排操作請求,其中該從屬裝置係可操作以對各已接收匯流排操作請求作出回應而發出一個別匯流排操作回應,其中在發出該個別匯流排操作回應時,該從屬裝置係可操作以在該匯流排操作回應內包括一中斷狀況之相關原因資訊;其中該主要裝置係可操作以接收包括該中斷狀況之相關原因資訊之該個別匯流排操作回應,且更進一步係可操作以對接收該中斷狀況之相關原因資訊作出回應而回應該中斷狀況。
- 如請求項12之系統,其進一步包含耦合於該主要裝置與該從屬裝置間的一時脈線,其中該主要裝置係可操作以產生一時脈信號,並在該時脈線上發射該時脈信號。
- 如請求項12之系統,其中該雙向資料匯流排包含一單一導線匯流排。
- 如請求項12之系統,其進一步包含耦合於該主要裝置與該雙向資料匯流排間之一匯流排介面,其中該匯流排介面包含一鏈級協定,其可操作以發出一或多個例外查詢命令,以使該從屬裝置可處理未決中斷。
- 如請求項12之系統,其中該等匯流排操作請求之各者包含一請求資料封包,其中該個別匯流排操作回應包含一回應資料封包,其中該中斷狀況之該相關原因資訊係包含於該回應資料封包內。
- 如請求項12之系統,其中該等匯流排操作請求之各者包含以下項目之一:一讀取請求;以及一寫入請求。
- 如請求項12之系統,其中該主要裝置係可操作以針對中斷狀態輪詢該從屬裝置。
- 如請求項12之系統,其進一步包含耦合至該雙向資料匯流排之複數個從屬裝置,其中該複數個從屬裝置之各項係可操作以在該雙向資料匯流排上接收該等匯流排操作請求,其中該複數個從屬裝置之各項係可操作以對各已接收匯流排操作請求作出回應而發出一個別匯流排操作回應,其中在發出該個別匯流排操作回應時,該從屬裝置係可操作以在該匯流排操作回應內包括一中斷狀況之相關原因資訊。
- 如請求項15之系統,其中該系統係可操作以按程式化方式指定在該雙向資料匯流排上無活動時發出該等一或多個例外查詢命令之一速率。
- 如請求項20之系統,其中在該雙向資料匯流排上無活動時發出該等一或多個例外查詢命令之該速率包含該系統之中斷潛時允許的一最慢速率。
- 一種主從式電腦系統,其包含:一雙向資料匯流排;一處理單元,其可操作以在該雙向資料匯流排上發出多個讀取請求封包及/或寫入請求封包;以及 一輸入/輸出裝置,其可操作以在該雙向資料匯流排上接收該等讀取請求封包及/或寫入請求封包,其中該輸入/輸出裝置係可操作以:對各已接收讀取請求封包作出回應而發出一個別讀取回應封包;以及對各已接收寫入請求封包作出回應而發出一個別寫入回應封包;其中該個別讀取回應封包及該個別寫入回應封包包含用於對應未決中斷之個別中斷來源識別資訊;其中該處理單元係可操作的以接收該個別讀取回應封包以及該個別寫入回應封包,其包含用於對應未決中斷之個別中斷來源識別資訊,且更進一步係可操作以對已接收該個別中斷來源識別資訊作出回應而回應該未決中斷。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/346,729 US7395362B2 (en) | 2006-02-03 | 2006-02-03 | Method for a slave device to convey an interrupt and interrupt source information to a master device |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200809515A TW200809515A (en) | 2008-02-16 |
TWI403909B true TWI403909B (zh) | 2013-08-01 |
Family
ID=38335325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW096102714A TWI403909B (zh) | 2006-02-03 | 2007-01-24 | 主從式系統、主從式電腦系統以及用於在一主從式系統內傳達一中斷之方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7395362B2 (zh) |
TW (1) | TWI403909B (zh) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2882836B1 (fr) * | 2005-03-01 | 2007-06-15 | Valeo Systemes Thermiques | Procede de transmission de donnees de terminaux-esclaves vers un terminal-maitre le long d'un bus de communication. |
US8185680B2 (en) * | 2006-02-06 | 2012-05-22 | Standard Microsystems Corporation | Method for changing ownership of a bus between master/slave devices |
US7966379B2 (en) * | 2006-05-05 | 2011-06-21 | Standard Microsystems Corporation | In-band event polling |
US7617346B2 (en) * | 2007-02-27 | 2009-11-10 | Integrated Device Technology, Inc. | Rapid input/output doorbell coalescing to minimize CPU utilization and reduce system interrupt latency |
US20080209089A1 (en) * | 2007-02-27 | 2008-08-28 | Integrated Device Technology, Inc. | Packet-Based Parallel Interface Protocol For A Serial Buffer Having A Parallel Processor Port |
US8516163B2 (en) * | 2007-02-27 | 2013-08-20 | Integrated Device Technology, Inc. | Hardware-based concurrent direct memory access (DMA) engines on serial rapid input/output SRIO interface |
US8094677B2 (en) * | 2007-02-27 | 2012-01-10 | Integrated Device Technology, Inc. | Multi-bus structure for optimizing system performance of a serial buffer |
US7870313B2 (en) * | 2007-02-27 | 2011-01-11 | Integrated Device Technology, Inc. | Method and structure to support system resource access of a serial device implementating a lite-weight protocol |
DE102007053625B3 (de) * | 2007-11-08 | 2009-08-06 | Behr-Hella Thermocontrol Gmbh | Verfahren zum Datenaustausch in einem Bussystem |
US8332572B2 (en) | 2008-02-05 | 2012-12-11 | Spansion Llc | Wear leveling mechanism using a DRAM buffer |
US8327052B2 (en) | 2009-12-23 | 2012-12-04 | Spansion Llc | Variable read latency on a serial memory bus |
US8775707B2 (en) * | 2010-12-02 | 2014-07-08 | Blackberry Limited | Single wire bus system |
US9417944B2 (en) | 2011-10-05 | 2016-08-16 | Analog Devices, Inc. | Two-wire communication system for high-speed data and power distribution |
US10311010B2 (en) | 2011-10-05 | 2019-06-04 | Analog Devices, Inc. | Two-wire communication systems and applications |
US10649948B2 (en) * | 2011-10-05 | 2020-05-12 | Analog Devices, Inc. | Two-wire communication systems and applications |
US20130124764A1 (en) * | 2011-11-11 | 2013-05-16 | Lantiq Deutschland Gmbh | Method of transaction and event ordering within the interconnect |
WO2013124915A1 (ja) * | 2012-02-24 | 2013-08-29 | パナソニック株式会社 | スレーブ装置、マスタ装置、通信システム、及び通信方法 |
US9003091B2 (en) * | 2012-10-18 | 2015-04-07 | Hewlett-Packard Development Company, L.P. | Flow control for a Serial Peripheral Interface bus |
US20140223051A1 (en) * | 2013-02-07 | 2014-08-07 | Andes Technology Corporation | Information collection system |
JP5720707B2 (ja) * | 2013-02-13 | 2015-05-20 | 株式会社デンソー | 通信システム及び通信ノード |
DE102013010277A1 (de) * | 2013-06-19 | 2014-12-24 | Giesecke & Devrient Gmbh | Verfahren zum Initiieren einer Datenübertragung |
US9880968B2 (en) * | 2014-01-21 | 2018-01-30 | Walter Kidde Portable Equipment Inc. | Bi-directional communication between electronic components |
JP6415385B2 (ja) * | 2015-05-27 | 2018-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10250376B2 (en) | 2016-01-29 | 2019-04-02 | Analog Devices, Inc. | Clock sustain in the absence of a reference clock in a communication system |
US10397021B2 (en) | 2016-01-29 | 2019-08-27 | Analog Devices, Inc. | Synchronous slave-to-slave communications |
US10872049B2 (en) | 2016-01-29 | 2020-12-22 | Analog Devices, Inc. | GPIO-to-GPIO communication on a multi-node daisy-chained network |
US20180032457A1 (en) * | 2016-07-26 | 2018-02-01 | Qualcomm Incorporated | Slave initiated interrupts for a communication bus |
US10374583B1 (en) | 2018-04-02 | 2019-08-06 | Analog Devices, Inc. | Dynamic hysteresis circuit |
CN110399113A (zh) * | 2018-04-24 | 2019-11-01 | 京东方科技集团股份有限公司 | 数据传输方法、装置及显示装置 |
US10931476B2 (en) | 2018-10-29 | 2021-02-23 | Analog Devices Global Unlimited Company | Content protection over synchronous data networks |
US10649945B1 (en) | 2018-12-10 | 2020-05-12 | Analog Devices International Unlimited Company | Non-native digital interface support over a two-wire communication bus |
US10856199B2 (en) | 2019-01-04 | 2020-12-01 | Analog Devices, Inc. | Communication systems with auxiliary master and auxiliary call support functionality |
US10884972B2 (en) | 2019-05-08 | 2021-01-05 | Analog Devices, Inc. | Communication systems with serial peripheral interface functionality |
CN110445700B (zh) * | 2019-08-14 | 2021-12-17 | 深圳市优必选科技股份有限公司 | 主从机通信***、方法及终端设备 |
CN112732602A (zh) * | 2019-10-28 | 2021-04-30 | 瑞昱半导体股份有限公司 | 电子装置、网络交换器以及中断传输与接收方法 |
US11411607B2 (en) | 2020-01-07 | 2022-08-09 | Analog Devices, Inc. | Audio and lighting control via a communication bus |
EP3958514A1 (de) * | 2020-08-19 | 2022-02-23 | Siemens Aktiengesellschaft | Datenübertragung an einem bussystem |
US11928065B2 (en) * | 2021-02-25 | 2024-03-12 | Stmicroelectronics S.R.L. | Digital interrupt management system with bidirectional selection lines |
TWI787042B (zh) * | 2022-01-05 | 2022-12-11 | 大陸商北京集創北方科技股份有限公司 | 觸控數據傳輸方法、觸控數據傳輸控制電路及資訊處理裝置 |
US11888498B2 (en) | 2022-01-18 | 2024-01-30 | Analog Devices International Unlimited Company | Elimination of probability of bit errors in successive approximation register (SAR) analog-to-digital converter (ADC) logic |
CN115118758A (zh) * | 2022-05-20 | 2022-09-27 | 武汉小安信息科技有限公司 | 模块通信方法、主通信模块、从通信模块和电子设备 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5463752A (en) * | 1992-09-23 | 1995-10-31 | International Business Machines Corporation | Method and system for enhancing the efficiency of communication between multiple direct access storage devices and a storage system controller |
US5687381A (en) * | 1996-02-09 | 1997-11-11 | Advanced Micro Devices, Inc. | Microprocessor including an interrupt polling unit configured to poll external devices for interrupts using interrupt acknowledge bus transactions |
US6418497B1 (en) * | 1998-12-21 | 2002-07-09 | International Business Machines Corporation | Method and system for interrupt handling using system pipelined packet transfers |
US6816935B1 (en) * | 2001-03-02 | 2004-11-09 | Advanced Micro Devices, Inc. | Interrupt and status reporting structure and method for a timeslot bus |
TW200519607A (en) * | 2003-12-02 | 2005-06-16 | Via Tech Inc | Interrupt signal control method |
TW200525364A (en) * | 2003-12-19 | 2005-08-01 | Intel Corp | Driver transparent message signaled interrupts |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3999165A (en) | 1973-08-27 | 1976-12-21 | Hitachi, Ltd. | Interrupt information interface system |
EP0489944B1 (de) | 1990-12-08 | 1995-09-20 | Deutsche ITT Industries GmbH | Master-Slave-Datenübertragungsverfahren mit flexiblem Eindraht-Bus |
US5237628A (en) | 1991-06-03 | 1993-08-17 | Nynex Corporation | System and method for automatic optical data entry |
US5905898A (en) | 1994-05-31 | 1999-05-18 | Advanced Micro Devices, Inc. | Apparatus and method for storing interrupt source information in an interrupt controller based upon interrupt priority |
US5671421A (en) | 1994-12-07 | 1997-09-23 | Intel Corporation | Serial interrupt bus protocol |
JPH0997177A (ja) | 1995-09-29 | 1997-04-08 | Toshiba Corp | コンピュータシステムの割り込み制御方式 |
US5892956A (en) | 1995-12-19 | 1999-04-06 | Advanced Micro Devices, Inc. | Serial bus for transmitting interrupt information in a multiprocessing system |
US6877057B2 (en) | 2002-01-25 | 2005-04-05 | Dell Products L.P. | Information handling system with dynamic interrupt allocation apparatus and methodology |
-
2006
- 2006-02-03 US US11/346,729 patent/US7395362B2/en active Active
-
2007
- 2007-01-24 TW TW096102714A patent/TWI403909B/zh active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5463752A (en) * | 1992-09-23 | 1995-10-31 | International Business Machines Corporation | Method and system for enhancing the efficiency of communication between multiple direct access storage devices and a storage system controller |
US5687381A (en) * | 1996-02-09 | 1997-11-11 | Advanced Micro Devices, Inc. | Microprocessor including an interrupt polling unit configured to poll external devices for interrupts using interrupt acknowledge bus transactions |
US6418497B1 (en) * | 1998-12-21 | 2002-07-09 | International Business Machines Corporation | Method and system for interrupt handling using system pipelined packet transfers |
US6816935B1 (en) * | 2001-03-02 | 2004-11-09 | Advanced Micro Devices, Inc. | Interrupt and status reporting structure and method for a timeslot bus |
TW200519607A (en) * | 2003-12-02 | 2005-06-16 | Via Tech Inc | Interrupt signal control method |
TW200525364A (en) * | 2003-12-19 | 2005-08-01 | Intel Corp | Driver transparent message signaled interrupts |
Also Published As
Publication number | Publication date |
---|---|
US7395362B2 (en) | 2008-07-01 |
TW200809515A (en) | 2008-02-16 |
US20070186021A1 (en) | 2007-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI403909B (zh) | 主從式系統、主從式電腦系統以及用於在一主從式系統內傳達一中斷之方法 | |
TWI416333B (zh) | 於主控/從屬裝置間改變一匯流排擁有權之方法 | |
JP6475625B2 (ja) | コア間通信装置及び方法 | |
US5848279A (en) | Mechanism for delivering interrupt messages | |
JP2021170311A (ja) | EtherCATマスタースレーブ統合ブリッジコントローラー及び制御方法 | |
US6131131A (en) | Computer system including an enhanced communication interface for an ACPI-compliant controller | |
US7849235B2 (en) | DMA controller, node, data transfer control method and storage medium | |
US20070240011A1 (en) | FIFO memory data pipelining system and method for increasing I²C bus speed | |
EP2166457B1 (en) | Interrupt controller and methods of operation | |
JPH0775016B2 (ja) | データ処理システム及びデータ通信バス・システム | |
US10990544B2 (en) | PCIE root complex message interrupt generation method using endpoint | |
US5204952A (en) | Duplex processor arrangement for a switching system | |
WO2023207571A1 (zh) | 一种数据传输方法及装置 | |
US6674751B1 (en) | Serialized bus communication and control architecture | |
TW201510727A (zh) | 用於多晶片減少引腳交叉觸發以增強除錯體驗的方法和裝置 | |
JPH08335204A (ja) | 双方向同期マルチドロップ・データ・バスを有するデータ処理システム | |
JP2006512634A (ja) | 同期または非同期にクロック制御される処理ユニットを同期化する方法および回路装置 | |
CN111522757A (zh) | 一种基于i2c总线的中断读取与清除的控制方法 | |
CN116431558A (zh) | 一种基于axi协议的请求响应方法、装置、***及介质 | |
JP2734246B2 (ja) | パイプラインバス | |
KR20230091765A (ko) | 데이지 체인 spi 통합 회로 및 그 동작 방법 | |
JP2016177333A (ja) | 情報処理装置及び情報処理装置の制御方法 | |
US20020120803A1 (en) | Link bus for a hub based computer architecture | |
US20020174282A1 (en) | Multiprocessor system | |
JP2003330905A (ja) | コンピュータシステム |