JPH0997177A - コンピュータシステムの割り込み制御方式 - Google Patents
コンピュータシステムの割り込み制御方式Info
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- JPH0997177A JPH0997177A JP7253266A JP25326695A JPH0997177A JP H0997177 A JPH0997177 A JP H0997177A JP 7253266 A JP7253266 A JP 7253266A JP 25326695 A JP25326695 A JP 25326695A JP H0997177 A JPH0997177 A JP H0997177A
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- serial
- serial data
- signals
- bus
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】特に拡張ユニットの使用可能なラップトップ型
やノートブック型等のパーソナルコンピュータにおい
て、複数の割り込み信号を最小限の信号線により転送で
きるようにして、拡張ユニットの信号数の使用範囲の拡
大やシステムの信号線の配線構成の簡単化を図ることに
ある。 【解決手段】特に拡張ユニットの使用可能なラップトッ
プ型やノートブック型等のパーソナルコンピュータに適
用する割り込み制御方式であって、複数の割り込み信号
をシリアルデータＳＩＤに変換して、シリアルデータバ
ス２，３を介して転送するシリアル割り込み転送方式で
ある。ＩＥＮＣ４，５は複数の割り込み信号をエンコー
ドしてシリアルデータＳＩＤに変換する。ＩＤＥＣ１
は、シリアルデータＳＩＤを元の複数の割り込み信号に
変換してＰＩＣに与える。このような方式により、例え
ば１６本の割り込み信号を例えば数本の最小限の信号線
により、割り込み要求元からＰＩＣに転送することがで
きる。
やノートブック型等のパーソナルコンピュータにおい
て、複数の割り込み信号を最小限の信号線により転送で
きるようにして、拡張ユニットの信号数の使用範囲の拡
大やシステムの信号線の配線構成の簡単化を図ることに
ある。 【解決手段】特に拡張ユニットの使用可能なラップトッ
プ型やノートブック型等のパーソナルコンピュータに適
用する割り込み制御方式であって、複数の割り込み信号
をシリアルデータＳＩＤに変換して、シリアルデータバ
ス２，３を介して転送するシリアル割り込み転送方式で
ある。ＩＥＮＣ４，５は複数の割り込み信号をエンコー
ドしてシリアルデータＳＩＤに変換する。ＩＤＥＣ１
は、シリアルデータＳＩＤを元の複数の割り込み信号に
変換してＰＩＣに与える。このような方式により、例え
ば１６本の割り込み信号を例えば数本の最小限の信号線
により、割り込み要求元からＰＩＣに転送することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータに適用するコンピュータシステムの割り込み制御
技術に関係し、特にシリアル割り込み転送方式に関す
る。
ュータに適用するコンピュータシステムの割り込み制御
技術に関係し、特にシリアル割り込み転送方式に関す
る。
【０００２】
【従来の技術】従来、ラップトップ型やノートブック型
等のパーソナルコンピュータは、例えば拡張カード（Ｐ
ＣＩ拡張カードやＩＳＡ拡張カードなどのオプションカ
ード）を接続して、各種の拡張機能を付加できるように
構成されている。
等のパーソナルコンピュータは、例えば拡張カード（Ｐ
ＣＩ拡張カードやＩＳＡ拡張カードなどのオプションカ
ード）を接続して、各種の拡張機能を付加できるように
構成されている。
【０００３】拡張カードは、通常ではデスクステーショ
ンまたはドッキングステーションと称する拡張ユニット
（以下ＤＳと称する）を介して、システム本体に接続さ
れる。ＤＳ内には、ＩＳＡスロット等の接続インターフ
ェースを構成する拡張スロットが設けられている。
ンまたはドッキングステーションと称する拡張ユニット
（以下ＤＳと称する）を介して、システム本体に接続さ
れる。ＤＳ内には、ＩＳＡスロット等の接続インターフ
ェースを構成する拡張スロットが設けられている。
【０００４】このような拡張ユニットには、システム本
体内のプロセッサ（ＣＰＵ）に対して割り込み要求を行
なうための割り込み信号を入力するための信号線が設け
られている。例えばＡＴアーキテクチャ仕様（ＩＢＭ社
のパーソナルコンピュータ仕様）のコンピュータシステ
ムでは、１６本の割り込み信号ＩＲＱ０〜ＩＲＱ１５が
用意されており、この中の１１本の割り込み信号線がＩ
ＳＡスロットに用意されている。
体内のプロセッサ（ＣＰＵ）に対して割り込み要求を行
なうための割り込み信号を入力するための信号線が設け
られている。例えばＡＴアーキテクチャ仕様（ＩＢＭ社
のパーソナルコンピュータ仕様）のコンピュータシステ
ムでは、１６本の割り込み信号ＩＲＱ０〜ＩＲＱ１５が
用意されており、この中の１１本の割り込み信号線がＩ
ＳＡスロットに用意されている。
【０００５】具体的には、ＩＳＡスロットに用意されて
いる１１本の割り込み信号線は、割り込み信号ＩＲＱ３
〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１４，ＩＲ
Ｑ１５に対応する信号線である。この中で、割り込み信
号ＩＲＱ１０，１１，１５以外は標準的な用途が定義さ
れている場合が多い。例えば、ＩＲＱ３はシリアルポー
ト（＃２，ＣＯＭ２）、ＩＲＱ５はパラレルポート（＃
２，ＬＰＴ２）、ＩＲＱ６はフロッピーディスクコント
ローラ、ＩＲＱ９はソフトウエア割り込み（ＩＮＴ０Ａ
ｈ）、ＩＲＱ１４はハードディスクコントローラ等であ
る。
いる１１本の割り込み信号線は、割り込み信号ＩＲＱ３
〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１４，ＩＲ
Ｑ１５に対応する信号線である。この中で、割り込み信
号ＩＲＱ１０，１１，１５以外は標準的な用途が定義さ
れている場合が多い。例えば、ＩＲＱ３はシリアルポー
ト（＃２，ＣＯＭ２）、ＩＲＱ５はパラレルポート（＃
２，ＬＰＴ２）、ＩＲＱ６はフロッピーディスクコント
ローラ、ＩＲＱ９はソフトウエア割り込み（ＩＮＴ０Ａ
ｈ）、ＩＲＱ１４はハードディスクコントローラ等であ
る。
【０００６】また、割り込み信号ＩＲＱ０〜ＩＲＱ２、
ＩＲＱ８，ＩＲＱ１３は、システムの内部で予約されて
おり、他の目的に利用することはできない。ＩＲＱ０は
インターバルタイマ割り込み（ＰＩＴ）であり、ＩＲＱ
１はキーボード割り込み、ＩＲＱ２はＰＩＣ（＃２）か
らの割り込み要求（カスケード接続用）、ＩＲＱ８はリ
アルタイムクロック割り込み（ＲＴＣ）、ＩＲＱ１３は
コプロセッサエラー処理である。
ＩＲＱ８，ＩＲＱ１３は、システムの内部で予約されて
おり、他の目的に利用することはできない。ＩＲＱ０は
インターバルタイマ割り込み（ＰＩＴ）であり、ＩＲＱ
１はキーボード割り込み、ＩＲＱ２はＰＩＣ（＃２）か
らの割り込み要求（カスケード接続用）、ＩＲＱ８はリ
アルタイムクロック割り込み（ＲＴＣ）、ＩＲＱ１３は
コプロセッサエラー処理である。
【０００７】システム本体には、割り込みコントローラ
としてＰＩＣ（ｐｒｏｇｒａｍｍａｂｌｅ ｉｎｔｅｒ
ｒｕｐｔ ｃｏｎｔｒｏｌｌｅｒ）が設けられており、
前記の各割り込み信号を処理する。即ち、ＰＩＣは、割
り込み信号ＩＲＱ０〜ＩＲＱ１５の発生を認識し、所定
の割り込み優先レベルに従ってＣＰＵに通知する割り込
み信号を決定する。
としてＰＩＣ（ｐｒｏｇｒａｍｍａｂｌｅ ｉｎｔｅｒ
ｒｕｐｔ ｃｏｎｔｒｏｌｌｅｒ）が設けられており、
前記の各割り込み信号を処理する。即ち、ＰＩＣは、割
り込み信号ＩＲＱ０〜ＩＲＱ１５の発生を認識し、所定
の割り込み優先レベルに従ってＣＰＵに通知する割り込
み信号を決定する。
【０００８】ここで、ＰＩＣの割り込み発生の認識方式
として、ＡＴアーキテクチャ仕様ではエッジトリガモー
ドが採用されている。エッジトリガモードは、割り込み
信号のロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レベ
ルへの遷移のみに意味を有し、この立上がりエッジで割
り込み発生を認識する。なお、割り込み発生の認識方式
としてはレベルトリガモードもある。
として、ＡＴアーキテクチャ仕様ではエッジトリガモー
ドが採用されている。エッジトリガモードは、割り込み
信号のロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レベ
ルへの遷移のみに意味を有し、この立上がりエッジで割
り込み発生を認識する。なお、割り込み発生の認識方式
としてはレベルトリガモードもある。
【０００９】
【発明が解決しようとする課題】前述したように、ＩＳ
Ａスロット等の拡張スロットを有するＤＳにより、シス
テムには各種の拡張機能を付加することができる。シス
テム本体とＤＳとを接続するためには接続インターフェ
ースが必要となる。接続インターフェースは、ドッキン
グコネクタと称するコネクタからなるが、ピン数に制限
があるため、信号本数の増加は容易でない。
Ａスロット等の拡張スロットを有するＤＳにより、シス
テムには各種の拡張機能を付加することができる。シス
テム本体とＤＳとを接続するためには接続インターフェ
ースが必要となる。接続インターフェースは、ドッキン
グコネクタと称するコネクタからなるが、ピン数に制限
があるため、信号本数の増加は容易でない。
【００１０】特に、前述の拡張ユニットに用意されてい
る１１本の割り込み信号をそのままパラレルにコネクタ
経由で転送することは、それ以外の信号数を大幅に制限
することになり、システムの拡張性を低下させる。ま
た、システム本体内の各チップからも複数本の割り込み
信号があり、これらの割り込み信号の全てを回路基板上
で配線実装することは設計や製造の工程を複雑化する要
因となる。
る１１本の割り込み信号をそのままパラレルにコネクタ
経由で転送することは、それ以外の信号数を大幅に制限
することになり、システムの拡張性を低下させる。ま
た、システム本体内の各チップからも複数本の割り込み
信号があり、これらの割り込み信号の全てを回路基板上
で配線実装することは設計や製造の工程を複雑化する要
因となる。
【００１１】本発明の目的は、特に拡張ユニットの使用
可能なラップトップ型やノートブック型等のパーソナル
コンピュータにおいて、複数の割り込み信号を最小限の
信号線により転送できるようにして、拡張ユニットの信
号数の使用範囲の拡大やシステムの信号線の配線構成の
簡単化を図ることにある。
可能なラップトップ型やノートブック型等のパーソナル
コンピュータにおいて、複数の割り込み信号を最小限の
信号線により転送できるようにして、拡張ユニットの信
号数の使用範囲の拡大やシステムの信号線の配線構成の
簡単化を図ることにある。
【００１２】
【課題を解決するための手段】本発明は、特に拡張ユニ
ットの使用可能なラップトップ型やノートブック型等の
パーソナルコンピュータに適用する割り込み制御方式で
あって、複数の割り込み信号をシリアルデータに変換し
て転送するシリアル割り込み転送方式である。
ットの使用可能なラップトップ型やノートブック型等の
パーソナルコンピュータに適用する割り込み制御方式で
あって、複数の割り込み信号をシリアルデータに変換し
て転送するシリアル割り込み転送方式である。
【００１３】割り込みエンコーダ手段は、プロセッサに
対して割り込み要求を行なう要求元装置からの複数の割
り込み信号をシリアルデータに変換する。シリアルデー
タは、シリアルデータバスを介して割り込みデコーダ手
段に転送される。割り込みデコーダ手段は、シリアルデ
ータを元の複数の割り込み信号に変換して、割り込みコ
ントローラ（ＰＩＣ）に与える。
対して割り込み要求を行なう要求元装置からの複数の割
り込み信号をシリアルデータに変換する。シリアルデー
タは、シリアルデータバスを介して割り込みデコーダ手
段に転送される。割り込みデコーダ手段は、シリアルデ
ータを元の複数の割り込み信号に変換して、割り込みコ
ントローラ（ＰＩＣ）に与える。
【００１４】このような方式により、例えば１６本の割
り込み信号を例えば数本の最小限の信号線により、割り
込み要求元からＰＩＣに転送することができる。この方
式を拡張ユニットに適用すれば、例えば１１本の割り込
み信号を転送するための信号線を削減できるため、制限
されている信号本数の使用範囲を拡大することができ
る。
り込み信号を例えば数本の最小限の信号線により、割り
込み要求元からＰＩＣに転送することができる。この方
式を拡張ユニットに適用すれば、例えば１１本の割り込
み信号を転送するための信号線を削減できるため、制限
されている信号本数の使用範囲を拡大することができ
る。
【００１５】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本実施形態に関係するシリア
ル割り込み転送方式を説明するためのブロック図であ
り、図２は本実施形態に関係するパーソナルコンピュー
タのシステム構成を示すブロック図である。 （システム構成）本実施形態のシリアル割り込み転送方
式は、特に拡張ユニットの使用可能なラップトップ型や
ノートブック型のパーソナルコンピュータに適用し、例
えば１６本の割り込み信号ＩＲＱ０〜ＩＲＱ１５を処理
するプログラマブル割り込みコントローラ（ＰＩＣ）を
有する。
の形態を説明する。図１は本実施形態に関係するシリア
ル割り込み転送方式を説明するためのブロック図であ
り、図２は本実施形態に関係するパーソナルコンピュー
タのシステム構成を示すブロック図である。 （システム構成）本実施形態のシリアル割り込み転送方
式は、特に拡張ユニットの使用可能なラップトップ型や
ノートブック型のパーソナルコンピュータに適用し、例
えば１６本の割り込み信号ＩＲＱ０〜ＩＲＱ１５を処理
するプログラマブル割り込みコントローラ（ＰＩＣ）を
有する。
【００１６】本実施形態のパーソナルコンピュータは、
図２に示すように、例えばＡＴアーキテクチャ仕様のチ
ップセット（複数のＬＳＩ）からなるコンピュータシス
テムを想定し、システム本体のボード上にはプロセッサ
バス１１、内部ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍ
ｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス１３、お
よび内部ＩＳＡ（ＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄ
Ａｒｃｈｉｔｅｃｔｕｒｅ）バス１６が配設されてい
る。
図２に示すように、例えばＡＴアーキテクチャ仕様のチ
ップセット（複数のＬＳＩ）からなるコンピュータシス
テムを想定し、システム本体のボード上にはプロセッサ
バス１１、内部ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍ
ｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス１３、お
よび内部ＩＳＡ（ＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄ
Ａｒｃｈｉｔｅｃｔｕｒｅ）バス１６が配設されてい
る。
【００１７】システム本体のボード上には、プロセッサ
（ＣＰＵ）１０、ＣＰＵ／ＰＣＩブリッジ回路１２、シ
ステムメモリ１４、ＰＣＩ−ＩＳＡブリッジ回路１５、
ＰＣＩ−ＤＳブリッジ回路２１、ＰＣカードコントロー
ラ１９などが設けられている。
（ＣＰＵ）１０、ＣＰＵ／ＰＣＩブリッジ回路１２、シ
ステムメモリ１４、ＰＣＩ−ＩＳＡブリッジ回路１５、
ＰＣＩ−ＤＳブリッジ回路２１、ＰＣカードコントロー
ラ１９などが設けられている。
【００１８】一方、拡張ユニットであるＤＳ（デスクス
テーションまたはドッキングステーション）２３は、Ｄ
Ｓコネクタ２２を介してシステム本体に接続される。Ｄ
Ｓ２３の内部には、外部ＰＣＩバスと外部ＩＳＡバスが
配設されている。
テーションまたはドッキングステーション）２３は、Ｄ
Ｓコネクタ２２を介してシステム本体に接続される。Ｄ
Ｓ２３の内部には、外部ＰＣＩバスと外部ＩＳＡバスが
配設されている。
【００１９】さらに、ＤＳ２３の内部には、ＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ回路、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロットやＩＳＡ拡張カードを装着できる
ＩＳＡ拡張スロットが設けられている。ＰＣＩ拡張スロ
ットは外部ＰＣＩバスに接続されている。また、ＩＳＡ
拡張スロットは外部ＩＳＡバスに接続されている。
Ｉ／ＩＳＡブリッジ回路、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロットやＩＳＡ拡張カードを装着できる
ＩＳＡ拡張スロットが設けられている。ＰＣＩ拡張スロ
ットは外部ＰＣＩバスに接続されている。また、ＩＳＡ
拡張スロットは外部ＩＳＡバスに接続されている。
【００２０】システムメモリ１４は、ＣＰＵ１０の動作
に必要なＯＳ、デバイスドライバ、アプリケーションプ
ログラム、および処理データなどを格納するＤＲＡＭか
らなる。
に必要なＯＳ、デバイスドライバ、アプリケーションプ
ログラム、および処理データなどを格納するＤＲＡＭか
らなる。
【００２１】ＣＰＵ／ＰＣＩブリッジ回路１２は、プロ
セッサバス１１と内部ＰＣＩバス１３との間を連絡する
バス中継回路であり、内部ＰＣＩバス１３のバスマスタ
の１つとして機能する。また、ＣＰＵ／ＰＣＩブリッジ
回路１２は、プロセッサバス１１と内部ＰＣＩバス１３
との間で、データとアドレスを含むバスサイクルを双方
向で変換する機能や、メモリバスを介してシステムメモ
リ１４のアクセス制御する機能などを有する。
セッサバス１１と内部ＰＣＩバス１３との間を連絡する
バス中継回路であり、内部ＰＣＩバス１３のバスマスタ
の１つとして機能する。また、ＣＰＵ／ＰＣＩブリッジ
回路１２は、プロセッサバス１１と内部ＰＣＩバス１３
との間で、データとアドレスを含むバスサイクルを双方
向で変換する機能や、メモリバスを介してシステムメモ
リ１４のアクセス制御する機能などを有する。
【００２２】ＰＣＩ−ＩＳＡブリッジ回路１５は、内部
ＰＣＩバス１３と内部ＩＳＡバス１６の間を連絡するバ
ス中継回路であり、内部ＰＣＩバス１３のバスマスタで
ある。
ＰＣＩバス１３と内部ＩＳＡバス１６の間を連絡するバ
ス中継回路であり、内部ＰＣＩバス１３のバスマスタで
ある。
【００２３】ＰＣＩ−ＩＳＡブリッジ回路１５は、本実
施形態に関係するＰＩＣ２５を有する。また、図示しな
いが、ＰＣＩインタフェース、ＩＳＡコントローラ、Ｄ
ＭＡコントローラ、システムタイマ（ＰＩＴ）等の要素
を有する。
施形態に関係するＰＩＣ２５を有する。また、図示しな
いが、ＰＣＩインタフェース、ＩＳＡコントローラ、Ｄ
ＭＡコントローラ、システムタイマ（ＰＩＴ）等の要素
を有する。
【００２４】ＰＩＣ２５は、例えば８２Ｃ５９相当の割
り込み処理機能を持つプログラマブル割り込みコントロ
ーラであり、例えばＡＴアーキテクチャ仕様のシステム
に用意されている１６本の割り込み信号ＩＲＱ０〜ＩＲ
Ｑ１５を入力する。
り込み処理機能を持つプログラマブル割り込みコントロ
ーラであり、例えばＡＴアーキテクチャ仕様のシステム
に用意されている１６本の割り込み信号ＩＲＱ０〜ＩＲ
Ｑ１５を入力する。
【００２５】本実施形態では、ＰＩＣ２５は、後述する
ように、専用のシリアルデータバス２４を介してシリア
ル転送されるシリアルデータをデコードした複数の割り
込み信号を入力し、所定の割り込み処理を実行する。即
ち、入力された複数の割り込み信号において、優先レベ
ルの高い割り込み要求の割り込み要求信号を決定し、Ｃ
ＰＵ１０に通知する。
ように、専用のシリアルデータバス２４を介してシリア
ル転送されるシリアルデータをデコードした複数の割り
込み信号を入力し、所定の割り込み処理を実行する。即
ち、入力された複数の割り込み信号において、優先レベ
ルの高い割り込み要求の割り込み要求信号を決定し、Ｃ
ＰＵ１０に通知する。
【００２６】また、本実施形態のＰＩＣ２５は、割り込
み信号のロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レ
ベルに遷移するときの立上がりエッジで割り込み発生を
認識するエッジトリガモードで動作する。
み信号のロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レ
ベルに遷移するときの立上がりエッジで割り込み発生を
認識するエッジトリガモードで動作する。
【００２７】内部ＩＳＡバス１６には、キーボードコン
トローラ（ＫＢＣ）１７、ハードディスク装置（ＨＤ
Ｄ）１８や、図示しないＢＩＯＳ ＲＯＭ、リアルタイ
ムクロック（ＲＴＣ）、Ｉ／Ｏポートコントローラなど
が接続されている。
トローラ（ＫＢＣ）１７、ハードディスク装置（ＨＤ
Ｄ）１８や、図示しないＢＩＯＳ ＲＯＭ、リアルタイ
ムクロック（ＲＴＣ）、Ｉ／Ｏポートコントローラなど
が接続されている。
【００２８】ＰＣカードコントローラ１９は内部ＰＣＩ
バス１３のバスマスタの１つであり、ＰＣＭＣＩＡ（Ｐ
ｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃ
ａｒｄＩｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔ
ｉｏｎ）規格の拡張カードスロット２０に装着されるＰ
Ｃカード（ＰＣＭＣＩＡ規格のＩＣカード）を制御す
る。
バス１３のバスマスタの１つであり、ＰＣＭＣＩＡ（Ｐ
ｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃ
ａｒｄＩｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔ
ｉｏｎ）規格の拡張カードスロット２０に装着されるＰ
Ｃカード（ＰＣＭＣＩＡ規格のＩＣカード）を制御す
る。
【００２９】ＰＣカードコントローラ１９は、後述する
割り込みエンコードコントローラ（ＩＥＮＣ）を有し、
ＰＣカードからの割り込み要求（ＩＲＱｘ）をシリアル
データに変換し、シリアルデータバス２４を介してＰＩ
Ｃ２５にシリアル転送する機能を有する（図１を参
照）。
割り込みエンコードコントローラ（ＩＥＮＣ）を有し、
ＰＣカードからの割り込み要求（ＩＲＱｘ）をシリアル
データに変換し、シリアルデータバス２４を介してＰＩ
Ｃ２５にシリアル転送する機能を有する（図１を参
照）。
【００３０】ＰＣＩ−ＤＳブリッジ回路２１は、内部Ｐ
ＣＩバス１３と、ＤＳ２３に導出されるＰＣＩバス相当
のドッキングバスとを連絡するバス中継回路である。Ｄ
Ｓ２３には、前述のようにＤＳ−ＰＣＩ／ＩＳＡブリッ
ジ回路が設けられている。ＤＳ−ＰＣＩ／ＩＳＡブリッ
ジ回路は、ＤＳコネクタ２２を介してシステム本体の内
部ＰＣＩバス１３と、外部ＰＣＩバスまたは外部ＩＳＡ
バスとを連絡するバス中継回路である。
ＣＩバス１３と、ＤＳ２３に導出されるＰＣＩバス相当
のドッキングバスとを連絡するバス中継回路である。Ｄ
Ｓ２３には、前述のようにＤＳ−ＰＣＩ／ＩＳＡブリッ
ジ回路が設けられている。ＤＳ−ＰＣＩ／ＩＳＡブリッ
ジ回路は、ＤＳコネクタ２２を介してシステム本体の内
部ＰＣＩバス１３と、外部ＰＣＩバスまたは外部ＩＳＡ
バスとを連絡するバス中継回路である。
【００３１】さらに、ＤＳ２３のＤＳ−ＰＣＩ／ＩＳＡ
ブリッジ回路は、ＰＣＩ拡張スロットやＩＳＡ拡張スロ
ットからの割り込み要求（ＩＲＱｘ）をシリアルデータ
に変換し、シリアルデータバス２４を介してシリアル転
送する機能を有する（図１を参照）。 （シリアル割り込み転送方式の構成）本実施形態のシリ
アル割り込み転送方式は、図１に示すように、システム
本体側のシリアルデータバス（ｐｒｉｍａｒｙバス）２
と外部（拡張ユニット側）のシリアルデータバス（ｓｅ
ｃｏｎｄａｒｙバス）３とを有する。
ブリッジ回路は、ＰＣＩ拡張スロットやＩＳＡ拡張スロ
ットからの割り込み要求（ＩＲＱｘ）をシリアルデータ
に変換し、シリアルデータバス２４を介してシリアル転
送する機能を有する（図１を参照）。 （シリアル割り込み転送方式の構成）本実施形態のシリ
アル割り込み転送方式は、図１に示すように、システム
本体側のシリアルデータバス（ｐｒｉｍａｒｙバス）２
と外部（拡張ユニット側）のシリアルデータバス（ｓｅ
ｃｏｎｄａｒｙバス）３とを有する。
【００３２】ｐｒｉｍａｒｙバス２は、図２に示すシス
テム本体内の専用のシリアルデータバス２４に相当す
る。ｓｅｃｏｎｄａｒｙバス３は、ＤＳ２３に接続され
る専用のシリアルデータバス２４に相当する。
テム本体内の専用のシリアルデータバス２４に相当す
る。ｓｅｃｏｎｄａｒｙバス３は、ＤＳ２３に接続され
る専用のシリアルデータバス２４に相当する。
【００３３】各シリアルデータバス２，３は、割り込み
ブリッジコントローラ（ＩＢＲＧ）６により中継されて
いる。ＩＢＲＧ６は、図２に示すＰＣＩ−ＤＳブリッジ
回路２１に含まれる中継機能に相当する。
ブリッジコントローラ（ＩＢＲＧ）６により中継されて
いる。ＩＢＲＧ６は、図２に示すＰＣＩ−ＤＳブリッジ
回路２１に含まれる中継機能に相当する。
【００３４】ｐｒｉｍａｒｙバス２は、シリアルデータ
ＳＩＤを転送する信号線２Ａ及びシリアルクロック信号
ＳＩＣを転送する信号線２Ｂの２本の信号線からなる。
同様に、ｓｅｃｏｎｄａｒｙバス３は、シリアルデータ
ＳＩＤを転送する信号線３Ａ及びシリアルクロック信号
ＳＩＣを転送する信号線３Ｂの２本の信号線からなる。
ＳＩＤを転送する信号線２Ａ及びシリアルクロック信号
ＳＩＣを転送する信号線２Ｂの２本の信号線からなる。
同様に、ｓｅｃｏｎｄａｒｙバス３は、シリアルデータ
ＳＩＤを転送する信号線３Ａ及びシリアルクロック信号
ＳＩＣを転送する信号線３Ｂの２本の信号線からなる。
【００３５】シリアルデータＳＩＤは、割り込みエンコ
ードコントローラ（ＩＥＮＣ）４，５から出力されるシ
リアル割り込み要求信号である。システム本体内のＩＥ
ＮＣ４は、例えば図２に示すように、ＰＣカードコント
ローラ１９に含まれる割り込みコントローラに相当し、
各割り込み信号（割り込み要求ＩＲＱｘ）をシリアルデ
ータＳＩＤに変換（エンコード）して出力する。
ードコントローラ（ＩＥＮＣ）４，５から出力されるシ
リアル割り込み要求信号である。システム本体内のＩＥ
ＮＣ４は、例えば図２に示すように、ＰＣカードコント
ローラ１９に含まれる割り込みコントローラに相当し、
各割り込み信号（割り込み要求ＩＲＱｘ）をシリアルデ
ータＳＩＤに変換（エンコード）して出力する。
【００３６】また、外部のＩＥＮＣ５は、例えば図２に
示すように、ＤＳ２３に含まれる割り込みコントローラ
に相当し、ＰＣＩ拡張スロットやＩＳＡ拡張スロットか
らの各割り込み信号（割り込み要求ＩＲＱｘ）をシリア
ルデータＳＩＤに変換して出力する。
示すように、ＤＳ２３に含まれる割り込みコントローラ
に相当し、ＰＣＩ拡張スロットやＩＳＡ拡張スロットか
らの各割り込み信号（割り込み要求ＩＲＱｘ）をシリア
ルデータＳＩＤに変換して出力する。
【００３７】割り込みデコードコントローラ（ＩＤＥ
Ｃ）１は、信号線２Ａを介してＩＥＮＣ４から転送され
たシリアルデータＳＩＤを入力し、元の割り込み信号に
変換（デコード）してＰＩＣに与える。ＩＤＥＣ１は、
図２に示すように、ＰＩＣ２５の内部に含まれているコ
ントローラである。
Ｃ）１は、信号線２Ａを介してＩＥＮＣ４から転送され
たシリアルデータＳＩＤを入力し、元の割り込み信号に
変換（デコード）してＰＩＣに与える。ＩＤＥＣ１は、
図２に示すように、ＰＩＣ２５の内部に含まれているコ
ントローラである。
【００３８】また、ＩＤＥＣ１は、ｓｅｃｏｎｄａｒｙ
バス３とＩＢＲＧ６を経由して、ＩＥＮＣ５から転送さ
れたシリアルデータＳＩＤを入力し、元の割り込み信号
に変換してＰＩＣに与える。
バス３とＩＢＲＧ６を経由して、ＩＥＮＣ５から転送さ
れたシリアルデータＳＩＤを入力し、元の割り込み信号
に変換してＰＩＣに与える。
【００３９】なお、ＩＤＥＣ１、ＩＥＮＣ４，５，ＩＢ
ＲＧ６はオープンドレイン出力仕様であるため、プルア
ップ抵抗７を介して信号線２Ａ，３Ａに接続している。
さらに、各オープンドレイン出力は立上がり高速化仕様
の場合には電流制限抵抗も必要となる。
ＲＧ６はオープンドレイン出力仕様であるため、プルア
ップ抵抗７を介して信号線２Ａ，３Ａに接続している。
さらに、各オープンドレイン出力は立上がり高速化仕様
の場合には電流制限抵抗も必要となる。
【００４０】以下、各構成要素毎の具体例を図３〜図１
１を参照して説明する。なお、説明上で特に断り書きの
ないものは、システム本体側のｐｒｉｍａｒｙバス２に
関するものである。説明上、ｐｒｉｍａｒｙバス２とｓ
ｅｃｏｎｄａｒｙバス３とを区別する必要がある場合に
は、各名称の末尾にｐｒｉｍａｒｙを意味する「ｐ」ま
たはｓｅｃｏｎｄａｒｙを意味する「ｓ」を付加する。
例えば、シリアルクロックＳＩＣｐ、シリアルデータＳ
ＩＤｓなどである。 （シリアルデータ形式）シリアルクロックＳＩＣは、図
３（Ａ）に示すように、ハイ（Ｈｉｇｈ）とロー（Ｌｏ
ｗ）とが周期的に繰り返すクロック波形であり、各コン
トローラ間の同期を取るために使用されるクロックパル
スである。
１を参照して説明する。なお、説明上で特に断り書きの
ないものは、システム本体側のｐｒｉｍａｒｙバス２に
関するものである。説明上、ｐｒｉｍａｒｙバス２とｓ
ｅｃｏｎｄａｒｙバス３とを区別する必要がある場合に
は、各名称の末尾にｐｒｉｍａｒｙを意味する「ｐ」ま
たはｓｅｃｏｎｄａｒｙを意味する「ｓ」を付加する。
例えば、シリアルクロックＳＩＣｐ、シリアルデータＳ
ＩＤｓなどである。 （シリアルデータ形式）シリアルクロックＳＩＣは、図
３（Ａ）に示すように、ハイ（Ｈｉｇｈ）とロー（Ｌｏ
ｗ）とが周期的に繰り返すクロック波形であり、各コン
トローラ間の同期を取るために使用されるクロックパル
スである。
【００４１】シリアルクロックＳＩＣのある立上がりエ
ッジから次の立上がりエッジまでを、サイクルと呼ぶ。
各サイクルには「１」から「１２」までの番号が割り付
けられて区別される（サイクル１，サイクル２…）。こ
の１２サイクルを１単位としてフレームと称し、各フレ
ームはフレームｎ−１，フレームｎ，フレームｎ＋１の
ように区別されて扱われる。
ッジから次の立上がりエッジまでを、サイクルと呼ぶ。
各サイクルには「１」から「１２」までの番号が割り付
けられて区別される（サイクル１，サイクル２…）。こ
の１２サイクルを１単位としてフレームと称し、各フレ
ームはフレームｎ−１，フレームｎ，フレームｎ＋１の
ように区別されて扱われる。
【００４２】ここで、ｐｒｉｍａｒｙバス２では、ＩＤ
ＥＣ１がドライブして、ＩＥＮＣ４とＩＢＲＧ６にシリ
アルクロックＳＩＣを供給する。また、ｓｅｃｏｎｄａ
ｒｙバス３では、ＩＢＲＧ６がドライブして、ＩＥＮＣ
５にシリアルクロックＳＩＣを供給する。
ＥＣ１がドライブして、ＩＥＮＣ４とＩＢＲＧ６にシリ
アルクロックＳＩＣを供給する。また、ｓｅｃｏｎｄａ
ｒｙバス３では、ＩＢＲＧ６がドライブして、ＩＥＮＣ
５にシリアルクロックＳＩＣを供給する。
【００４３】シリアルデータＳＩＤは、ロー（Ｌｏｗ）
アクティブのオープンドレイン信号であり、割り込み発
生（立上がりエッジ）をシリアル転送するために使用さ
れるデータである。
アクティブのオープンドレイン信号であり、割り込み発
生（立上がりエッジ）をシリアル転送するために使用さ
れるデータである。
【００４４】全てのコントローラのいずれもがドライブ
していないときには、プルアップ抵抗７によりハイイン
ピ−ダンス（Ｈｉ−Ｚ）の状態に保持されている。ｐｒ
ｉｍａｒｙバス２では、必要に応じてＩＤＥＣ１、ＩＥ
ＮＣ４またはＩＢＲＧ６により、１サイクル（又はそれ
以上）の期間、シリアルデータＳＩＤはロー（Ｌｏｗ）
にドライブされる。
していないときには、プルアップ抵抗７によりハイイン
ピ−ダンス（Ｈｉ−Ｚ）の状態に保持されている。ｐｒ
ｉｍａｒｙバス２では、必要に応じてＩＤＥＣ１、ＩＥ
ＮＣ４またはＩＢＲＧ６により、１サイクル（又はそれ
以上）の期間、シリアルデータＳＩＤはロー（Ｌｏｗ）
にドライブされる。
【００４５】ここで、オープンドレインでのロー（Ｌｏ
ｗ）レベルからＨｉ−Ｚへの遷移を高速化するために、
シリアルデータＳＩＤはロー（Ｌｏｗ）のサイクルが切
れた直後、短時間だけハイ（Ｈｉｇｈ）レベルにドライ
ブされる。ただし、このときに他のＩＥＮＣ４またはＩ
ＢＲＧ６がロー（Ｌｏｗ）をドライブする可能性がある
ので、各コントローラの出力側に電流制限抵抗が付加さ
れている。この電流制限抵抗の抵抗値は、プルアップ抵
抗７の抵抗値と比較して十分に小さい値に設定される必
要がある（Ｌｏｗレベルの電圧値が各コントローラのＬ
ｏｗ入力仕様を満たすこと）。
ｗ）レベルからＨｉ−Ｚへの遷移を高速化するために、
シリアルデータＳＩＤはロー（Ｌｏｗ）のサイクルが切
れた直後、短時間だけハイ（Ｈｉｇｈ）レベルにドライ
ブされる。ただし、このときに他のＩＥＮＣ４またはＩ
ＢＲＧ６がロー（Ｌｏｗ）をドライブする可能性がある
ので、各コントローラの出力側に電流制限抵抗が付加さ
れている。この電流制限抵抗の抵抗値は、プルアップ抵
抗７の抵抗値と比較して十分に小さい値に設定される必
要がある（Ｌｏｗレベルの電圧値が各コントローラのＬ
ｏｗ入力仕様を満たすこと）。
【００４６】シリアルデータＳＩＤは、各サイクルの後
縁（シリアルクロックＳＩＣの立上がりエッジ）で、Ｉ
ＤＥＣ１（ｓｅｃｏｎｄａｒｙバス３ではＩＢＲＧ６）
によりサンプリングされる。
縁（シリアルクロックＳＩＣの立上がりエッジ）で、Ｉ
ＤＥＣ１（ｓｅｃｏｎｄａｒｙバス３ではＩＢＲＧ６）
によりサンプリングされる。
【００４７】ここで、アイドルサイクルでは、図３
（Ａ）に示すように、各フレーム（ｎ−１，ｎ，フレー
ムｎ＋１）中のサイクル１のみが、ＩＤＥＣ１によりＬ
ｏｗにドライブされる。残りの１１サイクルはいずれの
コントローラからもドライブされない（点線で示すＨｉ
−Ｚ状態）。ＩＥＮＣ４とＩＢＲＧ６は、シリアルクロ
ックＳＩＣをカウントしてアイドルサイクルを検出する
ことにより、内部の同期を取る。 （割り込み要求サイクル）ＩＥＮＣ４に繋がるデバイス
（例えばＰＣカードコントローラ１９）から割り込みが
発生すると（割り込み要求）、ＩＥＮＣ４はその割り込
み信号の立上がりエッジを検出し、特定のサイクルをＬ
ｏｗにドライブする。
（Ａ）に示すように、各フレーム（ｎ−１，ｎ，フレー
ムｎ＋１）中のサイクル１のみが、ＩＤＥＣ１によりＬ
ｏｗにドライブされる。残りの１１サイクルはいずれの
コントローラからもドライブされない（点線で示すＨｉ
−Ｚ状態）。ＩＥＮＣ４とＩＢＲＧ６は、シリアルクロ
ックＳＩＣをカウントしてアイドルサイクルを検出する
ことにより、内部の同期を取る。 （割り込み要求サイクル）ＩＥＮＣ４に繋がるデバイス
（例えばＰＣカードコントローラ１９）から割り込みが
発生すると（割り込み要求）、ＩＥＮＣ４はその割り込
み信号の立上がりエッジを検出し、特定のサイクルをＬ
ｏｗにドライブする。
【００４８】各サイクルと割り込みの種類（番号ＩＲＱ
ｘ）との対応関係は、図３（Ｂ）に示すように設定され
ている。サイクル１は、前記のように同期を取るための
アイドルサイクルである。
ｘ）との対応関係は、図３（Ｂ）に示すように設定され
ている。サイクル１は、前記のように同期を取るための
アイドルサイクルである。
【００４９】本実施形態では、ＡＴアーキテクチャ仕様
のシステムを想定しているため、１６本の割り込み信号
ＩＲＱ０〜ＩＲＱ１５の中で、ＩＲＱ０〜ＩＲＱ２、Ｉ
ＲＱ８，ＩＲＱ１３はシステムの内部で予約されてお
り、他の目的に利用することはできない。したがって、
サイクル２〜サイクル１２には、１１本の割り込み信号
ＩＲＱ３〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１
４，ＩＲＱ１５が割り当てられている。
のシステムを想定しているため、１６本の割り込み信号
ＩＲＱ０〜ＩＲＱ１５の中で、ＩＲＱ０〜ＩＲＱ２、Ｉ
ＲＱ８，ＩＲＱ１３はシステムの内部で予約されてお
り、他の目的に利用することはできない。したがって、
サイクル２〜サイクル１２には、１１本の割り込み信号
ＩＲＱ３〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１
４，ＩＲＱ１５が割り当てられている。
【００５０】いま仮に、フレームｎにおいて、ＩＥＮＣ
４が割り込みＩＲＱ４を発生し、かつ同一フレームで別
または同一のＩＥＮＣ４が割り込みＩＲＱ１１を発生し
たと想定する（図３（Ｃ）を参照）。
４が割り込みＩＲＱ４を発生し、かつ同一フレームで別
または同一のＩＥＮＣ４が割り込みＩＲＱ１１を発生し
たと想定する（図３（Ｃ）を参照）。
【００５１】ここで、該当サイクルをＬｏｗにドライブ
するのは、１フレームのみである。換言すれば、ＩＤＥ
Ｃ１への割り込み状態のシリアル転送は、割り込み信号
ＩＲＱｘの立上がりエッジの情報のみである。
するのは、１フレームのみである。換言すれば、ＩＤＥ
Ｃ１への割り込み状態のシリアル転送は、割り込み信号
ＩＲＱｘの立上がりエッジの情報のみである。
【００５２】ＩＥＮＣ４に繋がるデバイスが割り込みの
発生を継続している期間（ＩＲＱｘがＨｉｇｈの間）、
および割り込みの発生を停止したとき（ＩＲＱｘの立ち
下がりエッジ）、さらには割り込み発生がない期間（Ｉ
ＲＱｘがＬｏｗの間）の状態では、ＩＤＥＣ１には割り
込み状態は伝達されない。したがって、割り込みの立ち
下がりエッジは、ＩＤＥＣ１の内部で（ＩＲＱｘとは無
関係に）生成することになる。その生成には、例えばＰ
ＩＣ２５の内部タイミングを使用すればよい。
発生を継続している期間（ＩＲＱｘがＨｉｇｈの間）、
および割り込みの発生を停止したとき（ＩＲＱｘの立ち
下がりエッジ）、さらには割り込み発生がない期間（Ｉ
ＲＱｘがＬｏｗの間）の状態では、ＩＤＥＣ１には割り
込み状態は伝達されない。したがって、割り込みの立ち
下がりエッジは、ＩＤＥＣ１の内部で（ＩＲＱｘとは無
関係に）生成することになる。その生成には、例えばＰ
ＩＣ２５の内部タイミングを使用すればよい。
【００５３】ＰＩＣ２５は、通常では割り込みを受け付
けると、内部サービスレジスタ（ＩＳＲ：Ｉｎ−Ｓｅｒ
ｖｉｃｅ Ｒｅｇｉｓｔｅｒ）の該当ビットをセットす
る機能を有する。そのＰＩＣ２５の内部タイミングを利
用して、ＩＤＥＣ１の内部にセットされた割り込み状態
を解除（リセット）すればよい。内部タイミングは、具
体的には該当ビットのセットに伴って発生するエッジセ
ンスラッチ（ＣＥＳＬ）をクリアするタイミングであ
る。
けると、内部サービスレジスタ（ＩＳＲ：Ｉｎ−Ｓｅｒ
ｖｉｃｅ Ｒｅｇｉｓｔｅｒ）の該当ビットをセットす
る機能を有する。そのＰＩＣ２５の内部タイミングを利
用して、ＩＤＥＣ１の内部にセットされた割り込み状態
を解除（リセット）すればよい。内部タイミングは、具
体的には該当ビットのセットに伴って発生するエッジセ
ンスラッチ（ＣＥＳＬ）をクリアするタイミングであ
る。
【００５４】割り込み信号は、該当サイクルの直前まで
に発生した立上がりエッジにより、そのサイクルでシリ
アル転送される。該当サイクル中、および該当サイクル
の直後以後、次の該当サイクルの直前までに発生した立
上がりエッジは、次の該当サイクルで転送される。
に発生した立上がりエッジにより、そのサイクルでシリ
アル転送される。該当サイクル中、および該当サイクル
の直後以後、次の該当サイクルの直前までに発生した立
上がりエッジは、次の該当サイクルで転送される。
【００５５】但し、実際には、割り込みＩＲＱｘをシリ
アルクロックＳＩＣに同期化させるために、１サイクル
分の時間を要するので、該当サイクルの１サイクル前
（の直前）の状態が転送されることになる。したがっ
て、割り込み発生が、ＩＥＮＣ４とＩＤＥＣ１を経由し
てＰＩＣ２５に伝達されるには、最短で２サイクル（＋
α）、最長で１４サイクル（−α）の遅延が発生する。
なお、割り込み信号のＨｉｇｈパルス幅、およびＬｏｗ
パルス幅は、最低「１サイクル＋α」が必要となる。
アルクロックＳＩＣに同期化させるために、１サイクル
分の時間を要するので、該当サイクルの１サイクル前
（の直前）の状態が転送されることになる。したがっ
て、割り込み発生が、ＩＥＮＣ４とＩＤＥＣ１を経由し
てＰＩＣ２５に伝達されるには、最短で２サイクル（＋
α）、最長で１４サイクル（−α）の遅延が発生する。
なお、割り込み信号のＨｉｇｈパルス幅、およびＬｏｗ
パルス幅は、最低「１サイクル＋α」が必要となる。
【００５６】図４は例えば割り込み信号ＩＲＱ３をシリ
アル転送するときの最短ケース（同図（Ａ））と最長ケ
ース（同図（Ｂ））を示している。即ち、フレームｎの
サイクル１２までに発生した割り込み（の立上がりエッ
ジ）が、フレームｎ＋１のサイクル２でシリアル転送さ
れる。
アル転送するときの最短ケース（同図（Ａ））と最長ケ
ース（同図（Ｂ））を示している。即ち、フレームｎの
サイクル１２までに発生した割り込み（の立上がりエッ
ジ）が、フレームｎ＋１のサイクル２でシリアル転送さ
れる。
【００５７】以上説明した各処理は、各割り込み信号
（ＩＲＱｘ）毎に独立して動作する。即ち、ＩＲＱｘ毎
にＩＥＮＣ４とＩＤＥＣ１は変換回路を有する。また、
複数のコントローラが同一の割り込み信号をドライブす
ることはできない。 （ＩＢＲＧ６の構成）ＩＢＲＧ６は、前述したように、
ｓｅｃｏｎｄａｒｙバス３とｐｒｉｍａｒｙバス２とを
中継しており、ｓｅｃｏｎｄａｒｙバス３からの割り込
み信号をｐｒｉｍａｒｙバス２に経由している。
（ＩＲＱｘ）毎に独立して動作する。即ち、ＩＲＱｘ毎
にＩＥＮＣ４とＩＤＥＣ１は変換回路を有する。また、
複数のコントローラが同一の割り込み信号をドライブす
ることはできない。 （ＩＢＲＧ６の構成）ＩＢＲＧ６は、前述したように、
ｓｅｃｏｎｄａｒｙバス３とｐｒｉｍａｒｙバス２とを
中継しており、ｓｅｃｏｎｄａｒｙバス３からの割り込
み信号をｐｒｉｍａｒｙバス２に経由している。
【００５８】ｓｅｃｏｎｄａｒｙバス３は、図５に示す
ように、ＩＢＲＧ６の内部でｐｒｉｍａｒｙバス２と同
期化する関係上、ｐｒｉｍａｒｙバス２よりも常に１サ
イクルだけ早いタイミングで動作している。
ように、ＩＢＲＧ６の内部でｐｒｉｍａｒｙバス２と同
期化する関係上、ｐｒｉｍａｒｙバス２よりも常に１サ
イクルだけ早いタイミングで動作している。
【００５９】即ち、ＩＢＲＧ６は、ｐｒｉｍａｒｙバス
２のアイドルサイクル（サイクル１）に基づいて、それ
よりも１サイクルだけ早いアイドルサイクルを生成し、
ｓｅｃｏｎｄａｒｙバス３に出力する。
２のアイドルサイクル（サイクル１）に基づいて、それ
よりも１サイクルだけ早いアイドルサイクルを生成し、
ｓｅｃｏｎｄａｒｙバス３に出力する。
【００６０】ＩＢＲＧ６は、ＩＥＮＣ５（ＩＥＮＣｓ）
に繋がるデバイスからの割り込み発生に伴うシリアルデ
ータＳＩＤｓをサンプリングする。即ち、ＩＢＲＧ６
は、ｓｅｃｏｎｄａｒｙバス３上でＩＥＮＣｓがドライ
ブしたＬｏｗのサイクル（サイクル５）を検出すると、
それをｐｒｉｍａｒｙバス２のタイミングに合わせて、
そのシリアルデータＳＩＤｓをｐｒｉｍａｒｙバス２に
出力する。
に繋がるデバイスからの割り込み発生に伴うシリアルデ
ータＳＩＤｓをサンプリングする。即ち、ＩＢＲＧ６
は、ｓｅｃｏｎｄａｒｙバス３上でＩＥＮＣｓがドライ
ブしたＬｏｗのサイクル（サイクル５）を検出すると、
それをｐｒｉｍａｒｙバス２のタイミングに合わせて、
そのシリアルデータＳＩＤｓをｐｒｉｍａｒｙバス２に
出力する。
【００６１】ここで、１段のＩＢＲＧ６を通過すること
により、１サイクルの遅延が発生する。ＩＢＲＧ６の段
数については特に制限はないが、その分だけ遅延が累積
されることになる。
により、１サイクルの遅延が発生する。ＩＢＲＧ６の段
数については特に制限はないが、その分だけ遅延が累積
されることになる。
【００６２】要するに、ＩＢＲＧ６は、ｐｒｉｍａｒｙ
バス２のアイドルサイクルを検出して、ｓｅｃｏｎｄａ
ｒｙバス３の同期を取る機能、ｓｅｃｏｎｄａｒｙバス
３の割り込みシリアルデータＳＩＤｓをｐｒｉｍａｒｙ
バス２に転送する機能、およびシリアルデータＳＩＤｓ
のオープンドレイン出力の立上がりの高速化する機能
（ＬｏｗからＨｉｇｈ、ＨｉｇｈからＨｉ−Ｚ）を有す
るコントローラである。
バス２のアイドルサイクルを検出して、ｓｅｃｏｎｄａ
ｒｙバス３の同期を取る機能、ｓｅｃｏｎｄａｒｙバス
３の割り込みシリアルデータＳＩＤｓをｐｒｉｍａｒｙ
バス２に転送する機能、およびシリアルデータＳＩＤｓ
のオープンドレイン出力の立上がりの高速化する機能
（ＬｏｗからＨｉｇｈ、ＨｉｇｈからＨｉ−Ｚ）を有す
るコントローラである。
【００６３】図１０は、ｐｒｉｍａｒｙバス２のアイド
ルサイクルを検出し、ｓｅｃｏｎｄａｒｙバス３のアイ
ドルサイクルを生成すると共に、ｓｅｃｏｎｄａｒｙバ
ス３の割り込みシリアルデータＳＩＤｓのラッチパルス
を生成するためのロジック回路の一例である。即ち、こ
のロジック回路は、インバータ６０，６４，６７、ノア
（ＮＯＲ）ゲート６１、ナンド（ＮＡＮＤ）ゲート６
２、同期アップカウンタ６３、アンドゲート６５，６
８，８１、オアゲート６９、およびフリップフロップ７
０からなるシフトレジスタ、遅延回路（１５ｎｓ）８
０、遅延回路（１０ｎｓ）８５、およびＩ／Ｏバッファ
回路（オープンドレイン出力）８２，８３からなる。
ルサイクルを検出し、ｓｅｃｏｎｄａｒｙバス３のアイ
ドルサイクルを生成すると共に、ｓｅｃｏｎｄａｒｙバ
ス３の割り込みシリアルデータＳＩＤｓのラッチパルス
を生成するためのロジック回路の一例である。即ち、こ
のロジック回路は、インバータ６０，６４，６７、ノア
（ＮＯＲ）ゲート６１、ナンド（ＮＡＮＤ）ゲート６
２、同期アップカウンタ６３、アンドゲート６５，６
８，８１、オアゲート６９、およびフリップフロップ７
０からなるシフトレジスタ、遅延回路（１５ｎｓ）８
０、遅延回路（１０ｎｓ）８５、およびＩ／Ｏバッファ
回路（オープンドレイン出力）８２，８３からなる。
【００６４】また、図１１は、ｓｅｃｏｎｄａｒｙバス
３の割り込みシリアルデータＳＩＤｓをｐｒｉｍａｒｙ
バス２に伝達するためのロジック回路の一例を示す。即
ち、このロジック回路は、インバータ１１０、オアゲー
ト１１１、入力バッファ回路１１２、フリップフロップ
１１３、出力バッファ回路１１４、遅延回路（１５ｎ
ｓ）８０、アンドゲート８１、およびＩ／Ｏバッファ回
路（オープンドレイン出力）８２，８３からなる。 （ＩＤＥＣ１とＩＥＮＣ４，５の構成）ＩＥＮＣ４，５
は、アイドルサイクルを検出して同期を取る機能、割り
込み信号の立上がりエッジのみを確実に検出する機能、
そのエッジ検出を割り込み信号線毎に独立して実行する
機能、およびシリアルデータＳＩＤのオープンドレイン
出力の立上がりの高速化する機能（ＬｏｗからＨｉｇ
ｈ、ＨｉｇｈからＨｉ−Ｚ）を有するコントローラであ
る。
３の割り込みシリアルデータＳＩＤｓをｐｒｉｍａｒｙ
バス２に伝達するためのロジック回路の一例を示す。即
ち、このロジック回路は、インバータ１１０、オアゲー
ト１１１、入力バッファ回路１１２、フリップフロップ
１１３、出力バッファ回路１１４、遅延回路（１５ｎ
ｓ）８０、アンドゲート８１、およびＩ／Ｏバッファ回
路（オープンドレイン出力）８２，８３からなる。 （ＩＤＥＣ１とＩＥＮＣ４，５の構成）ＩＥＮＣ４，５
は、アイドルサイクルを検出して同期を取る機能、割り
込み信号の立上がりエッジのみを確実に検出する機能、
そのエッジ検出を割り込み信号線毎に独立して実行する
機能、およびシリアルデータＳＩＤのオープンドレイン
出力の立上がりの高速化する機能（ＬｏｗからＨｉｇ
ｈ、ＨｉｇｈからＨｉ−Ｚ）を有するコントローラであ
る。
【００６５】図６は、ＩＥＮＣ４，５において、アイド
ルサイクルを検出して、各割り込み信号のラッチパルス
（ＩＲＱｘＬＰバーで示す）を生成するためのロジック
回路の一例である（図３（Ａ）を参照）。即ち、このロ
ジック回路は、インバータ６０，６４，６７、ノア（Ｎ
ＯＲ）ゲート６１、ナンド（ＮＡＮＤ）ゲート６２、同
期アップカウンタ６３、アンドゲート６５，６８、入力
バッファ回路６６、オアゲート６９、およびフリップフ
ロップ７０からなるシフトレジスタからなる。
ルサイクルを検出して、各割り込み信号のラッチパルス
（ＩＲＱｘＬＰバーで示す）を生成するためのロジック
回路の一例である（図３（Ａ）を参照）。即ち、このロ
ジック回路は、インバータ６０，６４，６７、ノア（Ｎ
ＯＲ）ゲート６１、ナンド（ＮＡＮＤ）ゲート６２、同
期アップカウンタ６３、アンドゲート６５，６８、入力
バッファ回路６６、オアゲート６９、およびフリップフ
ロップ７０からなるシフトレジスタからなる。
【００６６】また、図７は、ＩＥＮＣ４，５において、
割り込み信号の立上がりエッジを検出して、シリアルデ
ータＳＩＤを出力するロジック回路の一例である（図４
を参照）。即ち、このロジック回路は、フリップフロッ
プ７１，７２，７４，７７、アンドゲート７３，７９，
８１、遅延回路（１５ｎｓ）７５，８０、ナンド（ＮＡ
ＮＤ）ゲート７６、Ｉ／Ｏバッファ回路（オープンドレ
イン出力）８２，８３からなる。
割り込み信号の立上がりエッジを検出して、シリアルデ
ータＳＩＤを出力するロジック回路の一例である（図４
を参照）。即ち、このロジック回路は、フリップフロッ
プ７１，７２，７４，７７、アンドゲート７３，７９，
８１、遅延回路（１５ｎｓ）７５，８０、ナンド（ＮＡ
ＮＤ）ゲート７６、Ｉ／Ｏバッファ回路（オープンドレ
イン出力）８２，８３からなる。
【００６７】ＩＤＥＣ１は、同期クロックを生成する機
能、アイドルサイクルを生成する機能、各割り込み信号
の立上がりエッジ情報に基づいてＰＩＣへの内部割り込
み要求を生成する機能、各割り込み毎のＩＳＲ（ＰＩＣ
２５の内部サービスレジスタ）で内部割り込み要求を解
除する機能、およびシリアルデータＳＩＤのオープンド
レイン出力の立上がりの高速化する機能（ＬｏｗからＨ
ｉｇｈ、ＨｉｇｈからＨｉ−Ｚ）を有するコントローラ
である。
能、アイドルサイクルを生成する機能、各割り込み信号
の立上がりエッジ情報に基づいてＰＩＣへの内部割り込
み要求を生成する機能、各割り込み毎のＩＳＲ（ＰＩＣ
２５の内部サービスレジスタ）で内部割り込み要求を解
除する機能、およびシリアルデータＳＩＤのオープンド
レイン出力の立上がりの高速化する機能（ＬｏｗからＨ
ｉｇｈ、ＨｉｇｈからＨｉ−Ｚ）を有するコントローラ
である。
【００６８】図８は、ＩＤＥＣ１において、アイドルサ
イクルを検出して、各割り込み信号のラッチパルス（Ｉ
ＲＱｘＬＰバーで示す）を生成するためのロジック回路
の一例である。このロジック回路は、同期アップカウン
タ６３、インバータ６４，６７、アンドゲート６５，６
８，８１、出力バッファ回路８４、オアゲート６９、お
よびフリップフロップ７０からなるシフトレジスタ、遅
延回路（１５ｎｓ）８０、遅延回路（１０ｎｓ）８５、
およびＩ／Ｏバッファ回路（オープンドレイン出力）８
２，８３からなる。
イクルを検出して、各割り込み信号のラッチパルス（Ｉ
ＲＱｘＬＰバーで示す）を生成するためのロジック回路
の一例である。このロジック回路は、同期アップカウン
タ６３、インバータ６４，６７、アンドゲート６５，６
８，８１、出力バッファ回路８４、オアゲート６９、お
よびフリップフロップ７０からなるシフトレジスタ、遅
延回路（１５ｎｓ）８０、遅延回路（１０ｎｓ）８５、
およびＩ／Ｏバッファ回路（オープンドレイン出力）８
２，８３からなる。
【００６９】ここで、同期クロックＳＩＣは、例えばＡ
Ｔアーキテクチャ仕様で標準的に使用されている発振器
（１４．３１８１８ＭＨｚ）に基づいて生成される。こ
の場合、１サイクルは６９．８ｎｓで、１フレームは８
３８ｎｓとなる。したがって、割り込み発生が最終的に
ＰＩＣ２５に伝わるまでに、最短で１３９．６ｎｓ＋
α、最長で９７７．２ｎｓ−αを要する。また、割り込
み信号のＨｉｇｈパルス幅、およびＬｏｗパルス幅は最
低６９．８ｎｓ＋αが必要となる。
Ｔアーキテクチャ仕様で標準的に使用されている発振器
（１４．３１８１８ＭＨｚ）に基づいて生成される。こ
の場合、１サイクルは６９．８ｎｓで、１フレームは８
３８ｎｓとなる。したがって、割り込み発生が最終的に
ＰＩＣ２５に伝わるまでに、最短で１３９．６ｎｓ＋
α、最長で９７７．２ｎｓ−αを要する。また、割り込
み信号のＨｉｇｈパルス幅、およびＬｏｗパルス幅は最
低６９．８ｎｓ＋αが必要となる。
【００７０】図９は、ＩＤＥＣ１において、各割り込み
の立上がりエッジ情報に基づいて、ＰＩＣ２５への内部
割り込み要求（ＩＲＱｘ）を生成するためのロジック回
路の一例である。即ち、このロジック回路は、フリップ
フロップ９０〜９５、インバータ９６、アンドゲート９
７，１００〜１０２、ノア（ＮＯＲ）ゲート９８、およ
びオアゲート９９からなる。図９において、ＣＥＳＬ
（ＣＬＲ ｏｆ ＥＤＧＥ ＳＥＮＳＥ ＬＡＴＣＨ）
は、ＩＳＲの該当ビットのセットに伴って発生するＰＩ
Ｃ２５の内部タイミング信号であるエッジセンスラッチ
をクリアするタイミング信号である。
の立上がりエッジ情報に基づいて、ＰＩＣ２５への内部
割り込み要求（ＩＲＱｘ）を生成するためのロジック回
路の一例である。即ち、このロジック回路は、フリップ
フロップ９０〜９５、インバータ９６、アンドゲート９
７，１００〜１０２、ノア（ＮＯＲ）ゲート９８、およ
びオアゲート９９からなる。図９において、ＣＥＳＬ
（ＣＬＲ ｏｆ ＥＤＧＥ ＳＥＮＳＥ ＬＡＴＣＨ）
は、ＩＳＲの該当ビットのセットに伴って発生するＰＩ
Ｃ２５の内部タイミング信号であるエッジセンスラッチ
をクリアするタイミング信号である。
【００７１】以上のように本実施形態によれば、例えば
ＡＴアーキテクチャ仕様のシステムにおいて、システム
内部の割り込み信号以外に割り当てられた１１本の割り
込み信号ＩＲＱ３〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、
ＩＲＱ１４，ＩＲＱ１５を、シリアルデータにＳＩＤに
変換してＰＩＣにシリアル転送する。したがって、シス
テムの拡張ユニットであるＤＳ２３から、１１本の割り
込み信号を転送する場合に、シリアルクロック信号線を
含めて２本の信号線からなるシリアルデータバスによ
り、割り当てられた割り込み信号の全てをＰＩＣに転送
することが可能となる。
ＡＴアーキテクチャ仕様のシステムにおいて、システム
内部の割り込み信号以外に割り当てられた１１本の割り
込み信号ＩＲＱ３〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、
ＩＲＱ１４，ＩＲＱ１５を、シリアルデータにＳＩＤに
変換してＰＩＣにシリアル転送する。したがって、シス
テムの拡張ユニットであるＤＳ２３から、１１本の割り
込み信号を転送する場合に、シリアルクロック信号線を
含めて２本の信号線からなるシリアルデータバスによ
り、割り当てられた割り込み信号の全てをＰＩＣに転送
することが可能となる。
【００７２】これにより、システム本体とＤＳ２３とを
接続する接続インターフェースにおいて、ドッキングコ
ネクタ２２の信号数から割り込み信号用として使用する
信号数（ここでは１１本）を大幅に削減することができ
る。したがって、結果的にドッキングコネクタ２２の信
号本数の用途制限を緩和し、使用範囲の拡大を図ること
ができる。また、割り込み信号をシステム本体内の回路
基板上で配線実装する場合に、信号線数を大幅に削減で
きるため設計や製造の工程の簡単化を図ることが可能と
なる。
接続する接続インターフェースにおいて、ドッキングコ
ネクタ２２の信号数から割り込み信号用として使用する
信号数（ここでは１１本）を大幅に削減することができ
る。したがって、結果的にドッキングコネクタ２２の信
号本数の用途制限を緩和し、使用範囲の拡大を図ること
ができる。また、割り込み信号をシステム本体内の回路
基板上で配線実装する場合に、信号線数を大幅に削減で
きるため設計や製造の工程の簡単化を図ることが可能と
なる。
【００７３】なお、本実施形態では、ＡＴアーキテクチ
ャ仕様のシステムを想定しているので、ＰＩＣはエッジ
トリガモードで割り込み発生を認識する方式について説
明したが、使用可能であれば別の方式（例えばレベルト
リガモード）でもよい。
ャ仕様のシステムを想定しているので、ＰＩＣはエッジ
トリガモードで割り込み発生を認識する方式について説
明したが、使用可能であれば別の方式（例えばレベルト
リガモード）でもよい。
【００７４】
【発明の効果】以上詳述したように本発明によれば、特
に拡張ユニットの使用可能なラップトップ型やノートブ
ック型等のパーソナルコンピュータにおいて、複数の割
り込み信号をシリアル転送方式により、最小限の信号線
で転送することができる。したがって、拡張ユニットか
らの割り込み信号を転送するための信号線数を大幅に削
減できるため、拡張ユニットにおいて使用可能な信号本
数を拡大することが可能となる。これにより、結果的に
拡張ユニットの用途範囲の拡大を図ることができる。ま
た、システムの内部における割り込み信号線の本数を削
減できるため、割り込み信号線の配線実装に関係する工
程の簡単化を図ることが可能となる。
に拡張ユニットの使用可能なラップトップ型やノートブ
ック型等のパーソナルコンピュータにおいて、複数の割
り込み信号をシリアル転送方式により、最小限の信号線
で転送することができる。したがって、拡張ユニットか
らの割り込み信号を転送するための信号線数を大幅に削
減できるため、拡張ユニットにおいて使用可能な信号本
数を拡大することが可能となる。これにより、結果的に
拡張ユニットの用途範囲の拡大を図ることができる。ま
た、システムの内部における割り込み信号線の本数を削
減できるため、割り込み信号線の配線実装に関係する工
程の簡単化を図ることが可能となる。
【図１】本発明の実施形態に関係するシリアル割り込み
転送方式を説明するためのブロック図。
転送方式を説明するためのブロック図。
【図２】本実施形態に関係するパーソナルコンピュータ
のシステム構成を示すブロック図。
のシステム構成を示すブロック図。
【図３】本実施形態に関係するシリアル割り込み転送方
式の基本的動作を説明するため図。
式の基本的動作を説明するため図。
【図４】本実施形態に関係するシリアル割り込み転送方
式の動作を説明するためタイミングチャート。
式の動作を説明するためタイミングチャート。
【図５】本実施形態に関係するシリアル割り込み転送方
式の動作を説明するためタイミングチャート。
式の動作を説明するためタイミングチャート。
【図６】本実施形態に関係するＩＥＮＣのロジック回路
の一例を示すブロック図。
の一例を示すブロック図。
【図７】本実施形態に関係するＩＥＮＣのロジック回路
の一例を示すブロック図。
の一例を示すブロック図。
【図８】本実施形態に関係するＩＤＥＣのロジック回路
の一例を示すブロック図。
の一例を示すブロック図。
【図９】本実施形態に関係するＩＤＥＣのロジック回路
の一例を示すブロック図。
の一例を示すブロック図。
【図１０】本実施形態に関係するＩＢＲＧのロジック回
路の一例を示すブロック図。
路の一例を示すブロック図。
【図１１】本実施形態に関係するＩＢＲＧのロジック回
路の一例を示すブロック図。
路の一例を示すブロック図。
１…ＩＤＥＣ（割り込みデコーダ手段） ２…シリアルデータバス（ｐｒｉｍａｒｙバス、シリア
ル転送手段） ３…シリアルデータバス（ｓｅｃｏｎｄａｒｙバス） ４…ＩＥＮＣ（割り込みエンコーダ手段） ５…ＩＥＮＣ（拡張用シリアル転送手段） ６…ＩＢＲＧ（バスブリッジ制御手段） ７…プルアップ抵抗 １０…プロセッサ（ＣＰＵ） １１…プロセッサバス １２…ＣＰＵ／ＰＣＩブリッジ回路 １３…内部ＰＣＩバス １４…システムメモリ １５…ＰＣＩ−ＩＳＡブリッジ回路 １６…内部ＩＳＡバス １７…キーボードコントローラ（ＫＢＣ） １８…ハードディスク装置（ＨＤＤ） １９…ＰＣカードコントローラ ２０…拡張カードスロット ２１…ＰＣＩ−ＤＳブリッジ回路 ２２…ＤＳコネクタ ２３…ＤＳ（ドッキングステーション、拡張ユニット） ２４…専用シリアルデータバス ２５…ＰＩＣ（プログラマブル割り込みコントローラ）
ル転送手段） ３…シリアルデータバス（ｓｅｃｏｎｄａｒｙバス） ４…ＩＥＮＣ（割り込みエンコーダ手段） ５…ＩＥＮＣ（拡張用シリアル転送手段） ６…ＩＢＲＧ（バスブリッジ制御手段） ７…プルアップ抵抗 １０…プロセッサ（ＣＰＵ） １１…プロセッサバス １２…ＣＰＵ／ＰＣＩブリッジ回路 １３…内部ＰＣＩバス １４…システムメモリ １５…ＰＣＩ−ＩＳＡブリッジ回路 １６…内部ＩＳＡバス １７…キーボードコントローラ（ＫＢＣ） １８…ハードディスク装置（ＨＤＤ） １９…ＰＣカードコントローラ ２０…拡張カードスロット ２１…ＰＣＩ−ＤＳブリッジ回路 ２２…ＤＳコネクタ ２３…ＤＳ（ドッキングステーション、拡張ユニット） ２４…専用シリアルデータバス ２５…ＰＩＣ（プログラマブル割り込みコントローラ）
Claims (5)
- 【請求項１】 複数の割り込み信号を入力し、各割り込
み信号毎に予め決定された用途の種類を認識する割り込
みコントローラを有するコンピュータシステムの割り込
み制御方式において、 前記プロセッサに対して割り込み要求を行なう要求元装
置からの複数の割り込み信号をシリアルデータに変換す
る割り込みエンコーダ手段と、 前記シリアルデータを転送するためのシリアル転送手段
と、 前記シリアル転送手段により転送された前記シリアルデ
ータを元の複数の割り込み信号に変換して前記割り込み
コントローラに与える割り込みデコーダ手段とを具備し
たことを特徴とするコンピュータシステムの割り込み制
御方式。 - 【請求項２】 割り込み信号の立上がりエッジで割り込
み発生を認識するエッジトリガモード方式であって、各
割り込み信号毎に予め決定された用途の種類を認識し、
所定の割り込み優先レベルに従ってプロセッサに通知す
る割り込み信号を決定する割り込みコントローラを有す
るコンピュータシステムの割り込み制御方式において、 前記プロセッサに対して割り込み要求を行なう要求元装
置からの複数の割り込み信号をシリアルデータに変換す
る割り込みエンコーダ手段と、 前記シリアルデータを転送するためのシリアル転送手段
と、 前記シリアル転送手段により転送された前記シリアルデ
ータを元の複数の割り込み信号に変換して前記割り込み
コントローラに与える割り込みデコーダ手段とを具備し
たことを特徴とするコンピュータシステムの割り込み制
御方式。 - 【請求項３】 割り込み信号の立上がりエッジで割り込
み発生を認識するエッジトリガモード方式であって、各
割り込み信号毎に予め決定された用途の種類を認識し、
所定の割り込み優先レベルに従ってプロセッサに通知す
る割り込み信号を決定する割り込みコントローラを有す
るコンピュータシステムの割り込み制御方式において、 前記プロセッサに対して割り込み要求を行なう要求元装
置からの複数の割り込み信号をシリアルデータに変換す
る割り込みエンコーダ手段と、 前記シリアルデータを元の複数の割り込み信号に変換し
て前記割り込みコントローラに与える割り込みデコーダ
手段と、 前記割り込みエンコーダ手段と前記割り込みデコーダ手
段とを接続し、前記シリアルデータを転送するためのシ
リアル転送手段と、 システムの拡張装置から出力された割り込み信号に対応
するシリアルデータを転送するための拡張用シリアル転
送手段と、 前記拡張用シリアル転送手段と前記シリアル転送手段と
を中継し、前記拡張用シリアル転送手段を介して転送さ
れる前記シリアルデータを前記シリアル転送手段に中継
するためのバスブリッジ制御手段とを具備したことを特
徴とするコンピュータシステムの割り込み制御方式。 - 【請求項４】 前記シリアル転送手段は、前記シリアル
データを転送するためのシリアルデータ信号線と前記シ
リアルデータの転送用同期クロック信号を転送するため
のシリアルクロック信号線とを含むシリアルデータバス
からなることを特徴とする請求項１、請求項２、請求項
３のいずれか記載のコンピュータシステムの割り込み制
御方式。 - 【請求項５】 システム内部のローカルバスに接続され
た前記割り込みコントローラを有し、外部バスに接続さ
れた前記拡張装置と接続するためのコネクタ手段を有す
る前記コンピュータシステムであって、 前記割り込みエンコーダ手段からのシリアルデータを前
記割り込みデコーダ手段に転送するためのシリアル転送
手段は前記ローカルバスとは独立の第１の専用シリアル
信号線からなり、 前記拡張装置からのシリアルデータを前記割り込みデコ
ーダ手段に転送するための拡張用シリアル転送手段は前
記外部バスとは独立の第２の専用シリアル信号線からな
り、 バスブリッジ制御手段は前記第１の専用シリアル信号線
と第２の専用シリアル信号線との中継機能を有すること
を特徴とする請求項３記載のコンピュータシステムの割
り込み制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253266A JPH0997177A (ja) | 1995-09-29 | 1995-09-29 | コンピュータシステムの割り込み制御方式 |
| US08/719,215 US5848278A (en) | 1995-09-29 | 1996-09-25 | Serial interrrupt control system in a system in which a plurality of interrupt requesters are connected to a serial bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253266A JPH0997177A (ja) | 1995-09-29 | 1995-09-29 | コンピュータシステムの割り込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997177A true JPH0997177A (ja) | 1997-04-08 |
Family
ID=17248895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253266A Pending JPH0997177A (ja) | 1995-09-29 | 1995-09-29 | コンピュータシステムの割り込み制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5848278A (ja) |
| JP (1) | JPH0997177A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295918B2 (en) | 2002-07-03 | 2007-11-13 | Toyota Jidosha Kabushiki Kaisha | Automobile and control method of automobile |
| US7526592B2 (en) | 2006-09-29 | 2009-04-28 | Hitachi, Ltd. | Interrupt control system and storage control system using the same |
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| JP2001154982A (ja) | 1999-11-24 | 2001-06-08 | Toshiba Corp | コンピュータシステム |
| US6691195B1 (en) * | 2000-03-06 | 2004-02-10 | International Business Machines Corporation | Compact diagnostic connector for a motherboard of data processing system |
| JP4393014B2 (ja) * | 2001-05-30 | 2010-01-06 | パナソニック株式会社 | 伝送装置及び伝送方法 |
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| US10241937B2 (en) * | 2015-07-08 | 2019-03-26 | International Business Machines Corporation | Adjusting an optimization parameter to customize a signal eye for a target chip on a shared bus |
| CN112711549B (zh) * | 2021-01-15 | 2023-08-01 | 飞腾信息技术有限公司 | 中断请求信号转换***和方法、计算装置 |
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| JPH06140624A (ja) * | 1992-10-22 | 1994-05-20 | Furukawa Electric Co Ltd:The | ショットキー接合素子 |
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-
1995
- 1995-09-29 JP JP7253266A patent/JPH0997177A/ja active Pending
-
1996
- 1996-09-25 US US08/719,215 patent/US5848278A/en not_active Expired - Fee Related
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|---|---|
| US5848278A (en) | 1998-12-08 |
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